JP2011192156A - シミュレーション方法、シミュレーション装置、プログラム、及び記憶媒体 - Google Patents

シミュレーション方法、シミュレーション装置、プログラム、及び記憶媒体 Download PDF

Info

Publication number
JP2011192156A
JP2011192156A JP2010059337A JP2010059337A JP2011192156A JP 2011192156 A JP2011192156 A JP 2011192156A JP 2010059337 A JP2010059337 A JP 2010059337A JP 2010059337 A JP2010059337 A JP 2010059337A JP 2011192156 A JP2011192156 A JP 2011192156A
Authority
JP
Japan
Prior art keywords
point
boundary
index
search
determination
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010059337A
Other languages
English (en)
Other versions
JP5509952B2 (ja
Inventor
Hiroshi Ikeda
弘 池田
Hidetoshi Matsuoka
英俊 松岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2010059337A priority Critical patent/JP5509952B2/ja
Priority to US13/022,359 priority patent/US9064070B2/en
Publication of JP2011192156A publication Critical patent/JP2011192156A/ja
Application granted granted Critical
Publication of JP5509952B2 publication Critical patent/JP5509952B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/20—Design optimisation, verification or simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/20—Design optimisation, verification or simulation
    • G06F30/25—Design optimisation, verification or simulation using particle-based methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2111/00—Details relating to CAD techniques
    • G06F2111/06—Multi-objective optimisation, e.g. Pareto optimisation using simulated annealing [SA], ant colony algorithms or genetic algorithms [GA]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2111/00—Details relating to CAD techniques
    • G06F2111/08—Probabilistic or stochastic CAD
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5002—Characteristic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】 本発明の課題は、設計空間の良不良の境界を特定すると共に、境界点のうち原点に一番近い最確点または最適設計点を特定することを目的とする。
【解決手段】 上記課題は、装置又は回路の動作をシミュレーションするシミュレーション方法であって、コンピュータが、任意の設計パラメータを原点とした設計空間における製品の良不良の境界を、動作の良不良を判別する判定指標とは別の動作状態に基づいて定義した探索用指標に基づいて探索することによって特定する境界特定手順を実行することを特徴とする、シミュレーション方法により達成される。
【選択図】 図６

Description

本発明は、設計パラメータの組合せによって時間的に変化が多様な事象の過渡シミュレーションにおいて、事象の変化を決める最適な設計パラメータの組合せを選択することに関する。
多数の設計パラメータを用いて、設計の良し悪しを判定するためのシミュレーションにおいて、例えば、回路設計では、第一のシミュレーションでは解析ステップを粗くして回路の基本動作を確認し、第二のシミュレーションは解析ステップを細かくすることによって、シミュレーション精度を上げたり、評価関数を用いて最適化を行う際には、評価関数による最適値候補を絞り、十分な最適値候補が得られた場合には最適値候補の中から選択した部分集合から初期値を決定し、最適化収束計算を行ってパラメータの最適値を算出することによって、パラメータ値の大域解への収束性を向上させたりする手法等が提案されている（例えば、特許文献１〜２を参照）。
特開２００３−３３７８４２号公報 特開２００７−７２５９１号公報
設計において与えられたある要件を満たす設計パラメータを探索するためには、要件に対応して満たす度合い、満たさない度合いを表現する指標を設定できる場合には、設計パラメータを変化させたときの指標の値の変化をもとに与えられた要件を満たす設計パラメータを見つけていた。つまり、指標を使って２つの設計パラメータを比較する場合、どちらがより要件を満たすものに近いかを決められることを前提としており、例えば最急降下法等の手法で要件を満たす設計パラメータを探索していた。
しかしながら、設計対象の複雑化や前提条件の変化により、要件を満たす度合いを表現できる従来の指標の精度が十分ではなくなってきた、また従来の指標に代わる新たな指標を見つけることも困難となってきた。ＳＲＡＭ、ロボット、飛行機等を実際に動作させたり、その動作をシミュレーションすることで設計の良し悪しのどちらであるかを判定することは可能であるが、その判定指標で２つ以上の設計パラメータが同じく良もしくは不良と判定された場合には、より良いもしくはより悪い設計パラメータがどれであるかを特定できない。そのため最急降下法等の手法で設計空間を探索できず、設計空間における良し悪しの境界を特定できないと言った問題があった。
また、指標が設定できない場合でも設計パラメータの数が少ない、又は、範囲が狭いなどの場合には、とり得る設計パラメータ全てについてシミュレーションしたり、設計空間を適当なメッシュで区切って、メッシュ内を代表する設計パラメータでシミュレーションした結果から要件を満たすメッシュを特定、次にそのメッシュの範囲内で詳細に探索するという従来手法によって設計の良し悪しの領域を特定することが可能であったが、６σのばらつきを許容するような高性能を要求するＳＲＡＭ、ロボット、飛行機など分野では多数の設計パラメータがあり、且つその範囲が広いため、設計空間が広大になり、シミュレーションの実現が困難となってきた。
開示の技術は、装置又は回路の動作をシミュレーションするシミュレーション方法であって、コンピュータが、任意の設計パラメータを原点とした設計空間における製品の良不良の境界を、動作の良不良を判別する判定指標とは別の動作状態に基づいて定義した探索用指標に基づいて探索することによって特定する境界特定手順を実行するように構成される。
また、開示のシミュレーション方法は、上記手順をコンピュータに実行させるためのプログラム、そのプログラムを記憶したコンピュータ読み取り可能な記憶媒体、及び、該プログラムによって上記手順を実行する回路設計に係るシミュレーション装置によって実現可能である。
開示の技術において、設計空間の良不良の境界を特定すると共に、境界点のうち原点に一番近い最確点、または最適設計点を特定することができる。
過渡シミュレーションの終了時刻におけるＳＲＡＭセルの状態を判定指標とする例を説明するための図である。 ２つの設計パラメータの過渡シミュレーションにおける状態例を示す図である。 設計空間の例を示す図である。 シミュレーション装置のハードウェア構成を示すブロック図である。 シミュレーション装置の機能構成例を示す図である。 設計空間において良不良の境界を特定するための処理の全体を説明するための図である。 ＤＣシミュレーション結果を判定指標とする例を示す図である。 所定時刻の状態を判定指標とする第一の例を示す図である。 所定時刻の状態を判定指標とする第二の例を示す図である。 所定時刻の状態を判定指標とする第三の例を示す図である。 所定時刻の状態を判定指標とする第四の例を示す図である。 所定時刻の状態を判定指標とする第五の例を示す図である。 所定時刻の状態を判定指標とする第六の例を示す図である。 所定時刻の状態を判定指標とする第七の例を示す図である。 探索用指標に基づく最急降下法を説明するための図である。 境界点取得部によって実行される探索用指標に基づく最急降下法のフローチャート図である。 境界点からモンテカルロシミュレーションによって最確点を決定する方法を説明するための図である。 最確点決定部によって実行される判定指標に基づく最確点を決定する処理のフローチャート図である。
以下、本発明の実施の形態を図面に基づいて説明する。本実施例では、例えば、ＳＲＡＭ（Static Random Access Memory）の設計において、複数の設計パラメータがあり、その設計空間の各点で実験又はシミュレーションすることによってＯＫ／ＮＧ（良又は不良）を判定するシミュレーション方法において、設計空間内のＯＫとなる領域とＮＧとなる領域の境界上の複数の設計変数の値の組み合せによる設計パラメータを特定する。
まず、ＳＲＡＭの動作に基づいた過渡シミュレーションの結果を判定指標とする場合について図１を用いて説明する。図１は、過渡シミュレーションの終了時刻におけるＳＲＡＭセルの状態を判定指標とする例を説明するための図である。
図１（Ａ）に示すＳＲＡＭセル１の論理回路データを用いて、０ノードと１ノードとが、書き込み／読み込み開始時刻から書き込み／読み込み終了時刻までの過渡シミュレーションにおいて、終了時刻にＳＲＡＭセル１の保持していた情報がそのまま保持されていたか（＝ＯＫ：良）、或いは書き換わってしまったか（＝ＮＧ：不良）を判定指標として、ＳＲＡＭセル１の複数の設計パラメータでシミュレーションを行う。例えば、設計パラメータＡと設計パラメータＥによるシミュレーションの結果を図１（Ｂ）と図１（Ｃ）とに夫々示す。
図１（Ｂ）及び図１（Ｃ）において、左側の縦軸にノードの電位を示し、横軸に時間Ｔを示す。書き込み／読み込み終了時刻ｔｅの電位で判定指標に基づいて判定される。図１（Ｂ）では、設計パラメータＡを用いたシミュレーションの場合、１ノードは書き込み／読み込み開始時刻ｔ０で保持していたノードの電位を書き込み／読み込み終了時刻ｔｅでも保持しており、判定指標に基づく判定結果はＯＫとなる例を示している。図１（Ｃ）では、設計パラメータＥを用いたシミュレーションの場合、１ノードは書き込み／読み込み開始時刻ｔ０で保持していたノードの電位を書き込み／読み込み終了時刻ｔｅでは書き換えられており、判定指標に基づく判定結果はＮＧとなる例を示している。
設計パラメータＡと設計パラメータＥとでは、図１（Ｂ）と図１（Ｃ）とに夫々示すように、ＯＫとＮＧとで判定結果は明らかとなる。しかしながら、終了時刻にＳＲＡＭセル１の保持していた情報がそのまま保持されていたか否かを判定指標とするシミュレーションでは、書き込み／読み込み終了時刻ｔｅにおいて、ＳＲＡＭセル１に対する２つ以上の設計パラメータが同様にＯＫと判定された場合には、いずれがより良い設計値なのかを判断することができない。
図２は、２つの設計パラメータの過渡シミュレーションにおける状態例を示す図である。図２に示されるように、設計パラメータＡ及び設計パラメータＢ共に、終了時刻ｔｅでＯＫと判定される状態であるが、設計パラメータＡと設計パラメータＢとは時間経過に伴って異なる状態を辿るのが分かる。
本実施例では、データを保持できるか否かと言った２状態を判定指標とするシミュレーションにおいて、その判定指標とは異なる別の指標を設定して用いることによって、判定指標によってＯＫ（又はＮＧ）と判断された設定パラメータ間の比較を可能とする。判定指標とは異なる別の指標を、以下、探索用指標と言う。
例えば、図２において、開始時刻ｔ０から終了時刻ｔｅまでの過渡シミュレーションにおいて、ＳＲＡＭセル１の０ノードと１ノードの電位差の最小値を探索用指標とすることによって、設計パラメータＡと設計パラメータＢとの比較を可能とする。この例では、設計パラメータＡの両ノードの電位差を示す探索用指標２ａは、設計パラメータＢの両ノードの電位差を示す探索用指標２ｂより大きいため、設計パラメータＡの方が設計パラメータＢと比べてより良い設計パラメータであると判断できる。一方、設計パラメータＢの方が後述される設計空間内のＯＫ領域とＮＧ領域の境界に近づいていると言える。
同様に、２以上の設計パラメータが判定指標によってＮＧとなる場合、探索用指標を用いて比較することによってＮＧの範囲の中で状態の良い設計パラメータを判定することができる。
設計空間におけるＯＫ領域とＮＧ領域の境界について図３で説明する。図３は、設計空間の例を示す図である。図３では、２つの設計変数Ｖ１及びＶ２でなる設計空間３を示すが、実際の設計では、例えば、１０〜３０数個或はそれ以上の設計変数による多次元の設計空間となる。複数の設計変数Ｖ１、Ｖ２...の値の組み合せ、つまり、設計空間内の点の位置を示す座標が各設計パラメータとして示される。
原点が設計の中心に相当し、例えば６σのばらつきで許容される領域がＯＫ領域であり、エラー又は障害が発生する領域がＮＧ領域となる。このＯＫ領域とＮＧ領域の境界３ａにおいて、設計中心に一番近い点ＭＰＰを探索する。
境界３ａ上の設計中心に一番近い点Ｐを探索するシミュレーション装置１００は、例えば、図４に示すようなハードウェア構成を有する。図４は、シミュレーション装置のハードウェア構成を示すブロック図である。
図４において、シミュレーション装置１００は、コンピュータによって制御される装置であって、ＣＰＵ（Central Processing Unit）１１と、メモリユニット１２と、表示ユニット１３と、出力ユニット１４と、入力ユニット１５と、通信ユニット１６と、記憶装置１７と、ドライバ１８とを有し 、システムバスＢに接続される。
ＣＰＵ１１は、メモリユニット１２に格納されたプログラムに従ってシミュレーション装置１００を制御する。メモリユニット１２には、ＲＡＭ（Random Access Memory）及びＲＯＭ（Read-Only Memory）等が用いられ、ＣＰＵ１１にて実行されるプログラム、ＣＰＵ１１での処理に必要なデータ、ＣＰＵ１１での処理にて得られたデータ等を格納する。また、メモリユニット１２の一部の領域が、ＣＰＵ１１での処理に利用されるワークエリアとして割り付けられている。
表示ユニット１３は、ＣＰＵ１１の制御のもとに必要な各種情報を表示する。出力ユニット１４は、プリンタ等を有し、ユーザからの指示に応じて各種情報を出力するために用いられる。入力ユニット１５は、マウス、キーボード等を有し、ユーザがシミュレーション装置１００が処理を行なうための必要な各種情報を入力するために用いられる。通信ユニット１６は、例えばインターネット、ＬＡＮ（Local Area Network）等に接続し、外部装置との間の通信制御をするための装置である。記憶装置１７には、例えば、ハードディスクユニットが用いられ、各種処理を実行するプログラム等のデータを格納する。
シミュレーション装置１００よって行われる処理を実現するプログラムは、例えば、ＣＤ−ＲＯＭ（Compact Disc Read-Only Memory）等の記憶媒体１９によってシミュレーション装置１００に提供される。即ち、プログラムが保存された記憶媒体１９がドライバ１８にセットされると、ドライバ１８が記憶媒体１９からプログラムを読み出し、その読み出されたプログラムがシステムバスＢを介して記憶装置１７にインストールされる。そして、プログラムが起動されると、記憶装置１７にインストールされたプログラムに従ってＣＰＵ１１がその処理を開始する。尚、プログラムを格納する媒体としてＣＤ−ＲＯＭに限定するものではなく、コンピュータが読み取り可能な媒体であればよい。本実施例に係る処理を実現するプログラムは、通信ユニット１６によってネットワークを介してダウンロードし、記憶装置１７にインストールするようにしても良い。また、ＵＳＢ対応のシミュレーション装置１００であれば、ＵＳＢ接続可能な外部記憶装置からインストールするようにしても良い。更に、ＳＤカード等のフラッシュメモリ対応のシミュレーション装置１００であれば、そのようなメモリカードからインストールするようにしても良い。
図５は、シミュレーション装置の機能構成例を示す図である。図５において、シミュレーション装置１００は、ＣＰＵ１１がプログラムを実行することにより、探索用指標設定部３１と、境界点取得部３２と、最確点決定部３３と、ＤＣシミュレータ４１と、過渡シミュレータ４２と、モンテカルロシミュレータ４３の各処理部として機能する。設計パラメータ２１は初期値としてメモリユニット１２又は記憶装置１７の記憶領域（以下、単に記憶領域と言う）に予め格納され、最確点２９はＣＰＵ１１によって実行された処理によって記憶領域に出力される。
探索用指標設定部３１は、判定指標とは異なる探索用指標を設定する処理部である。探索用指標は、判定指標では比較できない場合であっても設定パラメータ間の比較を行えるようにした指標である。設計の良不良を動作シミュレーションによって判定する判定指標に対し、探索用指標は、設計したＳＲＡＭセル１の安定性、優劣等に係る状態を検証し、設定パラメータ間の比較によってより良い又はより悪いことを判断するための指標である。
境界点取得部３２は、探索用指標を用いたパラメータ間の比較によって、図３に示す境界３ａ上の任意の点（以下、境界点と言う）を取得する処理部である。例えば、ＤＣシミュレータ４１又は過渡シミュレータ４２を実行して取得した探索用指標に基づいて最急降下法等が用いられる。
最確点決定部３３は、境界点取得部３２によって得られた境界点を中心に、正規分布に従ってサンプル点をばら撒くためのばらつき分布を与えることによって判定指標に基づくシミュレーションを行い、境界３ａ上又は境界３ａ近傍にて設計中心に一番近い点ＭＰＰ'を求め、求めた点ＭＰＰ'を中心として同様にシミュレーションを行うことを繰り返して、境界３ａ上又は境界３ａ近傍にて設計中心に一番近い点として収束した点を記憶領域の最確点２９として出力する処理部である。例えば、モンテカルロシミュレータ４３に中心点に応じたばらつき分布を与えて実行させる。これは境界点の中心を探索する手法であれば、格子点を発生させる方法などでも良い。また、歩留計算には設計中心に一番近い点が重要であるため、原点に近い点を探索するが、設計最適化の際は、判定指標や探索指標とは別の性能指標を導入し、同様に開始点の周辺で判定指標をみたし性能指標の最もよい点を繰り返し見つけることで、探索を行っても良い。
ＤＣシミュレータ４１は、ＳＲＡＭセル１の論理回路データを用いて、ＳＲＡＭセル１のＳＮＭ（Static Noise Margin）の大きさに基づいて安定性評価を行うためのシミュレータである。例えば、ＳＰＩＣＥシミュレータを用いて、ＳＲＡＭセル１の特性を解析し、解析結果から探索用指標の値としてマージンを取得する。
過渡シミュレータ４２は、ＳＲＡＭセル１の論理回路データに対して設計パラメータを与えて、ＳＲＡＭセル１の動作を時間軸に沿って評価するためのシミュレータである。
モンテカルロシミュレータ４３は、与えられた設計パラメータを中心とする所定の範囲でばらつき分布に基づくサンプル値を用いてシミュレーションを行い、判定指標に基づいて判定結果を出力する。
図６は、設計空間において良不良の境界を特定するための処理の全体を説明するための図である。図６において、シミュレーション装置１００は、探索用指標設定部３１によって、探索用指標を設定する（ステップＳ１０）。例えば、ユーザから探索用指標を取得するための画面を表示ユニット１３に表示する。表示した画面によって、ＤＣシミュレータ４１か過渡シミュレータ４２かを選択させるようにしてもよい。
ＤＣシミュレータ４１が選択された場合には、ＳＲＡＭセル１の安定性を示すＳＮＭの大きさを探索用指標として設定する。過渡シミュレータ４２を選択した場合には、後述される種々の探索用指標のいずれかを選択可能とすることにより設定する。この場合、探索用指標として、電圧、電流等の探索用項目、最大値、最小値、差分等の探索用基準値、探索用時刻等の複数の設定項目を設ければ良い。これらの設定項目は、ＳＲＡＭセル１の動作中における優劣を評価するために設定される。
シミュレーション装置１００は、境界点取得部３２によって、探索用指標に基づいて最急降下法で境界点を決定する（ステップＳ２０）。境界点取得部３２は、記憶領域に予め格納されている設計パラメータ２１を原点とする設計空間３において、原点からの所定範囲で、探索用指標に基づく最急降下法を用いて、最も探索用指標がゼロに近い探索点を決定し、決定した探索点からの所定範囲で、探索用指標に基づく最急降下法を用いて次の探索点を決定することを繰り返して、境界３ａ上の任意の境界点を取得する。
シミュレーション装置１００は、最確点決定部３３によって、境界点取得部３２によって取得した境界点の周りにばらつき分布に基づいてばら撒いた各サンプル点の判定指標から最確点を決定する（ステップＳ３０）。最確点決定部３３は、モンテカルロシミュレータ４３を実行して最確点を決定し、記憶領域に最確点２９として格納する。
以下、判定指標について説明する。先ず、ＤＣシミュレータ４１によるＤＣシミュレーション結果を判定指標とする例について図７で説明する。図７は、ＤＣシミュレーション結果を判定指標とする例を示す図である。ＤＣシミュレータ４１によってＳＲＡＭセル１の２つのノードを切り離し別々にその入出力の電圧特性をシミュレーションすると、例えば、図７に示すようなＤＣシミュレーション結果が得られる。図７において、２つの正方形７ａ及び７ｂがＳＮＭの大きさを示しており、小さい方の対角線の長さを探索用指標として用い、図３に示すＯＫ領域からＮＧ領域へと探索する場合には、所定範囲の設計パラメータ間においてより小さい探索用指標を持つ設定パラメータが探索点となる。
例えば、ＳＮＭを適応した例として、探索用指標と判定指標とを組み合わせた指標Ｕを使うことが考えられる。下記に示す擬似コードによる処理では、判定指標は、ＯＫのときに正又はゼロの値を返し、ＮＧのときに負の値を返す。設計空間３において原点から境界３ａまでを探索する探索領域で、探索指標がとる値の絶対値の最大値より大きな数値αを使って、
Ｕ＝探索指標＋α （判定指標＞＝０のとき）
Ｕ＝探索指標−α （判定指標＜０のとき）
とし、擬似コードは、例えば、
Ｉｆ（判定指標＞＝０）｛
Ｕ＝探索指標＋α
｝ｅｌｓｅ｛
Ｕ＝探索指標−α
｝
のようにする。これにより、Ｕは判定指標がＯＫの時は０以上の値、ＮＧの時は０未満の値を返す。また、判定指標がＯＫの領域だけ、ＮＧの領域だけを見ると、後述されるような探索指標と同じ最急降下方向を求めることができる。ＯＫとＮＧの境界で値が飛ぶが処理上問題とはならない。
次に、過渡シミュレーションを用いた判定指標の例のうち、一又は複数の所定時刻の状態を探索用指標として用いる例について図８から図１４で説明する。所定時刻の状態とは、例えば、電圧値、電流値等である。図８から図１４中、左側縦軸に設計空間を示し、横軸に時間を示す。判定時刻ｔｄでＯＫ（良）又はＮＧ（不良）による判定指標を示す。
図８は、所定時刻の状態を判定指標とする第一の例を示す図である。図８において、時刻ｔ１は、判定時刻ｔｄよりも過去の時刻であり、探索用指標となる状態を得るために設定された時刻である。
この第一の例では、判定時刻ｔｄで、設計パラメータ１と設計パラメータ４とが判定指標のＯＫを示し、設計パラメータ２と設計パラメータ３とが判定指標のＮＧを示す。判定時刻ｔｄでは、設計パラメータ１と設計パラメータ４との優劣は判別できない。一方、探索用指標の時刻ｔ１では、設計パラメータ１と設計パラメータ４との状態に差があり、優劣を判定することが可能となる。この場合、設計パラメータ４の方が設計パラメータ１より良い状態であることが判る。同様に、設計パラメータ２と設計パラメータ３との間では、設計パラメータ３の方が設計パラメータ２より悪い状態であることが判る。
このように、探索用指標として時刻を指定することで、過渡シミュレータの結果から指定された時刻の状態を取得し、設定パラメータ間で比較することによって同一の判定指標内で優劣を判別することができる。
図９は、所定時刻の状態を判定指標とする第二の例を示す図である。図９に示す第二の例では、複数の探索用指標を設定した場合を示す。図９において、時刻ｔ１及びｔ２は、判定時刻ｔｄよりも過去の時刻であり、時刻ｔ２は時刻ｔ１よりも更に過去の時刻である。また、探索用指標として、時刻ｔ１及びｔ２毎に異なった状態とすることもできる。
例えば、時刻ｔ１では電流値を用いて優劣を判断し、時刻ｔ２では電圧値を用いて優劣を判断する。このような２つの探索用指標の使い方として、判定時刻ｔｄに近い時刻ｔ１で優劣を判断できない場合に時刻ｔ２で別の値で判断する。
この第二の例では、探索用指標による時刻ｔ１での電流値による、判定指標でＯＫとなる設計パラメータ１と設計パラメータ４との優劣の判断がつかないが、探索用指標による時刻ｔ２での電圧値では、設計パラメータ１が設計パラメータ４より優良であることが判る。一方、判定指標でＮＧとなる設計パラメータ２と設計パラメータ３に関しては、最初の探索用指標による時刻ｔ１での電流値によって設計パラメータ３が設計パラメータ２より劣っていると判断できるため、次の探索用指標による時刻ｔ２での比較を省略しても良い。
図１０は、所定時刻の状態を判定指標とする第三の例を示す図である。図１０に示す第三の例では、探索用指標となる時刻を適宜前後にずらして優劣を判断する。図１０において、時刻ｔ１及びｔ２は、判定時刻ｔｄよりも過去の時刻であり、時刻ｔ１で判断できない場合に、例えば、更に過去の時刻ｔ２へずらして状態を比較する。ずらし方は、過去の時刻とは限らず、時刻を前後させるようにしてもよい。
この第三の例では、探索用指標となる時刻ｔ１では、判定指標のＯＫとなる設計パラメータＡと設計パラメータＢ間の優劣を判別できず、時刻ｔ２で設計パラメータＢが設計パラメータＡより優良であると判断できる。
図１１は、所定時刻の状態を判定指標とする第四の例を示す図である。図１１に示す第四の例では、探索用指標を３以上の時刻に設定して優劣を評価し、多数決をとって２つの設計パラメータの優劣を判断する。図１１において、時刻ｔ１、時刻ｔ２、及び時刻ｔ３は判定時刻ｔｄよりも過去の時刻であり、時間経過に従って設定される。
この第四の例では、探索用指標となる時刻ｔ１、時刻ｔ２、及び時刻ｔ３における、設計パラメータＡと設計パラメータＢ間の優劣の判断によって、時刻ｔ１で設計パラメータＡが優良と判断され、時刻ｔ２で設計パラメータＢが優良と判断され、時刻ｔ３で設計パラメータＢが優良と判断される。従って、設計パラメータＢが優良と判断される回数が多いため、設計パラメータＢが設計パラメータＡより優良であると判断できる。
図１２は、所定時刻の状態を判定指標とする第五の例を示す図である。図１２に示す第五の例では、探索用指標の値が単位時間当たり一定以上変化する時刻の早い遅いで２つの設計パラメータの優劣を判断する。図１２において、時刻ｔａ及び時刻ｔｂは判定時刻ｔｄよりも過去の時刻であり、各設計パラメータにおいて探索用指標の値が単位時間当たり一定以上変化する時刻を示している。
この第五の例では、時刻ｔａで設計パラメータＡの探索用指標の値が単位時間当たり一定以上変化し、時刻ｔｂで設計パラメータＢの探索用指標の値が単位時間当たり一定以上変化している。時刻ｔａが時刻ｔｂより早い時刻であることから、設計パラメータＡがより早く判定指標のＯＫの状態へと以降していると判断でき、設計パラメータＡが設計パラメータＢより優良であると判断できる。
図１３は、所定時刻の状態を判定指標とする第六の例を示す図である。図１３に示す第六の例では、探索用指標の値が単位時間当たり一定以上変化する時刻の早い遅いで２つの設計パラメータの優劣を判断する。図１３において、時刻ｔａ及び時刻ｔｂは判定時刻ｔｄよりも過去の時刻であり、各設計パラメータにおいて探索用指標の値が閾値以上変化する時刻を示している。
この第六の例では、時刻ｔａで設計パラメータＡの探索用指標の値が閾値１３ａ以上変化し、時刻ｔｂで設計パラメータＢの探索用指標の値が閾値１３ａ以上変化している。時刻ｔｂが時刻ｔａより早い時刻であることから、設計パラメータＢがより早く判定指標のＯＫの状態へと変化していると判断でき、設計パラメータＢが設計パラメータＡより優良であると判断できる。
図１４は、所定時刻の状態を判定指標とする第七の例を示す図である。図１４に示す第七の例では、探索用指標の時刻を複数設定し、３以上の複数の設計パラメータ内で、ある時刻では優劣の判断ができない設計パラメータが存在する場合、他の時刻での優劣の判断を含めて、全ての設計パラメータについて優劣を判断する。図１４において、時刻ｔａ及び時刻ｔｂは判定時刻ｔｄよりも過去の時刻であり、時刻ｔａで優劣の判断ができない設計パラメータが存在する場合、更に時刻ｔａよりも過去の時刻ｔｂにて優劣の判断を行い、時刻ｔａ及び時刻ｔｂでの両方の判断結果に基づいて、全ての設計パラメータについて優劣を判断する。
この第七の例では、時刻ｔａでは、設計パラメータＣより設計パラメータＡと設計パラメータＢとが優良であるが、設計パラメータＡと設計パラメータＢ間では優劣の判断ができない。例えば、優劣関係を「Ａ＝Ｂ＞Ｃ」のように表すことができる。更に、時間を遡った時刻ｔｂでは、設計パラメータＡが設計パラメータＢと設計パラメータＣより優良であるが、設計パラメータＢと設計パラメータＣ間では優劣の判断ができない。優劣関係は「Ａ＞Ｂ＝Ｃ」のように表すことができる。従って、優劣関係「Ａ＞Ｂ＞Ｃ」が成立し、設計パラメータＡが最も優良であり、次に設計パラメータＢ、更に設計パラメータＣの順に優良であると判断できる。
過渡シミュレーションにおいて判定指標及び探索用指標を用いた例には、上述した探索用指標を時刻とその時刻の状態を用いて比較する手法を含む他、図２に示す過渡シミュレーション中の電位差の最小値を探索用指標とすることも含むことを留意しておく。詳細は図２で説明されているため省略する。
次に、境界３ａ上の任意の境界点を探索するために、境界点取得部３２によって行われる探索用指標に基づく最急降下法について説明する。図１５は、探索用指標に基づく最急降下法を説明するための図である。
図１５中、探索点とは、原点を開始点とする設計パラメータであり、設計変数の個数分の参照点における探索用指標の値から定められ、ＯＫ領域とＮＧ領域の境界３ａの方向へ探索する点である。参照点とは、探索点から次の探索点を定めるために参照される各設計変数軸方向に所定値を加算して得られる点である。探索点同様に、参照点も設計パラメータである。
また、探索点及び参照点は、設計変数の値と探索用指標の値とを示す座標で示される。本実施例に係るｎ次元の設計空間では、設計変数のｎ個と探索用指標とでｎ＋１個の数値で表される。図１５に示す例では、説明を簡潔にするため２個の設計変数による２次元の設計空間が示され、座標は、設計変数ｖ１、設計変数ｖ２、探索用指標の３個の数値を含む。
図１５において、境界点取得部３２は、設計空間３において、原点から開始し、原点を探索点Ｐ０とし、探索用指標設定部３１によって設定された探索用指標の値を算出する（ステップＳ０）。探索点Ｐ０は（０、０、１０）で表される。
境界点取得部３２は、探索点Ｐ０から各設計変数を１増やした参照点Ｐ０ａと参照点Ｐ０ｂとを求め、参照点Ｐ０ａと参照点Ｐ０ｂとにおける探索用指標の値を算出する（ステップＳ１）。参照点Ｐ０ａは（１、０、８）で表され、参照点Ｐ０ｂは（０、１、９）で表される。
境界点取得部３２は、探索点Ｐ０、参照点Ｐ０ａ、及び参照点Ｐ０ｂから最も探索用指標の値が小さくなる方向を求めて１移動した点を探索点Ｐ１とする（ステップＳ２）。探索点Ｐ１は（０．９、０．５、７．７）で表される。
そして、探索点Ｐ１から各設計変数を１増やした参照点Ｐ１ａと参照点Ｐ１ｂとを求め、参照点Ｐ１ａと参照点Ｐ１ｂとにおける探索用指標の値を算出する（ステップＳ３）。参照点Ｐ１ａは（１．９、０．５、６．２）で表され、参照点Ｐ１ｂは（０．９、１．５、４．７）で表される。
続けて、境界点取得部３２は、探索点Ｐ１、参照点Ｐ１ａ、及び参照点Ｐ１ｂから最も探索用指標の値が小さくなる方向を求めて１移動した点を探索点Ｐ２とする（ステップＳ４）。探索点Ｐ２は（１．４、１．４、４．７）で表される。
探索点Ｐ２から各設計変数を１増やした参照点Ｐ２ａと参照点Ｐ２ｂとを求め、参照点Ｐ２ａと参照点Ｐ２ｂとにおける探索用指標の値を算出する（ステップＳ５）。
更に、境界点取得部３２は、探索点Ｐ２、参照点Ｐ２ａ、及び参照点Ｐ２ｂから最も探索用指標の値が小さくなる方向を求めて１移動した点を探索点Ｐ３とする（ステップＳ６）。同様に、探索点Ｐ３に対して、参照点Ｐ３ａと参照点Ｐ３ｂと各々の探索用指標の値を算出する（ステップＳ７）。
そして、境界点取得部３２は、探索点Ｐ３、参照点Ｐ３ａ、及び参照点Ｐ３ｂから最も探索用指標の値が小さくなる方向を求めて１移動した点を探索点Ｐ４とする（ステップＳ８）。同様に、探索点Ｐ４に対して、参照点Ｐ４ａと参照点Ｐ４ｂと各々の探索用指標の値を算出する（ステップＳ９）。
境界点取得部３２は、同様の処理を、探索用指標の値がゼロになるまで繰り返すことによって、境界３ａ上の任意の境界点Ｐｎ（４、３、０）に到達する。
上述した図１５に示す探索用指標に基づく最急降下法では、探索点Ｐｉから参照点Ｐｉａ及び参照点Ｐｉｂを決めるときに、夫々座標を１だけ大きくする例で説明しているが、参照点Ｐｉａ及び参照点Ｐｉｂの探索用指標の値を求めるのはＰｉにおける最も探索用指標の値が減る方向、つまり勾配の大きな方向を決めることを目的としているため、参照点Ｐｉａ及び参照点Ｐｉｂの位置はそれに適したものであれば良い。増減する値を「１」以外の値であっても良く、また、探索点Ｐｉから見た方向もプラス方向ではなくマイナス方向であっても良い。
また、探索点Ｐｉでの勾配から次の探索点Ｐｉ+１の方向が決まった後、その方向へ距離１進めて探索点Ｐｉ+１としているが、必ずしも距離が「１」であるとは限らない。進む距離が大きすぎると勾配が変わることもあるため、正確さを求める場合には進む距離を小さくする。逆に、設計空間３内の各点での勾配が一定の場合には「１」より大きく進めても誤差を生じないため、大きく進めるように距離を制御する。
更に、探索点Ｐｉの探索用指標の値が「０」に近いところでは、探索点Ｐｉで、参照点Ｐｉａ及び参照点Ｐｉｂの探索用指標の値から探索点Ｐｉから進む方向とその方向へ単位長進んだときの探索用指標の変化量ΔＶを概算し、例えば、（探索点Ｐｉの探索用指標の値）／ΔＶの計算式を用いて探索点Ｐｉから進む距離を求め、その距離だけ進んだところを次の探索点Ｐｉ+１とする。
図１６は、境界点取得部３２によって実行される探索用指標に基づく最急降下法のフローチャート図である。図１６において、境界点取得部３２は、記憶領域から設計パラメータ２１（図５）を読み出し、設計パラメータ２１を原点とする設計空間３において、原点を最初の探索点Ｐとする（ステップＳ４１）。
そして、境界点取得部３２は、探索点Ｐの探索用指標の値を求める（ステップＳ４２）。探索用指標の値は、関数ｆ（Ｐ）で与えられるものとする。探索点Ｐを設計空間３内の各軸方向へ夫々所定距離だけ移動した参照点Ｐａ、Ｐｂ、Ｐｃ...を軸の個数分作成する（ステップＳ４３）。
境界点取得部３２は、作成した参照点Ｐａ、Ｐｂ、Ｐｃ...の探索用指標の値を求める（ステップＳ４４）。各参照点Ｐａ、Ｐｂ、Ｐｃ...の探索用指標の値は、探索点Ｐの場合と同様に、関数ｆ（Ｐａ）、関数ｆ（Ｐｂ）、関数ｆ（Ｐｃ）...で与えられるものとする。
次に、境界点取得部３２は、探索点Ｐから移動する方向及び距離を決め、その点を仮探索点Ｑとし（ステップＳ４５）、探索用指標の値を関数ｆ（Ｑ）によって求める（ステップＳ４６）。
境界点取得部３２は、関数ｆ（Ｑ）で求めた探索用指標の値がゼロに十分近いか否かを判断する（ステップＳ４７）。関数ｆ（Ｑ）の値がゼロに十分近いことを示す閾値以下であるか否かが判断される。関数ｆ（Ｑ）の値がゼロに十分近い場合、ステップＳ５０へと進む。
一方、関数ｆ（Ｑ）の値がゼロに十分近いことを示す閾値より大きい場合、境界点取得部３２は、更に、仮探索点Ｑが探索点Ｐに十分近いか否かを判断する（ステップＳ４８）。仮探索点Ｑと探索点Ｐの距離が十分近いことを示す閾値以下であるか否かが判断される。仮探索点Ｑと探索点Ｐの距離が十分近い場合、ステップＳ５０へと進む。
一方、仮探索点Ｑと探索点Ｐの距離が十分近いことを示す閾値より大きい場合、境界点取得部３２は、仮探索点Ｑを探索点Ｐとして（ステップＳ４９）、ステップＳ４２へ戻り、上述同様の処理を実行する。
ステップＳ４７にて関数ｆ（Ｑ）の値がゼロに十分近いと判断した場合、又は、ステップＳ４８にて仮探索点Ｑと探索点Ｐの距離が十分近いことを示す閾値より小さいと判断した場合、境界点取得部３２は、仮探索点Ｑを境界点ＭＰＰ'として記憶領域に出力し（ステップＳ５０）、この処理を終了する。
次に、最確点を探索するために、最確点決定部３３がモンテカルロシミュレータ４３を用いて行うモンテカルロシミュレーションについて説明する。図１７は、境界点からモンテカルロシミュレーションによって最確点を決定する方法を説明するための図である。
図１７において、最確点決定部３３は、モンテカルロシミュレータ４３を実行して、設計空間３において、境界点取得部３２によって求められた境界点ＭＰＰ'の周りにばらつき分布を用いてサンプル点をばら撒き、ＯＫ又はＮＧを判定する（ステップＳ６１）。そして、最確点決定部３３は、ＮＧの判定となったサンプル点のうちで一番原点に近いサンプル点へと移動する（ステップＳ６２）。
最確点決定部３３は、モンテカルロシミュレータ４３を実行して、移動したサンプル点を中心にして、その周りにばらつき分布を用いてサンプル点をばら撒き、ＯＫ又はＮＧを判定する（ステップＳ６３）。そして、最確点決定部３３は、ＮＧの判定となったサンプル点のうちで一番原点に近いサンプル点へと移動する（ステップＳ６４）。
このように、ＮＧの判定となったサンプル点のうちで一番原点に近いサンプル点の原点からの距離が中心のサンプル点の原点からの距離より近くなくなり移動できなくなるまで同様の処理を繰り返すことによって、最確点決定部３３は、ＯＫ領域とＮＧ領域の境界３ａ近傍で原点に一番近いサンプル点を最確点ＭＰＰとする（ステップＳ６５）。
図１８は、最確点決定部３３によって実行される判定指標に基づく最確点を決定する処理のフローチャート図である。図１８において、最確点決定部３３は、記憶領域から境界点取得部３２が探索用指標で求めた境界点ＭＰＰ'を読み出して、最初の中心点Ｐｃとする（ステップＳ７１）。
そして、最確点決定部３３は、モンテカルロシミュレータ４３を実行して、中心点Ｐｃの周りにサンプル点をばら撒き（ステップＳ７２）、各サンプル点の判定指標によるＯＫ又はＮＧを判定する（ステップＳ７３）。モンテカルロシミュレータ４３は、例えば、１０００点以上のサンプル点（つまり、設計パラメータ）を生成して、各サンプル点の動作シミュレーションの実行後に得られる判定指標に基づく判定を行う。
判定指標に基づく判定では、探索用指標とは異なり、中心点Ｐｃを設計パラメータとした場合の製造ばらつきによって不良品が発生すると判断されるサンプル点（設計パラメータ）を得ることができる。
最確点決定部３３は、モンテカルロシミュレータ４３の実行結果を参照して、サンプル点のうち、ＮＧ（不良）と判断され、かつ、原点に一番近い点Ｑを決定する（ステップＳ７４）。
そして、最確点決定部３３は、中心点Ｐｃと点Ｑが十分近いか否かを判断する（ステップＳ７５）。中心点Ｐｃと点Ｑとの距離が十分近いことを示す閾値以下であるか否かが判断される。距離が閾値以下である場合、ステップＳ７８へと進む。
一方、中心点Ｐｃと点Ｑとの距離が十分近いことを示す閾値より大きい場合、最確点決定部３３は、更に、原点からの中心点Ｐｃの距離が原点からの点Ｑの距離以下であるか否かを判断する（ステップＳ７６）。原点からの中心点Ｐｃの距離が原点からの点Ｑの距離より大である場合、点Ｑを中心点Ｐｃとして（ステップＳ７７）、ステップＳ７２へと戻り、上記同様の処理を実行する。
ステップＳ７５にて中心点Ｐｃと点Ｑが十分近いと判断した場合、又は、ステップＳ７６にて原点からの中心点Ｐｃの距離が原点からの点Ｑの距離以下であると判断した場合、最確点決定部３３は、中心点Ｐｃを最確点ＭＰＰとし記憶領域の最確点２９に出力し（ステップＳ７８）、この処理を終了する。
上述したように、設計パラメータに対して、製造ばらつきのＯＫ領域とＮＧ領域（良不良）の境界上の任意の境界点を、良不良を判定する判定指標とは別の同一判定領域において動作の安定性の程度等の優劣を判定するための探索用指標を用いることによって特定することができる。
また、境界点を中心点として良不良を判定する判定指標によるモンテカルロシミュレーションを行うことによって良不良の境界を特定することができる。更に、境界のうち原点から一番近い最確点や、判定指標を満たし最も性能の良い設計最適点を特定することができる。
上記実施例の説明では、探索用指標の値を取得するために、ＤＣシミュレーションや過渡シミュレーションを実行することを説明したが、これらシミュレーションの実行に限定されるものではなく、設定パラメータ間の優劣を判定可能な計算方法であっても良い。
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の説明に関し、更に以下の項を開示する。
（付記１）
装置や回路等の動作をシミュレーションするシミュレーション方法であって、コンピュータが、
任意の設計パラメータを原点とした設計空間における製品の良不良の境界を、動作の良不良を判別する判定指標とは別の動作状態に基づいて定義した探索用指標に基づいて探索することによって特定する境界特定手順を実行することを特徴とするシミュレーション方法。
（付記２）
前記特定された境界を開始点とし、その近傍に発生させた多くの設計パラメータ値を判定指標により判定し、より原点に近い不良条件を見つけることを、1回以上繰り返す手順を実行することを特徴とする、不良確率に影響の大きい原点に近い境界をより精度良く見つける請求項１記載のシミュレーション方法。
（付記３）
前記探索用指標は、前記良不良の判定時刻より過去の時刻における前記判定指標と相関をもった動作状態を示すことを特徴とする、付記１記載のシミュレーション方法。
（付記４）
前記探索用指標は、前記良不良の判定時刻以前の前記判定指標と相関をもった所定動作状態となった時刻を示すことを特徴とする、付記１記載のシミュレーション方法。
（付記５）
前記探索用指標は、時刻とは無関係の直流特性等をシミュレーション又は計算によって求め使用することを特徴とする付記１記載のシミュレーション方法。
（付記６）
前記探索用指標は、２以上の探索用指標の組み合せであることを特徴とする、付記１記載のシミュレーション方法。
（付記７）
前記判定指標の結果と順序関係を一致させるため、判定指標の結果に従って、例えば元の探索指標に定数を加算、乗算することにより生成した新たな探索指標を用いることを特徴とする、付記１記載のシミュレーション手法。
（付記８）
前記コンピュータが、
前記探索用指標をユーザに設定させる探索用指標設定手順を
更に実行することを特徴とする、付記１乃至７のいずれか一項記載のシミュレーション方法。
（付記９）
装置や回路等の動作をシミュレーションするシミュレーション装置であって、
任意の設計パラメータを原点とした設計空間における製品の良不良の境界を、動作の良不良を判別する判定指標とは別の動作状態に基づいて定義した探索用指標に基づいて探索することによって特定する境界特定手段を有することを特徴とするシミュレーション装置。
（付記１０）
前記特定された境界を開始点とし、その近傍に発生させた多くの設計パラメータ値を判定指標により判定し、より原点に近い不良条件を見つけることを、1回以上繰り返す手段有することを特徴とする、不良確率に影響の大きい原点に近い境界をより精度良く見つける、付記９記載のシミュレーション装置。
（付記１１）
コンピュータに装置や回路等の動作をシミュレーションさせるためのコンピュータ実行可能なプログラムであって、該コンピュータに、
任意の設計パラメータを原点とした設計空間における製品の良不良の境界を、動作の良不良を判別する判定指標とは別の動作状態に基づいて定義した探索用指標に基づいて探索することによって特定する境界特定手順を実行することを特徴とする、コンピュータ実行可能なプログラム。
（付記１２）
前記特定された境界を開始点とし、その近傍に発生させた多くの設計パラメータ値を判定指標により判定し、より原点に近い不良条件を見つけることを、1回以上繰り返す手順を実行することを特徴とする、不良確率に影響の大きい原点に近い境界をより精度良く見つける、付記１１記載のコンピュータ実行可能なプログラム。
（付記１３）
コンピュータに装置や回路等の動作をシミュレーションさせるためのプログラムを記憶したコンピュータ読み取り可能な記憶媒体であって、該コンピュータに、
任意の設計パラメータを原点とした設計空間における製品の良不良の境界を、動作の良不良を判別する判定指標とは別の動作状態に基づいて定義した探索用指標に基づいて探索することによって特定する境界特定手順を実行することを特徴とするコンピュータ読み取り可能な記憶媒体。
（付記１４）
前記特定された境界を開始点とし、その近傍に発生させた多くの設計パラメータ値を判定指標により判定し、より原点に近い不良条件を見つけることを、1回以上繰り返す手順を実行することを特徴とする、不良確率に影響の大きい原点に近い境界をより精度良く見つける、付記１３記載のコンピュータ読み取り可能な記憶媒体。
１ ＳＲＡＭセル
３ 設計空間
３ａ 境界
１１ ＣＰＵ
１２ メモリユニット
１３ 表示ユニット
１４ 出力ユニット
１５ 入力ユニット
１６ 通信ユニット
１７ 記憶装置
１８ ドライバ
１９ 記憶媒体
２１ 設計パラメータ
２９ 最確点
３１ 探索用指標設定部
３２ 境界点取得部
３３ 最確点決定部
４１ ＤＣシミュレータ
４２ 過渡シミュレータ
４３ モンテカルロシミュレータ
１００ シミュレーション装置
Ｂ バス

Claims (12)

  1. 装置又は回路の動作をシミュレーションするシミュレーション方法であって、コンピュータが、
    任意の設計パラメータを原点とした設計空間における製品の良不良の境界を、動作の良不良を判別する判定指標とは別の動作状態に基づいて定義した探索用指標に基づいて探索することによって特定する境界特定手順を実行することを特徴とする、シミュレーション方法。
  2. 前記特定された境界上の点を開始点とし、その近傍に発生させた多くの設計パラメータ値を判定指標により判定し、より原点に近い、または性能の良い境界上の設計パラメータを見つけることを、1回以上繰り返す手順を実行することを特徴とする、請求項１記載のシミュレーション方法。
  3. 前記探索用指標は、前記良不良の判定時刻より過去の時刻における前記判定指標と相関をもった動作状態を示すことを特徴とする請求項１記載のシミュレーション方法。
  4. 前記探索用指標は、前記良不良の判定時刻以前の前記判定指標と相関をもった所定動作状態となった時刻を示すことを特徴とする請求項１記載のシミュレーション方法。
  5. 前記探索用指標は、時刻とは無関係の電気特性をシミュレーション又は計算によって求め使用することを特徴とする請求項１記載のシミュレーション方法。
  6. 前記探索用指標は、２以上の探索用指標の組み合せであることを特徴とする請求項１記載のシミュレーション方法。
  7. 装置又は回路の動作をシミュレーションするシミュレーション装置であって、
    任意の設計パラメータを原点とした設計空間における製品の良不良の境界を、動作の良不良を判別する判定指標とは別の動作状態に基づいて定義した探索用指標に基づいて探索することによって特定する境界特定手段を有することを特徴とするシミュレーション装置。
  8. 前記特定された境界上の点を開始点とし、その近傍に発生させた多くの設計パラメータ値を判定指標により判定し、より原点に近い、または性能の良い境界上の設計パラメータを見つけることを、1回以上繰り返す手段有することを特徴とする、請求項７記載のシミュレーション装置。
  9. コンピュータに装置又は回路の動作をシミュレーションさせるためのコンピュータ実行可能なプログラムであって、該コンピュータに、
    コンピュータに装置又は回路の動作をシミュレーションさせるためのコンピュータ実行可能なプログラムであって、該コンピュータに、
    任意の設計パラメータを原点とした設計空間における製品の良不良の境界を、動作の良不良を判別する判定指標とは別の動作状態に基づいて定義した探索用指標に基づいて探索することによって特定する境界特定手順を実行させることを特徴とする、コンピュータ実行可能なプログラム。
  10. 前記特定された境界上の点を開始点とし、その近傍に発生させた多くの設計パラメータ値を判定指標により判定し、より原点に近い、または性能の良い境界上の設計パラメータを見つけることを、1回以上繰り返す手順を実行することを特徴とする、請求項９記載のコンピュータ実行可能なプログラム。
  11. コンピュータに装置又は回路の動作をシミュレーションさせるためのプログラムを記憶したコンピュータ読み取り可能な記憶媒体であって、該コンピュータに、
    任意の設計パラメータを原点とした設計空間における製品の良不良の境界を、動作の良不良を判別する判定指標とは別の動作状態に基づいて定義した探索用指標に基づいて探索することによって特定する境界特定手順を実行することを特徴とする、コンピュータ読み取り可能な記憶媒体。
  12. 前記特定された境界上の点を開始点とし、その近傍に発生させた多くの設計パラメータ値を判定指標により判定し、より原点に近い、または性能の良い境界上の設計パラメータを見つけることを、1回以上繰り返す手順を実行することを特徴とする、請求項１１記載のコンピュータ読み取り可能な記憶媒体。
JP2010059337A 2010-03-16 2010-03-16 シミュレーション方法、シミュレーション装置、プログラム、及び記憶媒体 Expired - Fee Related JP5509952B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010059337A JP5509952B2 (ja) 2010-03-16 2010-03-16 シミュレーション方法、シミュレーション装置、プログラム、及び記憶媒体
US13/022,359 US9064070B2 (en) 2010-03-16 2011-02-07 Indicator-based product design optimization to find defective and non-defective status

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010059337A JP5509952B2 (ja) 2010-03-16 2010-03-16 シミュレーション方法、シミュレーション装置、プログラム、及び記憶媒体

Publications (2)

Publication Number Publication Date
JP2011192156A true JP2011192156A (ja) 2011-09-29
JP5509952B2 JP5509952B2 (ja) 2014-06-04

Family

ID=44647911

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010059337A Expired - Fee Related JP5509952B2 (ja) 2010-03-16 2010-03-16 シミュレーション方法、シミュレーション装置、プログラム、及び記憶媒体

Country Status (2)

Country Link
US (1) US9064070B2 (ja)
JP (1) JP5509952B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012123592A (ja) * 2010-12-08 2012-06-28 Fujitsu Ltd 最適化プログラム、装置及びプログラム

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11294800B2 (en) * 2017-12-07 2022-04-05 The Johns Hopkins University Determining performance of autonomy decision-making engines

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05120364A (ja) * 1991-05-23 1993-05-18 Mitsubishi Electric Corp 回路定数の自動設計システムにおける回路定数最適化方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4028292B2 (ja) 2002-05-20 2007-12-26 株式会社東芝 半導体集積回路のシミュレーション装置
US7593834B2 (en) * 2004-04-30 2009-09-22 Vladimir Sevastyanov Exclusion of regions method for multi-objective optimization
US20050257178A1 (en) * 2004-05-14 2005-11-17 Daems Walter Pol M Method and apparatus for designing electronic circuits
JP2007072591A (ja) 2005-09-05 2007-03-22 Namco Bandai Games Inc プログラム、数値計算装置及び数値計算方法
JP4343892B2 (ja) * 2005-11-08 2009-10-14 富士通マイクロエレクトロニクス株式会社 半導体集積回路のレイアウト解析方法及びレイアウト解析装置
GB0624846D0 (en) * 2006-12-13 2007-01-24 Imec Inter Uni Micro Electr Application level estimation techniques for parametric yield in embedded systems under static real-time constraints
US8050901B2 (en) * 2006-09-14 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Prediction and control of NBTI of integrated circuits
JP4728203B2 (ja) * 2006-11-06 2011-07-20 富士通セミコンダクター株式会社 半導体回路のレイアウト方法、プログラム、設計支援システム
US7979832B2 (en) * 2006-12-06 2011-07-12 Qualcomm Incorporated Process variation tolerant memory design
JP5044635B2 (ja) * 2007-02-19 2012-10-10 ルネサスエレクトロニクス株式会社 回路動作の最悪条件決定システム、方法およびプログラム
JP4882902B2 (ja) * 2007-07-30 2012-02-22 富士通セミコンダクター株式会社 シミュレーション方法及びプログラム
US8006220B2 (en) * 2007-09-24 2011-08-23 Solido Design Automation Inc. Model-building optimization
CA2656850A1 (en) * 2008-03-03 2009-09-03 Solido Design Automation Inc. Global statistical optimization, characterization, and design
JP4973572B2 (ja) * 2008-03-28 2012-07-11 富士通セミコンダクター株式会社 半導体回路の設計方法および製造方法
JP5375429B2 (ja) * 2009-02-12 2013-12-25 富士通株式会社 設計支援装置、方法、及びプログラム
US8139431B2 (en) * 2009-02-18 2012-03-20 Texas Instruments Incorporated Structure and methods for measuring margins in an SRAM bit
US8447547B2 (en) * 2009-06-17 2013-05-21 Qualcomm Incorporated Static noise margin estimation
US7987143B2 (en) * 2009-09-29 2011-07-26 Livermore Software Technology Corporation Methods and systems for multi-objective evolutionary algorithm based engineering desgin optimization
US8572004B2 (en) * 2009-12-29 2013-10-29 International Business Machines Corporation Space solution search

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05120364A (ja) * 1991-05-23 1993-05-18 Mitsubishi Electric Corp 回路定数の自動設計システムにおける回路定数最適化方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012123592A (ja) * 2010-12-08 2012-06-28 Fujitsu Ltd 最適化プログラム、装置及びプログラム

Also Published As

Publication number Publication date
US20110231173A1 (en) 2011-09-22
JP5509952B2 (ja) 2014-06-04
US9064070B2 (en) 2015-06-23

Similar Documents

Publication Publication Date Title
JP7413580B2 (ja) ニューラルネットワークを使用した集積回路フロアプランの生成
US20160085665A1 (en) Intelligent software test augmenting
US10078502B2 (en) Verification of a model of a GUI-based application
CN109145320B (zh) 芯片层次化物理设计中的静态时序分析方法及装置
US20140052433A1 (en) Automatically extracting a model for the behavior of a mobile application
US9378315B1 (en) Method for semiconductor process corner sweep simulation based on value selection function
US8943450B1 (en) Model based analog block coverage system
JP2021128779A (ja) データ拡張の方法及び装置、機器、記憶媒体
JP4908281B2 (ja) 消費電力解析プログラム、消費電力解析方法及び消費電力解析装置
JP5565289B2 (ja) 探索プログラム、探索方法及び探索処理装置
JP5509952B2 (ja) シミュレーション方法、シミュレーション装置、プログラム、及び記憶媒体
US8418119B2 (en) Logical circuit netlist reduction and model simplification using simulation results containing symbolic values
US9390219B2 (en) System for and method of semiconductor fault detection
US20170220726A1 (en) Method and system for performing a design space exploration of a circuit
EP4145327A1 (en) System for estimating characteristic value of material
US9651621B2 (en) System for and method of semiconductor fault detection
JP2014186702A (ja) 物理故障解析プログラム、物理故障解析方法および物理故障解析装置
US10331823B2 (en) Method and system of fast nested-loop circuit verification for process and environmental variation and hierarchical circuits
KR101872823B1 (ko) 정적 램의 수율 예측 방법
JP2016042317A (ja) ソフトウェア設計支援装置、および方法
JP5602273B1 (ja) 電力系統シミュレータならびに電力系統のシミュレーションプログラムおよびシミュレーション方法
TWI765836B (zh) 用於類比電路尺寸調整之方法及裝置
US20230237225A1 (en) Machine learning based reservoir modeling
JP6113599B2 (ja) 検査モデル生成装置
US20240028787A1 (en) Techniques for design space exploration in a multi-user collaboration system

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121105

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130613

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130618

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130812

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131210

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140203

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140225

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140310

R150 Certificate of patent or registration of utility model

Ref document number: 5509952

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees