JP2011180767A

JP2011180767A - 半導体装置

Info

Publication number: JP2011180767A
Application number: JP2010043080A
Authority: JP
Inventors: Mitsutoshi Nakao; 光利中尾
Original assignee: Kyocera Mita Corp
Current assignee: Kyocera Document Solutions Inc
Priority date: 2010-02-26
Filing date: 2010-02-26
Publication date: 2011-09-15

Abstract

【課題】主制御装置にて現在実行中の処理を中断することなく、割込み要求の制限を動的に行うことの可能な半導体装置を提供する。
【解決手段】主制御装置に割込み要求信号を出力する複数の機能回路を備える半導体装置であって、前記主制御装置の負荷状態を検出する負荷状態検出部と、前記負荷状態の検出結果に応じて前記割込み要求信号の出力を制限する割込み制御部とを備える。
【選択図】図１

Description

本発明は、半導体装置に関する。

周知のように、ＡＳＩＣ(Application Specific Integrated Circuit)とは、特定の用途向けに設計された複数の機能回路を備える半導体装置（半導体集積回路）である。このようなＡＳＩＣをＣＰＵ(Central Processing Unit)によって制御するシステムにおいて、ＡＳＩＣ内の各機能回路は、ＣＰＵに対して次の処理要求やエラー通知を行うために割込み要求信号を出力する一方、割込み要求信号を受けたＣＰＵは、現在実行中の処理を中断し、ＡＳＩＣに対して割込み要因を確認するためのアクセスを行う。

ここで、ＣＰＵは、現在実行中の処理を優先する必要がある場合、ＡＳＩＣに対して割込み要求の制限処理（例えば割込み要求信号のマスク処理等）を行う。例えば、下記特許文献１には、周辺回路からＣＰＵへの割込み要求を制限する技術として、ＣＰＵから周辺回路に対して割込み要求の発生周期（間隔）を設定し、この設定周期に従って周辺回路にて割込み要求の発生タイミングを制御する技術が開示されている。

特開２００９−７０１２２号公報

上記従来技術では、ＣＰＵからＡＳＩＣ（或いは周辺回路）に対して割込み要求の制限を行うためのアクセスを行う必要があり、結局、ＣＰＵにおいて現在実行中の処理を中断しなければならない。

本発明は、上述した事情に鑑みてなされたものであり、主制御装置にて現在実行中の処理を中断することなく、割込み要求の制限を動的に行うことの可能な半導体装置を提供することを目的とする。

上記課題を解決するために、本発明に係る半導体装置は、主制御装置に割込み要求信号を出力する複数の機能回路を備える半導体装置であって、前記主制御装置の負荷状態を検出する負荷状態検出部と、前記負荷状態の検出結果に応じて前記割込み要求信号の出力を制限する割込み制御部とを備えることを特徴とする。
また、本発明に係る半導体装置において、前記負荷状態検出部は、単位時間当りの前記割込み要求信号の出力回数と前記割込み要求信号に対する前記主制御装置からの応答信号の入力回数との比率を前記主制御装置の負荷状態として算出することを特徴とする。
さらに、本発明に係る半導体装置において、前記割込み制御部は、予め前記複数の機能回路の各々に割り当てられた優先順位に従って、前記割込み要求信号の出力を制限することを特徴とする。

本発明に係る半導体装置によれば、従来技術のように、主制御装置から半導体装置に対して割込み要求の制限を行うためのアクセスを行う必要がなくなり、主制御装置にて現在実行中の処理を中断することなく、割込み要求の制限を動的に行うことが可能となる。

本実施形態におけるＡＳＩＣ（半導体装置）１０の機能ブロック図である。ＡＳＩＣ１０の割込み要求制限動作を示すフローチャートである。

以下、図面を参照しながら、本発明の一実施形態について説明する。なお、以下では、本発明に係る半導体装置として、主制御装置であるＣＰＵによって制御されるＡＳＩＣを例示して説明する。

図１は、本実施形態におけるＡＳＩＣ１０の機能ブロック図である。この図１に示すように、本実施形態におけるＡＳＩＣ１０は、ＣＰＵバス３０を介してＣＰＵ２０と通信可能に接続された半導体装置（半導体集積回路）であり、内部バス１１と、Ｉ／Ｆ回路１２と、それぞれ異なる機能を有する４つの機能回路１３〜１６と、負荷状態検出回路１７と、割込み制御回路１８とを備えている。

内部バス１１は、各機能回路１３〜１６によって共有される共有バスである。Ｉ／Ｆ回路１２は、内部バス１１とＣＰＵバス３０との間で信号の送受信を行う（言い換えれば、ＡＳＩＣ１０とＣＰＵ２０との双方向通信を実現する）通信インターフェイスである。各機能回路１３〜１６は、それぞれ内部バス１１及びＩ／Ｆ回路１２を介してＣＰＵ２０と通信可能であり、必要に応じて割込み要求信号をＣＰＵ２０に出力する一方、割込み要求信号に対するＣＰＵ２０からの応答信号（割込み要因を確認するための割込み要因確認信号）の入力を受け付ける。

負荷状態検出回路（負荷状態検出部）１７は、ＣＰＵ２０の負荷状態を検出し、その検出結果を割込み制御回路１８に通知する機能を有している。具体的には、この負荷状態検出回路１７は、内部バス１１の各信号線をモニタすることで、単位時間当りの割込み要求信号の出力回数とＣＰＵ２０からの割込み要因確認信号の入力回数とをカウントし、これら割込み要求信号の出力回数と割込み要因確認信号の入力回数との比率をＣＰＵ２０の負荷状態として算出する。

割込み制御回路（割込み制御部）１８は、負荷状態検出回路１７から通知されたＣＰＵ２０の負荷状態（つまり割込み要求信号の出力回数と割込み要因確認信号の入力回数との比率）に応じて、各機能回路１３〜１６による割込み要求信号の出力を制限する機能を有している。具体的には、この割込み制御回路１８は、ＣＰＵ２０の負荷状態（比率）が所定の閾値を越えた場合（ＣＰＵ２０が何らかの処理を実行中であり負荷が重いと推定される場合）に、予め機能回路１３〜１６の各々に割り当てられた優先順位に従い、優先順位の低い方から順番に割込み要求信号の出力を制限する（例えば一定時間間隔で割込み要求信号をマスクする）。

続いて、上記のように構成されたＡＳＩＣ１０の割込み要求制限動作について、図２のフローチャートを参照しながら詳細に説明する。この図２に示すように、まず、負荷状態検出回路１７は、予め設定された単位時間のタイムカウントを開始し（ステップＳ１）、内部バス１１の各信号線をモニタすることで、機能回路１３〜１６のいずれかから割込み要求信号が出力されたか否かを判定する（ステップＳ２）。

負荷状態検出回路１７は、上記ステップＳ２において「Ｎｏ」の場合、ステップＳ４に移行する一方、「Ｙｅｓ」の場合には、割込み要求信号の出力回数Ａをインクリメントする（ステップＳ３）。続いて、負荷状態検出回路１７は、内部バス１１の各信号線をモニタすることで、ＣＰＵ２０から割込み要因確認信号が入力されたか否かを判定し（ステップＳ４）、「Ｎｏ」の場合には、ステップＳ６に移行する一方、「Ｙｅｓ」の場合には、割込み要因確認信号の入力回数Ｂをインクリメントする（ステップＳ５）。

そして、負荷状態検出回路１７は、単位時間が経過したか否かを判定し（ステップＳ６）、「Ｎｏ」の場合には、上記ステップＳ２に戻る一方、「Ｙｅｓ」の場合には、ＣＰＵ２０の負荷状態として割込み要求信号の出力回数Ａと割込み要因確認信号の入力回数Ｂとの比率Ｋ（＝Ａ／Ｂ）を算出する（ステップＳ７）。ＣＰＵ２０が何らかの処理を実行中であり負荷が重い場合には、割込み要求信号の出力回数Ａに対して割込み要因確認信号の入力回数Ｂが小さくなるため、比率Ｋは大きくなる。つまり、比率Ｋが大きいということは、ＣＰＵ２０の負荷が重い状態であることを意味する。

割込み制御回路１８は、上記ステップＳ７で算出された比率Ｋ（ＣＰＵ２０の負荷状態）と所定の閾値とを比較し、比率Ｋが閾値を越えたか否かを判定する（ステップＳ８）。割込み制御回路１８は、上記ステップＳ８において「Ｎｏ」の場合には、ステップＳ１に戻る一方、「Ｙｅｓ」の場合、つまり比率Ｋが閾値を越えてＣＰＵ２０の負荷が重いと推定される場合には、予め機能回路１３〜１６の各々に割り当てられた優先順位に従い、優先順位の低い方から順番に割込み要求信号の出力を制限する（ステップＳ９）。

そして、割込み制御回路１８は、割込み要求信号の出力制限を開始してから一定時間が経過したか否かを判定し（ステップＳ１０）、「Ｎｏ」の場合には、ステップＳ９に戻る一方、「Ｙｅｓ」の場合には、割込み要求信号の出力制限を解除してステップＳ１に戻る（ステップＳ１１）。

以上説明したように、本実施形態によれば、単位時間当りの割込み要求信号の出力回数ＡとＣＰＵ２０からの割込み要因確認信号の入力回数Ｂとの比率ＫをＣＰＵ２０の負荷状態として算出し、その算出結果に応じて各機能回路１３〜１６による割込み要求信号の出力を制限するため、従来技術のように、ＣＰＵ２０からＡＳＩＣ１０に対して割込み要求の制限を行うためのアクセスを行う必要がなくなり、ＣＰＵ２０にて現在実行中の処理を中断することなく、割込み要求の制限を動的に行うことが可能となる。

なお、上記実施形態では、単位時間当りの割込み要求信号の出力回数ＡとＣＰＵ２０からの割込み要因確認信号の入力回数Ｂとの比率ＫをＣＰＵ２０の負荷状態として検出する場合を例示したが、負荷状態の検出手法はこれに限らず、例えば、割込み要求信号の出力タイミングから割込み要因確認信号の入力タイミングまでの時間を計測し、その計測時間が長いか短いかによって負荷状態を判断するようにしても良い。

＜適用例＞
本発明は、半導体装置（ＡＳＩＣ１０）を主制御装置（ＣＰＵ２０）によって制御するシステムであれば、どのようなシステムであっても適用することが可能である。そのようなシステムとして、例えば、プリンタやコピー機、或いは複合機などの画像形成装置が挙げられる。具体的には、イエロー（Ｙ）、マゼンダ（Ｍ）、シアン（Ｃ）、ブラック（Ｋ）のそれぞれの画像データを基に画像処理を行う機能や、或いは各色の感光体ドラムを回転させるモータの制御信号を生成する機能をＡＳＩＣ１０内の機能回路１３〜１６に持たせたシステムが考えられる。

１０…ＡＳＩＣ（半導体装置）、１１…内部バス、１２…Ｉ／Ｆ回路、１３、１４、１５、１６…機能回路、１７…負荷状態検出回路（負荷状態検出部）、１８…割込み制御回路（割込み制御部）、２０…ＣＰＵ（主制御装置）、３０…ＣＰＵバス

Claims

主制御装置に割込み要求信号を出力する複数の機能回路を備える半導体装置であって、
前記主制御装置の負荷状態を検出する負荷状態検出部と、
前記負荷状態の検出結果に応じて前記割込み要求信号の出力を制限する割込み制御部と
を備えることを特徴とする半導体装置。
前記負荷状態検出部は、単位時間当りの前記割込み要求信号の出力回数と前記割込み要求信号に対する前記主制御装置からの応答信号の入力回数との比率を前記主制御装置の負荷状態として算出することを特徴とする請求項１に記載の半導体装置。
前記割込み制御部は、予め前記複数の機能回路の各々に割り当てられた優先順位に従って、前記割込み要求信号の出力を制限することを特徴とする請求項１または２に記載の半導体装置。