JP2014160367A - 演算処理装置 - Google Patents
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Abstract
【課題】割込管理をＣＰＵで行う必要がなく、ＣＰＵ負荷を下げることができる演算処理装置を提供する。
【解決手段】演算処理を行うＣＰＵ部２と外部入出力機器との入出力信号の授受を行う入出力コントローラ部３から構成され、第１〜第４入出力コントローラ３１〜３４はＣＰＵ部２に対して定周期で割り込み信号を発生し、割り込み信号に対して対応する第１〜第４入出力コントローラ３１〜３４の入出力信号の処理を行う第１〜第４ＣＰＵコア２１〜２４を予め設定しておく。
【選択図】図１
【解決手段】演算処理を行うＣＰＵ部２と外部入出力機器との入出力信号の授受を行う入出力コントローラ部３から構成され、第１〜第４入出力コントローラ３１〜３４はＣＰＵ部２に対して定周期で割り込み信号を発生し、割り込み信号に対して対応する第１〜第４入出力コントローラ３１〜３４の入出力信号の処理を行う第１〜第４ＣＰＵコア２１〜２４を予め設定しておく。
【選択図】図１
Description
この発明は、定周期処理を行うマルチコアプロセッサ（マルチコアＣＰＵ）構成の演算処理装置に関し、特に割り込み制御方式に関するものである。
演算処理装置は、複数の現場機器のデータを取得し、そのデータに対してＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）にて演算処理を行い、その演算結果を上位装置に通知する処理を行う。演算処理装置は、この演算処理および通知処理を通常定周期で行う。具体的には入出力コントローラでデータを取得したら、ＣＰＵに対して割り込み信号を発生し、ＣＰＵは入出力コントローラからデータを取得し演算処理を行う。
産業用装置に適用するＣＰＵについても、マルチコアを持つＣＰＵが主流となってきており、各ＣＰＵコアに演算処理を分散させて行うことによって、処理性能を向上させることができる。
産業用装置に適用するＣＰＵについても、マルチコアを持つＣＰＵが主流となってきており、各ＣＰＵコアに演算処理を分散させて行うことによって、処理性能を向上させることができる。
処理性能を向上させるために、ＣＰＵコアのアイドル状態や割り込み種別の情報に基づき、あるいは時分割処理で、ＣＰＵコアから割り込みマスクレジスタの設定を変更して割り込みコントローラを動的に制御し、割り込み先のＣＰＵコアを分散する方法が開示されている（例えば、特許文献１）。
特許文献１の開示発明では、リアルタイムで割り込み信号処理を行うため、ＣＰＵで割込管理を行う必要があり、ＣＰＵの負荷が上昇する問題がある。一方、演算処理装置では、割り込み信号は定周期で発生し、割り込み信号が発生するタイミングや間隔はあらかじめ想定できるため、割り込み先を動的に変更する必要はない。
この発明は、上記のような問題を解決するためになされたものであり、割込管理をＣＰＵで行う必要がなく、ＣＰＵ負荷を下げることができる演算処理装置を提供することを目的とする。
この発明に係る演算処理装置は、演算処理を行うＣＰＵ部と外部入出力機器との入出力信号の授受を行う入出力コントローラ部から構成され、ＣＰＵ部は複数のＣＰＵコアを備え、入出力コントローラ部は複数の入出力コントローラを備え、入出力コントローラはＣＰＵ部に対して定周期で割り込み信号を発生し、割り込み信号に対して対応する入出力コントローラの入出力信号の処理を行うＣＰＵコアを予め設定しておく構成としたものである。
この発明に係る演算処理装置は、上記のように構成されているため、割込管理のためにＣＰＵの状態を監視する必要がなく、ＣＰＵ負荷を下げることができる。
実施の形態１．
実施の形態１は、入出力コントローラはＣＰＵ部に対して定周期で割り込み信号を発生し、割り込み信号に対して入出力コントローラの入出力信号の処理を行うＣＰＵコアを予め設定しておく構成とした演算処理装置に関するものである。
実施の形態１は、入出力コントローラはＣＰＵ部に対して定周期で割り込み信号を発生し、割り込み信号に対して入出力コントローラの入出力信号の処理を行うＣＰＵコアを予め設定しておく構成とした演算処理装置に関するものである。
以下、本願発明の実施の形態１に係る演算処理装置１の構成、動作について、演算処理装置の構成図である図１に基づいて説明する。
まず演算処理装置１の全体構成を説明する。
図１において、演算処理装置１は、ＣＰＵ部２と入出力コントローラ部３から構成される。ＣＰＵ部２は、第１〜第４ＣＰＵコア２１〜２４（総称する場合は、ＣＰＵコアと適宜記載する）と割り込みコントローラ２５から構成される。入出力コントローラ部３は、第１〜第４入出力コントローラ３１〜３４（総称する場合は、入出力コントローラと適宜記載する）から構成される。
入出力コントローラ部３の第１〜第４入出力コントローラ３１〜３４と、ＣＰＵ部２の割り込みコントローラ２５の間に割り込み信号ライン４１〜４４が設けられている。
また、ＣＰＵ部２では、割り込みコントローラ２５の出力信号を第１〜第４ＣＰＵコア２１〜２４に出力する信号ラインが設けられている。
また、第１〜第４入出力コントローラ３１〜３４と第１〜第４ＣＰＵコア２１〜２４の間には、入出力データの授受を行うためのデータ共有バス（図示せず）が設けられている。
図１において、演算処理装置１は、ＣＰＵ部２と入出力コントローラ部３から構成される。ＣＰＵ部２は、第１〜第４ＣＰＵコア２１〜２４（総称する場合は、ＣＰＵコアと適宜記載する）と割り込みコントローラ２５から構成される。入出力コントローラ部３は、第１〜第４入出力コントローラ３１〜３４（総称する場合は、入出力コントローラと適宜記載する）から構成される。
入出力コントローラ部３の第１〜第４入出力コントローラ３１〜３４と、ＣＰＵ部２の割り込みコントローラ２５の間に割り込み信号ライン４１〜４４が設けられている。
また、ＣＰＵ部２では、割り込みコントローラ２５の出力信号を第１〜第４ＣＰＵコア２１〜２４に出力する信号ラインが設けられている。
また、第１〜第４入出力コントローラ３１〜３４と第１〜第４ＣＰＵコア２１〜２４の間には、入出力データの授受を行うためのデータ共有バス（図示せず）が設けられている。
第１〜第４入出力コントローラ３１〜３４には、複数の外部入出力機器である現場機器（図示せず）が接続されている。第１〜第４入出力コントローラ３１〜３４は、現場機器から、例えば接点、電圧、電流、パルス信号を受信するとともに、現場機器に対して、例えば接点、電圧、電流信号による操作信号を出力する。
演算処理装置１は、図示しない上位装置との間で、例えば通信インターフェイスを経由して、信号の授受を行う。演算処理装置１は、現場機器状態の監視、保存用のデータを上位装置に出力し、上位装置からは、現場機器のマニュアル操作信号および演算条件や設定値を受信する。
次に、実施の形態１の演算処理装置１の機能、動作を説明する。
第１〜第４入出力コントローラ３１〜３４は、現場機器からの信号をディジタル信号に変換して、ＣＰＵ部２に出力するために、定周期で割り込み信号をＣＰＵ部２に対して発生する。
第１〜第４入出力コントローラ３１〜３４は、ＣＰＵ部２の割り込みコントローラ２５に対して、割り込み信号ライン４１〜４４を経由して、割り込み信号を出力する。
第１〜第４入出力コントローラ３１〜３４は、現場機器からの信号をディジタル信号に変換して、ＣＰＵ部２に出力するために、定周期で割り込み信号をＣＰＵ部２に対して発生する。
第１〜第４入出力コントローラ３１〜３４は、ＣＰＵ部２の割り込みコントローラ２５に対して、割り込み信号ライン４１〜４４を経由して、割り込み信号を出力する。
割り込みコントローラ２５は、予め入出力コントローラとＣＰＵコアとの対応関係を決定したコントローラ設定に基づき、入出力コントローラが発生した割り込み信号を処理するＣＰＵコアを判定する。この判定結果に基づき、第１〜第４入出力コントローラ３１〜３４からの割り込み信号を第１〜第４ＣＰＵコア２１〜２４に出力する。
なお、「割り込み信号を処理する」とは、後で説明するようにＣＰＵコアが入出力コントローラから現場機器からの入力信号を受信し、また現場機器への操作信号を出力することをいう。
なお、「割り込み信号を処理する」とは、後で説明するようにＣＰＵコアが入出力コントローラから現場機器からの入力信号を受信し、また現場機器への操作信号を出力することをいう。
実施の形態１の演算処理装置１では、割り込みコントローラ２５は、第１入出力コントローラ３１からの割り込み信号を、第１ＣＰＵコア２１に出力する。割り込みコントローラ２５は、第２入出力コントローラ３２からの割り込み信号を第２ＣＰＵコア２２に、第３入出力コントローラ３３からの割り込み信号を第３ＣＰＵコア２３に、第４入出力コントローラ３４からの割り込み信号を第４ＣＰＵコア２４に、それぞれに出力する。
割り込みコントローラ２５から割り込み信号を受信した第１〜第４ＣＰＵコア２１〜２４は、共有データバスを経由して、対応する第１〜第４入出力コントローラ３１〜３４から入力信号を受信する。
第１ＣＰＵコア２１を例として、具体的な入出力データの授受方法を説明する。割り込みコントローラ２５から割り込み信号を、受信した第１ＣＰＵコア２１は、共有データバスに対して第１入出力コントローラ３１を指定して、共有データバスを経由して、第１入出力コントローラ３１から第１入出力コントローラ３１に接続されている現場機器からの入力信号を受信する。
第１ＣＰＵコア２１を例として、具体的な入出力データの授受方法を説明する。割り込みコントローラ２５から割り込み信号を、受信した第１ＣＰＵコア２１は、共有データバスに対して第１入出力コントローラ３１を指定して、共有データバスを経由して、第１入出力コントローラ３１から第１入出力コントローラ３１に接続されている現場機器からの入力信号を受信する。
第１ＣＰＵコア２１は、第１入出力コントローラ３１から入力信号を受信後、第１入出力コントローラ３１に対して、共有データバスを経由して、第１入出力コントローラ３１に接続されている現場機器に対する操作信号を出力する。第１入出力コントローラ３１は、第１ＣＰＵコア２１から受信した操作信号を、必要な信号形態、例えば接点信号や電圧信号などのアナログ信号に変換して、現場機器に出力する。
なお、第１ＣＰＵコア２１から第１入出力コントローラ３１に出力する出力信号は、前回の演算周期でＣＰＵ部２が受信した入力データおよび上位装置から受信した演算条件や設定値に基づきＣＰＵ部２が演算した結果に基づいたものである。上位装置から受信した現場機器のマニュアル操作信号も、この時第１ＣＰＵコア２１から第１入出力コントローラ３１に出力される。
なお、第１ＣＰＵコア２１から第１入出力コントローラ３１に出力する出力信号は、前回の演算周期でＣＰＵ部２が受信した入力データおよび上位装置から受信した演算条件や設定値に基づきＣＰＵ部２が演算した結果に基づいたものである。上位装置から受信した現場機器のマニュアル操作信号も、この時第１ＣＰＵコア２１から第１入出力コントローラ３１に出力される。
次に本実施の形態１の演算処理装置１の特徴を説明する。
特許文献１開示の演算処理装置では、ＣＰＵコアで割り込み状態を監視し、割り込みコントローラを動的に制御し、割り込み信号の割り振りを行っていた。しかし、定周期割り込み処理を行う演算処理装置では、割り込み信号が定周期で発生し、この割り込み信号に対して必要な処理を事前に設計できる。したがって、割り込み信号処理を行うＣＰＵコアを予め固定的に割り振っても、割り込み信号処理が輻輳して規定時間内に完了しない事態が発生するおそれはない。
たとえば、割り込み周期が１０ｍｓ間隔である場合、割り込み処理時間が割り込み周期１０ｍｓを下回る場合には、問題は発生しない。したがって、演算処理装置１を起動する時、入出力コントローラからの割り込み信号の処理が分散するように、割り込み信号を処理するＣＰＵコアを予め設定しておくことができる。
特許文献１開示の演算処理装置では、ＣＰＵコアで割り込み状態を監視し、割り込みコントローラを動的に制御し、割り込み信号の割り振りを行っていた。しかし、定周期割り込み処理を行う演算処理装置では、割り込み信号が定周期で発生し、この割り込み信号に対して必要な処理を事前に設計できる。したがって、割り込み信号処理を行うＣＰＵコアを予め固定的に割り振っても、割り込み信号処理が輻輳して規定時間内に完了しない事態が発生するおそれはない。
たとえば、割り込み周期が１０ｍｓ間隔である場合、割り込み処理時間が割り込み周期１０ｍｓを下回る場合には、問題は発生しない。したがって、演算処理装置１を起動する時、入出力コントローラからの割り込み信号の処理が分散するように、割り込み信号を処理するＣＰＵコアを予め設定しておくことができる。
このように、入出力コントローラからの割り込み信号を処理するＣＰＵコアを分散するように予め設定しておく方式とすることで、割り込み信号の割り振りを行うために、ＣＰＵコアで割り込み状態を監視し、割り込みコントローラを動的に制御する必要がない。したがって、ＣＰＵ部の負荷を下げることができ、ＣＰＵ部全体の処理効率を向上させることができる。
以上、実施の形態１で説明した演算処理装置の構成は１例であり、入出力コントローラは、２台、３台または、５台以上であってもよい。
また、ＣＰＵコアは、２台、３台または、５台以上であってもよい。
また、ＣＰＵコアは、２台、３台または、５台以上であってもよい。
以上説明したように、実施の形態１の演算処理装置１は、入出力コントローラはＣＰＵ部に対して定周期で割り込み信号を発生し、割り込み信号に対して入出力コントローラの入出力信号の処理を行うＣＰＵコアを予め設定しておく構成としたものである。このため、割込管理のためにＣＰＵの状態を監視する必要がなく、ＣＰＵ負荷を下げることができる。また、実施の形態１の演算処理装置１は、ＣＰＵ部全体の処理効率を向上させることができるため省エネルギーの効果がある。
実施の形態２．
実施の形態２の演算処理装置は、入出力コントローラはＣＰＵ部に対して定周期で割り込み信号を発生し、この割り込み信号に対して入出力コントローラの入出力信号の処理を行うＣＰＵコアを特定の一部のＣＰＵコアに予め設定しておく構成としたものである。
実施の形態２の演算処理装置は、入出力コントローラはＣＰＵ部に対して定周期で割り込み信号を発生し、この割り込み信号に対して入出力コントローラの入出力信号の処理を行うＣＰＵコアを特定の一部のＣＰＵコアに予め設定しておく構成としたものである。
以下、実施の形態２の演算処理装置１００の構成、動作について、演算処理装置１００の構成図である図２に基づいて実施の形態１（図１）との差異を中心に説明する。
なお、図２において、図１と同一あるいは相当部分には、同一の符号を付している。
なお、図２において、図１と同一あるいは相当部分には、同一の符号を付している。
図２において、演算処理装置１００は、ＣＰＵ部２と入出力コントローラ部３から構成される。ＣＰＵ部２は、第１〜第４ＣＰＵコア２１〜２４と割り込みコントローラ２６から構成される。入出力コントローラ部３は、第１〜第４入出力コントローラ３１〜３４から構成される。
入出力コントローラ部３の第１〜第４入出力コントローラ３１〜３４と、ＣＰＵ部２の割り込みコントローラ２６の間に割り込み信号ライン４１〜４４が設けられている。
また、ＣＰＵ部２では、割り込みコントローラ２６の出力信号を第１、第２ＣＰＵコア２１、２２に出力する信号ラインが設けられている。
また、第１〜第４入出力コントローラ３１〜３４と第１、第２ＣＰＵコア２１、２２の間には、入出力データの授受を行うためのデータ共有バス（図示せず）が設けられている。
入出力コントローラ部３の第１〜第４入出力コントローラ３１〜３４と、ＣＰＵ部２の割り込みコントローラ２６の間に割り込み信号ライン４１〜４４が設けられている。
また、ＣＰＵ部２では、割り込みコントローラ２６の出力信号を第１、第２ＣＰＵコア２１、２２に出力する信号ラインが設けられている。
また、第１〜第４入出力コントローラ３１〜３４と第１、第２ＣＰＵコア２１、２２の間には、入出力データの授受を行うためのデータ共有バス（図示せず）が設けられている。
第１〜第４入出力コントローラ３１〜３４には、現場機器（図示せず）が接続されている。
また、演算処理装置１００は、図示しない上位装置との間で、例えば通信インターフェイスを経由して、信号の授受を行う。
第１〜第４入出力コントローラ３１〜３４と現場機器との信号の授受、および演算処理装置１００と上位装置との信号に授受については、実施の形態１と同様であるため、説明は省略する。
また、演算処理装置１００は、図示しない上位装置との間で、例えば通信インターフェイスを経由して、信号の授受を行う。
第１〜第４入出力コントローラ３１〜３４と現場機器との信号の授受、および演算処理装置１００と上位装置との信号に授受については、実施の形態１と同様であるため、説明は省略する。
次に、実施の形態２の演算処理装置１００の機能、動作を説明する。
第１〜第４入出力コントローラ３１〜３４は、現場機器からの信号をディジタル信号に変換して、ＣＰＵ部２に出力するために、定周期で割り込み信号をＣＰＵ部２に対して発生する。
第１〜第４入出力コントローラ３１〜３４は、ＣＰＵ部２の割り込みコントローラ２６に対して、割り込み信号ライン４１〜４４を経由して、割り込み信号を出力する。
第１〜第４入出力コントローラ３１〜３４は、現場機器からの信号をディジタル信号に変換して、ＣＰＵ部２に出力するために、定周期で割り込み信号をＣＰＵ部２に対して発生する。
第１〜第４入出力コントローラ３１〜３４は、ＣＰＵ部２の割り込みコントローラ２６に対して、割り込み信号ライン４１〜４４を経由して、割り込み信号を出力する。
割り込みコントローラ２６は、予め入出力コントローラとＣＰＵコアとの対応関係を決定したコントローラ設定に基づき、入出力コントローラが発生した割り込み信号を処理するＣＰＵコアを判定する。割り込みコントローラ２６は、この判定結果に基づき、第１入出力コントローラ３１および第２入出力コントローラ３２からの割り込み信号は、第１ＣＰＵコア２１に出力する。割り込みコントローラ２６は、第３入出力コントローラ３３および第４入出力コントローラ３４からの割り込み信号は、第２ＣＰＵコア２２に出力する。
割り込みコントローラ２６から割り込み信号を受信した第１、第２ＣＰＵコア２１、２２は、共有データバスを経由して、対応する第１〜第４入出力コントローラ３１〜３４から入力信号を受信する。
第１ＣＰＵコア２１を例として、具体的な入出力データの授受方法を説明する。第１入出力コントローラ３１が発生した割り込み信号を、割り込みコントローラ２６から受信した第１ＣＰＵコア２１は、共有データバスに対して第１入出力コントローラ３１を指定する。第１ＣＰＵコア２１は共有データバスを経由して、第１入出力コントローラ３１から第１入出力コントローラ３１に接続されている現場機器からの入力信号を受信する。
第１ＣＰＵコア２１を例として、具体的な入出力データの授受方法を説明する。第１入出力コントローラ３１が発生した割り込み信号を、割り込みコントローラ２６から受信した第１ＣＰＵコア２１は、共有データバスに対して第１入出力コントローラ３１を指定する。第１ＣＰＵコア２１は共有データバスを経由して、第１入出力コントローラ３１から第１入出力コントローラ３１に接続されている現場機器からの入力信号を受信する。
第１ＣＰＵコア２１は、第１入出力コントローラ３１から入力信号を受信後、第１入出力コントローラ３１に対して、共有データバスを経由して、第１入出力コントローラ３１に接続されている現場機器に対する操作信号を出力する。第１入出力コントローラ３１は、第１ＣＰＵコア２１から受信した操作信号を、必要な信号形態、例えば接点信号や電圧信号などのアナログ信号に変換して、現場機器に出力する。
なお、第１ＣＰＵコア２１から第１入出力コントローラ３１に出力する出力信号は、前回の演算周期でＣＰＵ部が受信した入力データおよび上位装置から受信した演算条件や設定値に基づきＣＰＵ部が演算した結果に基づいたものである。上位装置から受信した現場機器のマニュアル操作信号も、この時第１ＣＰＵコア２１から第１入出力コントローラ３１に出力される。
なお、第１ＣＰＵコア２１から第１入出力コントローラ３１に出力する出力信号は、前回の演算周期でＣＰＵ部が受信した入力データおよび上位装置から受信した演算条件や設定値に基づきＣＰＵ部が演算した結果に基づいたものである。上位装置から受信した現場機器のマニュアル操作信号も、この時第１ＣＰＵコア２１から第１入出力コントローラ３１に出力される。
次に本実施の形態２の演算処理装置１００の特徴を説明する。
実施の形態１では、全てのＣＰＵコアに対して入出力コントローラからの割り込み信号を処理するＣＰＵコアを全てのＣＰＵコアに対して均等に設定することで、割り込み信号処理を分散させていた。
しかし、割り込み信号を処理するＣＰＵコアを特定の一部のＣＰＵコアに割り当てることで処理を分散させることもできる。実施の形態２の演算処理装置１００では、第１、第２入出力コントローラ３１、３２の割り込み信号処理を第１ＣＰＵコア２１で行い、第３、第４入出力コントローラ３３、３４の割り込み信号処理を第２ＣＰＵコア２２で行うように設定している。
割り込み信号を処理するために必要な処理時間と、定周期割り込みの周期を元に検討した結果から、割り込み信号の処理が輻輳することがなければ、複数の割り込み信号の処理を１つのＣＰＵコアにまとめて行っても問題ない。
実施の形態１では、全てのＣＰＵコアに対して入出力コントローラからの割り込み信号を処理するＣＰＵコアを全てのＣＰＵコアに対して均等に設定することで、割り込み信号処理を分散させていた。
しかし、割り込み信号を処理するＣＰＵコアを特定の一部のＣＰＵコアに割り当てることで処理を分散させることもできる。実施の形態２の演算処理装置１００では、第１、第２入出力コントローラ３１、３２の割り込み信号処理を第１ＣＰＵコア２１で行い、第３、第４入出力コントローラ３３、３４の割り込み信号処理を第２ＣＰＵコア２２で行うように設定している。
割り込み信号を処理するために必要な処理時間と、定周期割り込みの周期を元に検討した結果から、割り込み信号の処理が輻輳することがなければ、複数の割り込み信号の処理を１つのＣＰＵコアにまとめて行っても問題ない。
実施の形態２では、特定の一部のＣＰＵコアに割り込み信号の処理を割り当てるため、それ以外のＣＰＵコアを別の処理に割り当てることができる。
実施の形態２の演算処理装置１００では、第３、第４ＣＰＵコアを、例えば、第１〜第４入出力コントローラ３１〜３４からの入力データの演算処理や、上位装置との信号授受のための通信処理の実行のみを実行させることができる。演算処理や上位装置との通信処理を別の専用のＣＰＵコアに割り当てることができるので、割り込み信号の処理によって遅延することなく動作でき、ＣＰＵ部全体の処理効率を向上できる。
実施の形態２の演算処理装置１００では、第３、第４ＣＰＵコアを、例えば、第１〜第４入出力コントローラ３１〜３４からの入力データの演算処理や、上位装置との信号授受のための通信処理の実行のみを実行させることができる。演算処理や上位装置との通信処理を別の専用のＣＰＵコアに割り当てることができるので、割り込み信号の処理によって遅延することなく動作でき、ＣＰＵ部全体の処理効率を向上できる。
以上説明したように、実施の形態２の演算処理装置１００は、入出力コントローラはＣＰＵ部に対して定周期で割り込み信号を発生し、この割り込み信号に対して入出力コントローラの入出力信号の処理を行うＣＰＵコアを特定の一部のＣＰＵコアに予め設定しておく構成としたものである。このため、割込管理のためにＣＰＵの状態を監視する必要がなく、ＣＰＵ負荷を下げることができる。さらに、演算処理や上位装置との通信処理を専用のＣＰＵコアに割り当てることができるので、ＣＰＵ部全体の処理効率をさらに向上できる。
実施の形態３．
実施の形態３の演算処理装置２００は、割り込みタイミング制御部をさらに設けて、ＣＰＵコアが他の割り込み信号に対する処理を実施している場合には、ＣＰＵコアへの割り込み信号の出力を一定時間遅らせる構成としたものである。
以下、実施の形態３の演算処理装置２００の構成、動作について、演算処理装置２００の構成図である図３、割り込み信号処理の説明図である図４および割り込み信号処理のフローチャートである図５に基づいて差異を中心に説明する。
なお、図３において、図１または図２と同一あるいは相当部分には、同一の符号を付している。
実施の形態３の演算処理装置２００は、割り込みタイミング制御部をさらに設けて、ＣＰＵコアが他の割り込み信号に対する処理を実施している場合には、ＣＰＵコアへの割り込み信号の出力を一定時間遅らせる構成としたものである。
以下、実施の形態３の演算処理装置２００の構成、動作について、演算処理装置２００の構成図である図３、割り込み信号処理の説明図である図４および割り込み信号処理のフローチャートである図５に基づいて差異を中心に説明する。
なお、図３において、図１または図２と同一あるいは相当部分には、同一の符号を付している。
実施の形態３の演算処理装置２００と実施の形態２の演算処理装置１００との差異は、演算処理装置２００では割り込みタイミング制御部５が追加されていることである。
図３において、演算処理装置２００は、ＣＰＵ部２、入出力コントローラ部３および割り込みタイミング制御部５から構成される。ＣＰＵ部２は、第１〜第４ＣＰＵコア２１〜２４と割り込みコントローラ２６から構成される。入出力コントローラ部３は、第１〜第４入出力コントローラ３１〜３４から構成される。
入出力コントローラ部３の第１〜第４入出力コントローラ３１〜３４が発生する割り込み信号は、割り込みタイミング制御部５に入力される。割り込みタイミング制御部５で制御された割り込み信号が、割り込み信号ライン４１〜４４を経由してＣＰＵ部２に出力される。
また、ＣＰＵ部２では、割り込みコントローラ２６の出力信号を各第１、第２ＣＰＵコア２１、２２に出力する信号ラインが設けられている。
また、第１〜第４入出力コントローラ３１〜３４と第１、第２ＣＰＵコア２１、２２の間には、入出力データの授受を行うためのデータ共有バス（図示せず）が設けられている。
入出力コントローラ部３の第１〜第４入出力コントローラ３１〜３４が発生する割り込み信号は、割り込みタイミング制御部５に入力される。割り込みタイミング制御部５で制御された割り込み信号が、割り込み信号ライン４１〜４４を経由してＣＰＵ部２に出力される。
また、ＣＰＵ部２では、割り込みコントローラ２６の出力信号を各第１、第２ＣＰＵコア２１、２２に出力する信号ラインが設けられている。
また、第１〜第４入出力コントローラ３１〜３４と第１、第２ＣＰＵコア２１、２２の間には、入出力データの授受を行うためのデータ共有バス（図示せず）が設けられている。
第１〜第４入出力コントローラ３１〜３４には、現場機器（図示せず）が接続されている。
また、演算処理装置２００は、図示しない上位装置との間で、例えば通信インターフェイスを経由して、信号の授受を行う。
第１〜第４入出力コントローラ３１〜３４と現場機器との信号の授受、および演算処理装置２００と上位装置との信号に授受については、実施の形態１と同様であるため、説明は省略する。
また、演算処理装置２００は、図示しない上位装置との間で、例えば通信インターフェイスを経由して、信号の授受を行う。
第１〜第４入出力コントローラ３１〜３４と現場機器との信号の授受、および演算処理装置２００と上位装置との信号に授受については、実施の形態１と同様であるため、説明は省略する。
次に、実施の形態３の演算処理装置２００の機能、動作を説明する。
第１〜第４入出力コントローラ３１〜３４は、現場機器からの信号をディジタル信号に変換して、ＣＰＵ部２に出力するために、定周期で割り込み信号を発生する。
実施の形態３の演算処理装置２００では、第１〜第４入出力コントローラ３１〜３４が定周期で発生する割り込み信号を割り込みタイミング制御部５で受けて、制御した後に第１、第２ＣＰＵコア２１、２２に出力する。
割り込みタイミング制御部５は、後で説明するようにＣＰＵコアにおいて割り込み信号処理が輻輳しないように、第１〜第４入出力コントローラ３１〜３４からの割り込み信号を制御する。
第１〜第４入出力コントローラ３１〜３４は、現場機器からの信号をディジタル信号に変換して、ＣＰＵ部２に出力するために、定周期で割り込み信号を発生する。
実施の形態３の演算処理装置２００では、第１〜第４入出力コントローラ３１〜３４が定周期で発生する割り込み信号を割り込みタイミング制御部５で受けて、制御した後に第１、第２ＣＰＵコア２１、２２に出力する。
割り込みタイミング制御部５は、後で説明するようにＣＰＵコアにおいて割り込み信号処理が輻輳しないように、第１〜第４入出力コントローラ３１〜３４からの割り込み信号を制御する。
具体的な割り込み信号の制御方法を、第１、第２入出力コントローラ３１、３２からの入出力信号を処理する第１ＣＰＵコア２１に関する割り込み信号の制御を例として、図４に基づいて説明する。
定周期割り込み信号が複数の入出力コントローラから発生することを想定した場合、複数の割り込み信号が重なって発生することが考えられる。
図４（ａ）は、第１入出力コントローラ３１および第２入出力コントローラ３２からの割り込み信号が時間的に重なった場合を示している。
実施の形態２の演算処理装置１００では、割り込みタイミング制御部５がなく、第１、第２入出力コントローラ３１、３２からの割り込み信号を、そのままＣＰＵ部２に出力していた。
したがって、実施の形態２の演算処理装置１００では、第１ＣＰＵコア２１において第１入出力コントローラ３１からの割り込み信号に対する処理を行っている間に、第２入出力コントローラ３２からの割り込み信号を受信する場合があり得る。この場合、第１ＣＰＵコア２１は、第１入出力コントローラ３１からの割り込み信号に対する処理と第２入出力コントローラ３２からの割り込み信号に対する処理を同時に行う必要がある。
このような状態を繰り返すと割り込み信号の処理が輻輳し、ＣＰＵコアの処理効率が低下する可能性がある。
定周期割り込み信号が複数の入出力コントローラから発生することを想定した場合、複数の割り込み信号が重なって発生することが考えられる。
図４（ａ）は、第１入出力コントローラ３１および第２入出力コントローラ３２からの割り込み信号が時間的に重なった場合を示している。
実施の形態２の演算処理装置１００では、割り込みタイミング制御部５がなく、第１、第２入出力コントローラ３１、３２からの割り込み信号を、そのままＣＰＵ部２に出力していた。
したがって、実施の形態２の演算処理装置１００では、第１ＣＰＵコア２１において第１入出力コントローラ３１からの割り込み信号に対する処理を行っている間に、第２入出力コントローラ３２からの割り込み信号を受信する場合があり得る。この場合、第１ＣＰＵコア２１は、第１入出力コントローラ３１からの割り込み信号に対する処理と第２入出力コントローラ３２からの割り込み信号に対する処理を同時に行う必要がある。
このような状態を繰り返すと割り込み信号の処理が輻輳し、ＣＰＵコアの処理効率が低下する可能性がある。
実施の形態３の演算処理装置２００では、複数の入出力コントローラから発生される割り込み信号が重なり、ＣＰＵコアにおける割り込み信号処理が輻輳することを確実に防止するため、割り込みタイミング制御部５を設けている。
割り込みタイミング制御部５の役割について、図４（ｂ）に基づいて説明する。
割り込み信号が複数の入出力コントローラから重なって発生した場合、これらの割り込み信号をＣＰＵコアに時間的に重なって出力しないように、割り込みタイミング制御部５が制御する。
例として、入出力コントローラ３１から割り込み信号が発生された直後に入出力コントローラ３２から割り込み信号が発生した場合を説明する。割り込みタイミング制御部５は、第２入出力コントローラ３２からの割り込み信号を一定時間遅らせて第１ＣＰＵコア２１に出力する。
割り込み信号の重なりを判断する所定時間、および割り込み信号の出力を遅らせる時間（一定時間）については、割り込み信号の発生周期や割り込み信号処理に必要な時間に基づき予め設定しておく。
割り込み信号が複数の入出力コントローラから重なって発生した場合、これらの割り込み信号をＣＰＵコアに時間的に重なって出力しないように、割り込みタイミング制御部５が制御する。
例として、入出力コントローラ３１から割り込み信号が発生された直後に入出力コントローラ３２から割り込み信号が発生した場合を説明する。割り込みタイミング制御部５は、第２入出力コントローラ３２からの割り込み信号を一定時間遅らせて第１ＣＰＵコア２１に出力する。
割り込み信号の重なりを判断する所定時間、および割り込み信号の出力を遅らせる時間（一定時間）については、割り込み信号の発生周期や割り込み信号処理に必要な時間に基づき予め設定しておく。
割り込みコントローラ２６は、予め入出力コントローラとＣＰＵコアとの対応関係を決定したコントローラ設定に基づき、発生した割り込み信号の割り込み先のＣＰＵコアを判定する。
実施の形態３の演算処理装置２００では、この判定結果に基づき、割り込みコントローラ２６は、第１入出力コントローラ３１および第２入出力コントローラ３２からの割り込み信号は、第１ＣＰＵコア２１に出力する。割り込みコントローラ２６は、第３入出力コントローラ３３および第４入出力コントローラ３４からの割り込み信号は、第２ＣＰＵコア２２に出力する。
実施の形態３の演算処理装置２００では、この判定結果に基づき、割り込みコントローラ２６は、第１入出力コントローラ３１および第２入出力コントローラ３２からの割り込み信号は、第１ＣＰＵコア２１に出力する。割り込みコントローラ２６は、第３入出力コントローラ３３および第４入出力コントローラ３４からの割り込み信号は、第２ＣＰＵコア２２に出力する。
割り込みコントローラ２６から割り込み信号を受信した第１、第２ＣＰＵコア２１、２２は、共有データバスを経由して、対応する第１〜第４入出力コントローラ３１〜３４から入力信号を受信する。
第１、第２ＣＰＵコア２１、２２が第１〜第４入出力コントローラ３１〜３４の入出力データを授受する方法は、実施の形態２と同様であるため説明は省略する。
第１、第２ＣＰＵコア２１、２２が第１〜第４入出力コントローラ３１〜３４の入出力データを授受する方法は、実施の形態２と同様であるため説明は省略する。
次に、割り込みタイミング制御部５の処理を図５のフローチャートに基づいて説明する。
処理が開始されると、割り込みタイミング制御部５は割り込み信号が発生するまで待つ（Ｓ１）。
割り込みタイミング制御部５は、入出力コントローラが発生した割り込み信号を受信すると、同じＣＰＵコアに出力すべき他の割り込み信号が所定時間以内に発生していたかを判定する（Ｓ２）。
所定時間以内に他の割り込み信号が発生していた場合は、一定時間ウエイトする（Ｓ３）。
その後、ＣＰＵ部２に対して割り込み信号を出力する（Ｓ４）。
他の割り込み信号が所定時間以内に発生していない場合には、ステップ４に進み、そのままＣＰＵ部２に対して割り込み信号を出力する（Ｓ４）。
処理が開始されると、割り込みタイミング制御部５は割り込み信号が発生するまで待つ（Ｓ１）。
割り込みタイミング制御部５は、入出力コントローラが発生した割り込み信号を受信すると、同じＣＰＵコアに出力すべき他の割り込み信号が所定時間以内に発生していたかを判定する（Ｓ２）。
所定時間以内に他の割り込み信号が発生していた場合は、一定時間ウエイトする（Ｓ３）。
その後、ＣＰＵ部２に対して割り込み信号を出力する（Ｓ４）。
他の割り込み信号が所定時間以内に発生していない場合には、ステップ４に進み、そのままＣＰＵ部２に対して割り込み信号を出力する（Ｓ４）。
実施の形態３によれば、割り込みタイミング制御部５からＣＰＵコアへの割り込み信号が重なって出力されることがない。このため、ＣＰＵコアで割り込み信号を処理している途中で、別の割り込み信号を処理する必要がないため、ＣＰＵ部２の処理効率を向上することができる。
次に本実施の形態３の演算処理装置２００の特徴を説明する。
演算処理装置２００においては、割り込みタイミング制御部５を設けているため、例えば、第１入出力コントローラ３１からの割り込み信号と第２入出力コントローラ３２からの割り込み信号が重なっても、後で発生した割り込み信号を一定時間遅らせて第１ＣＰＵコアに出力するように制御できる。このため、第１、第２入出力コントローラ３１、３２から割り込み信号が重なって第１ＣＰＵコアに出力されて、第１ＣＰＵコアでの割り込み信号処理が輻輳すること確実に防止することができる。
演算処理装置２００においては、割り込みタイミング制御部５を設けているため、例えば、第１入出力コントローラ３１からの割り込み信号と第２入出力コントローラ３２からの割り込み信号が重なっても、後で発生した割り込み信号を一定時間遅らせて第１ＣＰＵコアに出力するように制御できる。このため、第１、第２入出力コントローラ３１、３２から割り込み信号が重なって第１ＣＰＵコアに出力されて、第１ＣＰＵコアでの割り込み信号処理が輻輳すること確実に防止することができる。
以上説明したように、実施の形態３の演算処理装置２００は、割り込みタイミング制御部をさらに設けて、ＣＰＵコアが他の割り込み信号に対する処理を実施している場合には、ＣＰＵコアへの割り込み信号の出力を一定時間遅らせる構成としている。このため、割込管理のためにＣＰＵの状態を監視する必要がなく、ＣＰＵ負荷を下げ、演算処理や上位装置との通信処理を専用のＣＰＵコアに割り当てることができるので、ＣＰＵ部全体の処理効率を向上できる。さらに、ＣＰＵコアにおける割り込み信号処理の輻輳を確実に防止できるため、ＣＰＵ部全体の処理効率をさらに向上できる。
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
１，１００，２００ 演算処理装置、２ ＣＰＵ部、３ 入出力コントローラ部、
５ 割り込みタイミング制御部、２１ 第１ＣＰＵコア、２２ 第２ＣＰＵコア、
２３ 第３ＣＰＵコア、２４ 第４ＣＰＵコア、２５，２６ 割り込みコントローラ、
３１ 第１入出力コントローラ、３２ 第２入出力コントローラ、
３３ 第３入出力コントローラ、３４ 第４入出力コントローラ、
４１〜４４ 割り込み信号ライン。
５ 割り込みタイミング制御部、２１ 第１ＣＰＵコア、２２ 第２ＣＰＵコア、
２３ 第３ＣＰＵコア、２４ 第４ＣＰＵコア、２５，２６ 割り込みコントローラ、
３１ 第１入出力コントローラ、３２ 第２入出力コントローラ、
３３ 第３入出力コントローラ、３４ 第４入出力コントローラ、
４１〜４４ 割り込み信号ライン。
Claims (3)
- 演算処理を行うＣＰＵ部と外部入出力機器との入出力信号の授受を行う入出力コントローラ部から構成され、
前記ＣＰＵ部は複数のＣＰＵコアを備え、
前記入出力コントローラ部は複数の入出力コントローラを備え、
前記入出力コントローラは前記ＣＰＵ部に対して定周期で割り込み信号を発生し、
前記割り込み信号に対して対応する前記入出力コントローラの前記入出力信号の処理を行う前記ＣＰＵコアを予め設定しておく構成の演算処理装置。 - 前記割り込み信号に対して前記入出力信号の処理を行う前記ＣＰＵコアとして一部の特定の前記ＣＰＵコアを割り当てる構成とした請求項１に記載の演算処理装置。
- 前記ＣＰＵコアは、複数の前記入出力コントローラからの前記割り込み信号に対して前記入出力信号の処理を行う構成において、
さらに割り込みタイミング制御部を設け、
前記割り込みタイミング制御部は、前記ＣＰＵコアが前記入出力コントローラの前記割り込み信号に対して前記入出力信号の処理を実施している時に他の前記入出力コントローラの前記割り込み信号が発生した場合には、前記ＣＰＵコアへの他の前記入出力コントローラからの前記割り込み信号の出力を一定時間遅らせる制御を行う構成とした請求項２に記載の演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013030627A JP2014160367A (ja) | 2013-02-20 | 2013-02-20 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017199469A1 (ja) * | 2016-05-17 | 2017-11-23 | 三菱電機株式会社 | コントローラシステム |
| JP2020095441A (ja) * | 2018-12-12 | 2020-06-18 | 日立オートモティブシステムズ株式会社 | 演算制御装置 |
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|---|---|---|---|---|
| JPH07160656A (ja) * | 1993-12-13 | 1995-06-23 | Nippon Telegr & Teleph Corp <Ntt> | 外部割込み制御方法 |
| JP2006318237A (ja) * | 2005-05-13 | 2006-11-24 | Yaskawa Electric Corp | イベント駆動型制御装置 |
| JP2010277422A (ja) * | 2009-05-29 | 2010-12-09 | Toyota Motor Corp | 割り込み処理装置 |
-
2013
- 2013-02-20 JP JP2013030627A patent/JP2014160367A/ja active Pending
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