JP2011166181A - 整流素子およびその製造方法 - Google Patents

整流素子およびその製造方法 Download PDF

Info

Publication number
JP2011166181A
JP2011166181A JP2011122249A JP2011122249A JP2011166181A JP 2011166181 A JP2011166181 A JP 2011166181A JP 2011122249 A JP2011122249 A JP 2011122249A JP 2011122249 A JP2011122249 A JP 2011122249A JP 2011166181 A JP2011166181 A JP 2011166181A
Authority
JP
Japan
Prior art keywords
electrode
impurity region
schottky
φbn
convex portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011122249A
Other languages
English (en)
Inventor
Takashi Hoshino
孝志 星野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2011122249A priority Critical patent/JP2011166181A/ja
Publication of JP2011166181A publication Critical patent/JP2011166181A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】定常損失を低減しつつ耐圧を向上することのできる整流素子およびその製造方法を提供する。
【解決手段】整流素子１０は、ショットキー電極５、３と、カソード電極４との電位差が変化することにより、ショットキー電極５とカソード電極４との間に電流を流す状態と、ショットキー電極５とカソード電極４との間に存在するｎ-半導体層２を空乏層化することによって電流経路を遮断する状態とを選択可能である。上記ショットキー障壁φＢｎ1が、０．６８ｅＶ＜φＢｎ1＜１．０５ｅＶという関係を満足し、かつ２５０℃の温度でもショットキー電極５とｎ-半導体層２とのショットキー接触を確保できる。上記ショットキー障壁φＢｎ２は、１．０６ｅＶ＜φＢｎ２という関係を満足する。
【選択図】図１

Description

本発明は、整流素子およびその製造方法に関し、より特定的には、パワーデバイスに適用される整流素子およびその製造方法に関する。
炭化ケイ素（ＳｉＣ）などのワイドバンドギャップ半導体は、ケイ素（Ｓｉ）に比べてバンドギャップが大きいため、高い絶縁耐圧を有し、また高温においても安定である。このため、ワイドバンドギャップ半導体を用いたパワーデバイスは、たとえばハイブリッド自動車の制御装置、家電、または電力などの高耐圧・低損失、高温動作が必要な分野への応用が期待されている。ここでパワーデバイスとは、大電力の変換や制御を行なうデバイスの総称である。今後もパワーデバイスの応用分野はさらに拡大するものと考えられる。
パワーデバイスとしての整流素子には、大きく分類してｐｎ接合ダイオードとショットキーバリアダイオード（ＳＢＤ）とがある。ｐｎ接合ダイオードは、電流通電時に半導体内部に蓄積される少数キャリアによってターンオフ過渡時に大きな逆電流が流れる性質がある。このため、スイッチング素子のターンオン時に過大な損失を発生させるだけでなく、過大なノイズの発生源となっており、整流素子の高速化を阻害する主要な要因になっている。一方、ＳＢＤでは、半導体内部で電流を運ぶ担体が多数キャリアのみであり、電流通電時においても少数キャリアの注入や蓄積がないので、ターンオフ時の逆電流を極めて小さくすることができる。このため、一般に、ｐｎ接合ダイオードと比較してＳＢＤは高周波領域で動作することができる。
以上により、ワイドバンドギャップ半導体を用いたＳＢＤは、高耐圧、高温動作、および高周波動作を実現し得る整流素子として期待されている。
図３２は、従来のＳｉＣ−ＳＢＤ（整流素子）の構成を示す断面図である。図３２を参照して、整流素子１１０は、ｎ型のＳｉＣ基板１０１と、ＳｉＣ基板１０１の主表面上に形成され、ＳｉＣ基板１０１よりも不純物濃度の低いｎ型のドリフト層１０２と、ドリフト層１０２の表面上に形成されたアノード電極１０３と、ＳｉＣ基板１０１の裏面上に形成されたカソード電極１０４とを有している。整流素子１１０においては、アノード電極１０３とドリフト層１０２とによってショットキー障壁が構成され、この障壁によって整流特性が実現される。
また、図３３は、従来のケイ素系ｐｎ接合ダイオード（整流素子）の構成を示す断面図である。図３３を参照して、整流素子１２０は、ｎ型のＳｉ基板１１１と、Ｓｉ基板１１１の主表面上に形成され、Ｓｉ基板１１１よりも不純物濃度の低いｎ型のドリフト層１１２と、ドリフト層１１２の表面に形成されたｐ型不純物領域１１５と、ｐ型不純物領域１１５の表面上に形成されたアノード電極１１３と、Ｓｉ基板１１１の裏面に形成されたカソード電極１１４とを有している。整流素子１２０においては、アノード電極１１３とｐ型不純物領域１１５とは電気的に（オーミック）接続され、ｐ型不純物領域１１５とｎ型のドリフト層１１２で構成されるｐｎ接合によって整流特性が実現される。
なお、従来の整流素子の構成は、たとえば特開２００１−５３２９３号公報（特許文献１）にも開示されている。
特開２００１−５３２９３号公報
しかしながら、従来のＳＢＤにおいては、定常損失を低減しつつ耐圧を向上することは困難であった。以下、そのことを説明する。
定常損失を低減するためには、順方向電流の立ち上がり電圧（ＶＦ）を小さくすれば良い。立ち上がり電圧ＶＦはショットキー障壁高さφＢｎによって決まるので、半導体層（ドリフト層１０２またはドリフト層１１２）の不純物濃度を高濃度にしたり、ショットキー電極（アノード電極１０３またはアノード電極１１３）として仕事関数の小さい材料を選択したりすれば、ショットキー障壁高さφＢｎが低くなり、定常損失を低減することができる。しかし、ショットキー障壁高さφＢｎが低くなると、逆方向電圧の印加時において、漏れ電流が増大し、耐圧も低下する。一方、耐圧を向上するためにショットキー電極の障壁高さφＢｎを高くすると、順方向電流の立ち上がり電圧が大きくなり、定常損失が増加する。
したがって、本発明の目的は、定常損失を低減しつつ耐圧を向上することのできる整流素子およびその製造方法を提供することである。
本発明の整流素子は、炭化ケイ素よりなる不純物領域と、不純物領域にショットキー接触した第１電極と、不純物領域にショットキー接触し、かつ第１電極と電気的に同電位に接続された第２電極と、第１電極とは異なる電位を印加可能であり、かつ不純物領域に電気的に接続された第３電極とを備える。第１電極と不純物領域との間のショットキー障壁φＢｎ1の高さは第２電極と不純物領域との間のショットキー障壁φＢｎ２の高さよりも低い。第１電極および第２電極と、第３電極との電位差が変化することにより、第１電極と第３電極との間に電流を流す状態と、第１電極と第３電極との間に存在する不純物領域を空乏層化することによって第１電極と第３電極との間の電流経路を遮断する状態とを選択可能である。第１電極と不純物領域との間のショットキー障壁φＢｎ1が、０．６８ｅＶ＜φＢｎ1＜１．０５ｅＶであり、かつ、２５０℃の温度でも第１電極と不純物領域とのショットキー接触を確保できる。第２電極と不純物領域との間のショットキー障壁φＢｎ２が、１．０６ｅＶ＜φＢｎ２である。
また、本発明の整流素子は、ワイドバンドギャップ半導体よりなる不純物領域と、不純物領域にショットキー接触した第１電極と、不純物領域にショットキー接触し、かつ第１電極と電気的に同電位に接続された第２電極と、第１電極とは異なる電位を印加可能であり、かつ不純物領域に電気的に接続された第３電極とを備えている。第１電極と不純物領域との間のショットキー障壁の高さは第２電極と不純物領域との間のショットキー障壁の高さよりも低い。第１電極および第２電極と、第３電極との電位差が変化することにより、第１電極と第３電極との間に電流を流す状態と、第１電極と第３電極との間に存在する不純物領域を空乏層化することによって第１電極と第３電極との間の電流経路を遮断する状態とを選択可能である。
本発明の整流素子の製造方法は、炭化ケイ素よりなる不純物領域にショットキー接触するように第１電極を形成する工程と、不純物領域にショットキー接触し、かつ第１電極と電気的に同電位に接続するように、第１電極と不純物領域との間のショットキー障壁φＢｎ1よりも不純物領域との間のショットキー障壁φＢｎ２が高い第２電極を形成する工程と、第１電極とは異なる電位を印加可能であり、かつ不純物領域に電気的に接続するように、第３電極を形成する工程とを備える。第１電極および第２電極と、第３電極との電位差が変化することにより、第１電極と第３電極との間に電流を流す状態と、第１電極と第３電極との間に存在する不純物領域を空乏層化することによって第１電極と第３電極との間の電流経路を遮断する状態とを選択可能であるように、第２電極の材料が選択される。第１電極と不純物領域との間の前記ショットキー障壁φＢｎ1が、０．６８ｅＶ＜φＢｎ1＜１．０５ｅＶであり、かつ、２５０℃の温度でも第１電極と不純物領域とのショットキー接触を確保できる。第２電極と不純物領域との間のショットキー障壁φＢｎ２が、１．０６ｅＶ＜φＢｎ２である。
また、本発明の整流素子の製造方法は、ワイドバンドギャップ半導体よりなる不純物領域にショットキー接触するように第１電極を形成する工程と、不純物領域にショットキー接触し、かつ第１電極と電気的に同電位に接続するように、第１電極と不純物領域との間のショットキー障壁よりも不純物領域との間のショットキー障壁が高い第２電極を形成する工程と、第１電極とは異なる電位を印加可能であり、かつ不純物領域に電気的に接続するように、第３電極を形成する工程とを備えている。第１電極および第２電極と、第３電極との電位差が変化することにより、第１電極と第３電極との間に電流を流す状態と、第１電極と第３電極との間に存在する不純物領域を空乏層化することによって第１電極と第３電極との間の電流経路を遮断する状態とを選択可能であるように、第２電極の材料が選択される。
本発明の整流素子およびその製造方法によれば、第１電極御よび第２電極の電位が第３電極の電位よりも高い場合（順方向電圧印加時）には、第１電極と第３電極との間に存在する不純物領域（ドリフト層）に空乏化されていない部分ができ、この部分を電流経路として、第１電極と不純物領域とのショットキー障壁による電流が第１電極と第３電極との間に流れ始める。さらに、順方向印可電圧が高くなると、第２電極と不純物領域とのショットキー障壁による電流が加算される。一方、第３電極の電位が第１電極の電位よりも高い場合（逆方向電圧印加時）には、第２電極と不純物領域との間の空乏層が第１電極と第３電極との間に存在する不純物領域にも広がって、電流経路をなくし、第１電極と第３電極との間の電流を遮断する。
このように、本発明の整流素子においては、第１電極と不純物領域との間および第２電極と不純物領域との間で構成される２つのショットキー障壁によって基本的に電流が制御される。概略的に言えば、順方向印可時では第１電極と不純物領域とによるショットキー障壁が、逆方向印可時では第２電極と不純物領域とによるショットキー障壁が、全体の電気的特性を担う構造となっている。特に、第２電極と不純物領域のショットキー障壁による空乏層が重要な働きを担い、わずかな大きさの順方向電圧で第１電極と第３電極との間に存在する不純物領域に空乏化されていない電流経路が形成されるように第２電極と不純物領域との組合せ調整することで、ショットキー障壁の小さい第１電極を介して電流が流れるため、定常損失を低減できる。また、逆方向印可時では不純物領域には第１電極を完全に包囲するように空乏層が存在して、漏れ電流を低減し、耐圧を向上させる。
本発明の整流素子において好ましくは、不純物領域は凸部を有しており、凸部の上面において不純物領域と第１電極とがショットキー接触しており、かつ凸部の側面において不純物領域と第２電極とがショットキー接触している。
上記製造方法において好ましくは、不純物領域に凸部を形成する工程をさらに備えている。第２電極を形成する工程において凸部の上面に第２電極を形成し、かつ第３電極を形成する工程において凸部の側面に第３電極を形成する。
これにより、凸部の内部が第１電極と第３電極との間の電流経路として規定される。逆方向電圧印加時には、凸部の側面から内部へ空乏層が延び、凸部の内部が空乏層化される。したがって、上記電流経路を容易に遮断することができ、電流を制御し易くなる。また耐圧を向上することができる。
本発明の整流素子において好ましくは、凸部における不純物領域の不純物濃度が凸部以外の不純物領域の不純物濃度よりも低い。これにより、逆方向電圧印加時に凸部内部へ空乏層が延びやすくなる。
本発明の整流素子において好ましくは、凸部の上面および側面において不純物領域と第１電極とがショットキー接触している。
上記製造方法において好ましくは、第２電極を形成する工程において凸部の上面および側面に第２電極を形成する。
これにより、凸部の上面および側面に第１電極が形成されるので、凸部の上面にのみ第１電極を形成する場合に比べて不純物領域と接触する第１電極の表面積を増加することができる。したがって、第１電極を流れる電流の密度を低減することができるので、順方向電流の電流量を増加することができる。加えて、逆方向電圧印加時には、凸部の下部から内部へ空乏層が延びて、凸部の内部の電流経路が遮断される。したがって、電流を制御し易くなる。また耐圧を向上することができる。
本発明の整流素子において好ましくは、上記のいずれかの整流素子を複数備えている。複数の整流素子における第１電極の各々は、平面的に見てマトリクス状あるいはストライプ状に形成されている。これにより、複数の上記整流素子が均一に形成される。
本発明の整流素子において好ましくは、不純物領域は相対的に不純物濃度の高い高濃度不純物領域を有しており、かつ高濃度不純物領域と第１電極とがショットキー接触している。
これにより、第２電極と不純物領域との間のショットキー障壁を低下させずに第１電極と不純物領域との間のショットキー障壁のみを低下させることができる。したがって、耐圧を低下させることなく定常損失を低下することができる。
本発明の整流素子において好ましくは、不純物領域は互いに隣接するｐ型不純物領域とｎ型不純物領域とを有し、かつｐ型不純物領域と第２電極とがショットキー接触し、かつｎ型不純物領域と第１電極とがショットキー接触している。
これにより、ｐ型不純物領域とｎ型不純物領域との間の空乏層によって、第１電極と第３電極との間の電流経路を遮断することができる。したがって、逆方向電圧印加時には大きな空乏層が不純物領域内に形成されるので、耐圧を一層向上することができる。
本発明の整流素子において好ましくは、ｎ型不純物領域は相対的に不純物濃度の高いｎ型高濃度不純物領域を有しており、かつｎ型高濃度不純物領域と第１電極とがショットキー接触している。
これにより、第２電極と不純物領域との間のショットキー障壁を低下させずに第１電極と不純物領域との間のショットキー障壁のみを低下させることができる。したがって、耐圧を低下させることなく定常損失を低下することができる。
上記製造方法において好ましくは、不純物領域の表面を熱酸化することにより熱酸化膜を形成する工程と、熱酸化膜を除去する工程とをさらに備えている。
これにより、不純物領域の表面の損傷部分を熱酸化膜とともに除去することができるので、不純物領域と、第１電極御よび第２電極との接触性が向上する。
本発明の整流素子およびその製造方法によれば、定常損失を低減しつつ耐圧を向上することができる。
本発明の実施の形態１における整流素子の構成を示す断面図であって、図２および図３のＩ−Ｉ線に沿う断面図である。 本発明の実施の形態１における整流素子の構成を示す平面図である。 本発明の実施の形態１における他の整流素子の構成を示す平面図である。 ショットキーダイオードにおける順方向のアノード電圧とアノード電流との関係を模式的に示す図である。 図４のアノード電圧をアノード電流に対してセミログプロットした図である。 逆方向飽和電流Ｊsを温度（ｑ／ｋBＴ）に対してセミログプロットした図である。 本発明の実施の形態１において、アノード電極とカソード電極とが同電位の状態における整流素子を説明するための図である。 本発明の実施の形態１において、順方向電圧が印加された場合における整流素子を説明するための図である。 本発明の実施の形態１において、逆方向電圧が印加される場合における整流素子を説明するための図である。 本発明の実施の形態１における整流素子の製造方法の第１工程を示す断面図である。 本発明の実施の形態１における整流素子の製造方法の第２工程を示す断面図である。 本発明の実施の形態１における整流素子の製造方法の第３工程を示す断面図である。 本発明の実施の形態１における整流素子の製造方法の第４工程を示す断面図である。 本発明の実施の形態２における整流素子の構成を示す断面図である。 本発明の実施の形態２において、アノード電極とカソード電極とが同電位の状態における整流素子を説明するための図である。 本発明の実施の形態２において、順方向電圧が印加された場合における整流素子を説明するための図である。 本発明の実施の形態２において、逆方向電圧が印加される場合における整流素子を説明するための図である。 本発明の実施の形態２における整流素子の製造方法の第１工程を示す断面図である。 本発明の実施の形態２における整流素子の製造方法の第２工程を示す断面図である。 本発明の実施の形態２における整流素子の製造方法の第３工程を示す断面図である。 本発明の実施の形態２における整流素子の製造方法の第４工程を示す断面図である。 本発明の実施の形態２における整流素子の製造方法の第５工程を示す断面図である。 本発明の実施の形態３における整流素子の構成を示す断面図である。 本発明の実施の形態３における整流素子の製造方法の第１工程を示す断面図である。 本発明の実施の形態３における整流素子の製造方法の第２工程を示す断面図である。 本発明の実施の形態３における整流素子の製造方法の第３工程を示す断面図である。 本発明の実施の形態４における整流素子の構成を示す断面図である。 本発明の実施の形態４における他の整流素子の構成を示す断面図である。 本発明の実施の形態４におけるさらに他の整流素子の構成を示す断面図である。 本発明の実施の形態５における整流素子の構成を示す断面図である。 本発明の実施の形態６における他の整流素子の構成を示す断面図である。 従来のＳｉＣ−ＳＢＤ（整流素子）の構成を示す断面図である。 従来のケイ素系ｐｎ接合ダイオード（整流素子）の構成を示す断面図である。
以下、本発明の実施の形態について、図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における整流素子の構成を示す断面図である。なお、図１は、後述する図２および図３におけるＩ−Ｉ線に沿う断面図である。図１を参照して、整流素子１０は、ｎ+半導体基板２０と、不純物領域としてのｎ-半導体層２と、第１電極としてのショットキー電極５と、第２電極としてのショットキー電極３と、Ａｌ（アルミニウム）電極７と、第３電極としてのカソード電極４とを備えている。
ｎ+半導体基板２０の表面上にはｎ-半導体層２が形成されている。ｎ-半導体層２の主表面１ａ上における所定領域にはショットキー電極５が形成されており、平面的に見てショットキー電極５の周囲を取り囲むようにショットキー電極３が主表面１ａ上に形成されている（図２参照）。ショットキー電極３およびショットキー電極５は、互いに電気的に同電位に接続されており、共にｎ-半導体層２にショットキー接触している。ショットキー電極３上にはＡｌ電極７が形成されており、ショットキー電極５と、ショットキー電極３と、Ａｌ電極７とによってアノード電極８が構成されている。また、ｎ+半導体基板２０の裏面１ｂにはカソード電極４が形成されている。カソード電極４と半導体基板２０とはオーミック接触している。
上記のｎ+半導体基板２０およびｎ-半導体層２は、ＳｉＣ、窒化ガリウム（ＧａＮ）、またはダイヤモンドなどのワイドバンドギャップ半導体よりなっている。
図２は、本発明の実施の形態１における整流素子の平面レイアウトを示す図である。図１および図２を参照して、ｎ+半導体基板２０の表面上に形成された低不純物濃度の領域であるｎ-半導体層（ドリフト層）２の表面上に、矩形の平面形状を有する複数のショットキー電極５がマトリクス状に配列している。これらのマトリクス状のショットキー電極５を覆うように、ｎ-半導体層２の表面上にショットキー電極３が形成されている。また、ショットキー電極５の平面形状は、矩形である場合の他、多角形でもよいし、円であってもよい。図３は、本発明の実施の形態１における他の整流素子の平面レイアウトを示す図である。図１および図３を参照して、ｎ+半導体基板２０の表面上に形成された低不純物濃度の領域であるｎ-半導体層（ドリフト層）２の表面上に、細長い矩形の平面形状（ストライプ状）を有する複数のショットキー電極５が配列している。これらのストライプ状のショットキー電極５を覆うように、ｎ-半導体層２の表面上にショットキー電極３が形成されていてもよい。
なお、図１〜図３を参照して、整流素子１０の具体的寸法はたとえば以下の通りである。ｎ-半導体層２の厚さｄ1は１２μｍ以下であり、ショットキー電極５の厚さｄ2は約０．１μｍであり、幅ｄ3は約０．８μｍである。ｎ+半導体基板２０の厚さｄ4は約０．３８ｍｍである。また、隣り合うショットキー電極３同士の間隔ｄ5は３μｍである。また、ｎ+半導体基板２０の不純物濃度は１×１０19／ｃｍ3程度であり、ｎ-半導体層２の不純物濃度は１×１０15／ｃｍ3程度である。
本実施の形態の整流素子１０において、ショットキー電極５とｎ-半導体層２との間のショットキー障壁φＢｎ1の高さはショットキー電極３とｎ-半導体層２との間のショットキー障壁φＢｎ2の高さよりも低い。
また、ｎ-半導体層２の不純物濃度、使用温度、半導体材料によって、ショットキー障壁φＢｎ1およびショットキー障壁φＢｎ2の好ましい範囲は変化する。半導体材料として４Ｈ−ＳｉＣを用い、ｎ-半導体層２の不純物濃度がたとえば１×１０14／ｃｍ3〜１×１０18／ｃｍ3である場合、ショットキー障壁φＢｎ1が０．６８ｅＶ＜φＢｎ1＜１．０５ｅＶであることが好ましい。０．６８ｅＶ＜φＢｎ1とすることで、２５０℃の温度でもｎ-半導体層２とショットキー電極５とのショットキー接触を確保することができる。また、φＢｎ1＜１．０５ｅＶとすることで、１Ａ／ｃｍ3の電流を流すのに必要な電圧を０．３Ｖ以下にすることができる。ショットキー障壁φＢｎ1が上記範囲となるショットキー電極３の材料としては、たとえばＣｕ（銅）、Ｍｏ（モリブデン）、Ｗ（タングステン）、またはＲｕ（ルテニウム）などが挙げられる。
また、ｎ-半導体層２の不純物濃度がたとえば１×１０15／ｃｍ3〜１×１０18／ｃｍ3である場合、ショットキー障壁φＢｎ1が０．５８ｅＶ＜φＢｎ1＜０．９５ｅＶであることが好ましい。０．５８ｅＶ＜φＢｎ1とすることで、２５０℃の温度でもｎ-半導体層２とショットキー電極５とのショットキー接触を確保することができる。また、φＢｎ1＜０．９５ｅＶとすることで、１Ａ／ｃｍ3の電流を流すのに必要な電圧を０．２Ｖ以下にすることができる。ショットキー障壁φＢｎ1が上記範囲となるショットキー電極３の材料としては、たとえばＣｒ（クロム）、Ｆｅ（鉄）、Ｃｕ、Ｍｏ、またはＷなどが挙げられる。
さらに、ｎ-半導体層２の不純物濃度がたとえば１×１０16／ｃｍ3〜１×１０18／ｃｍ3である場合、ショットキー障壁φＢｎ1が０．４８ｅＶ＜φＢｎ1＜０．８４ｅＶであることが好ましい。０．４８ｅＶ＜φＢｎ1とすることで、２５０℃の温度でもｎ-半導体層２とショットキー電極５とのショットキー接触を確保することができる。また、φＢｎ1＜０．８４ｅＶとすることで、１Ａ／ｃｍ3の電流を流すのに必要な電圧を０．１Ｖ以下にすることができる。ショットキー障壁φＢｎ1が上記範囲となるショットキー電極３の材料としては、たとえばＴｉ（チタン）、Ｃｒ、Ｆｅ、Ｃｕ、Ｚｎ（亜鉛）、Ｍｏ、Ｔｅ（テルル）、Ｓｎ（スズ）、Ｐｂ（鉛）、またはＷなどが挙げられる。
一方、ｎ-半導体層２の不純物濃度がたとえば１×１０14／ｃｍ3〜１×１０16／ｃｍ3である場合、ショットキー障壁φＢｎ2が１．０６ｅＶ＜φＢｎ2であることが好ましい。これにより、２５０℃の温度における漏れ電流を１０００μＡ／ｃｍ2以下とすることができる。ショットキー障壁φＢｎ2が上記範囲となるショットキー電極５の材料としては、たとえばＣｏ（コバルト）、Ｎｉ（ニッケル）、Ｇｅ（ゲルマニウム）、Ｓｅ（セレン）、Ｔｅ、Ｐｄ（パラジウム）、Ｒｈ（ロジウム）、Ｉｒ（イリジウム）、Ｐｔ（白金）、またはＡｕ（金）などが挙げられる。
また、ｎ-半導体層２の不純物濃度がたとえば１×１０14／ｃｍ3〜１×１０17／ｃｍ3である場合、ショットキー障壁φＢｎ2が１．１６ｅＶ＜φＢｎ2であることが好ましい。これにより、２５０℃の温度における漏れ電流を１００μＡ／ｃｍ2以下とすることができる。ショットキー障壁φＢｎ2が上記範囲となるショットキー電極５の材料としては、たとえばＮｉ、Ｐｄ、Ｐｔ、Ｉｒ、またはＡｕなどが挙げられる。
さらに、ｎ-半導体層２の不純物濃度がたとえば１×１０14／ｃｍ3〜１×１０18／ｃｍ3である場合、ショットキー障壁φＢｎ2が１．２７ｅＶ＜φＢｎ2であることが好ましい。これにより、２５０℃の温度における漏れ電流を１０μＡ／ｃｍ2以下とすることができる。ショットキー障壁φＢｎ2が上記範囲となるショットキー電極５の材料としては、たとえばＮｉ、Ｐｄ、Ｐｔ、またはＩｒなどが挙げられる。
次に、半導体表面と電極との間のショットキー障壁φＢｎの測定方法について説明する。始めに、ショットキー障壁φＢｎの大きさを測定したい半導体材料とショットキー電極の材料とを組合せたＳＢＤを作製する。そして、このＳＢＤに順方向および逆方向のアノード電圧をそれぞれ印加してその時に流れるアノード電流の大きさを測定し、アノード電圧とアノード電流との関係を調べる。この測定結果のうち、順方向のアノード電圧とアノード電流との関係は、通常、図４に示すようになる。図４を参照して、アノード電圧の大きい領域である領域Ｉでは、ＳＢＤ自体の抵抗成分によってアノード電圧およびアノード電流が律則される。また、アノード電圧の小さい領域である領域ＩＩでは、ショットキー障壁φＢｎによってアノード電圧およびアノード電流が律則される。以上のようなアノード電圧とアノード電流との関係を、望ましくは２つ以上の温度で調べる。本実施の形態では、−４０℃、２５℃（室温）、８５℃、１５０℃、２００℃、２５０℃、および３００℃の７つの温度でアノード電圧とアノード電流との関係を調べる。
次に図５に示すように、領域ＩＩにおける各温度での測定結果について、アノード電圧をアノード電流に対してセミログ（Semi-Log）プロットする。続いて、線形近似にて、アノード電圧とアノード電流との関係を近似する直線を引く。そして、この直線から、理想因子ｎおよび逆方向飽和電流Ｊsを規定する。ここで、ＳＢＤのアノード電圧とアノード電流との関係は、式（１）で表わされる。
Figure 2011166181
式（１）においてＪnはアノード電流であり、Ｊsは逆方向飽和電流であり、ｑは電子素量であり、Ｖはアノード電圧であり、ｎは理想因子であり、ｋBはボルツマン定数であり、Ｔは絶対温度である。式（１）を変形して式（２）が得られる。
Figure 2011166181
式（２）より、図５で得られた直線の傾きが理想因子ｎとなり、直線の外挿の切片（Ｖ＝０の場合のアノード電流Ｊn）が逆方向飽和電流Ｊsとなることが分かる。したがって、図５で得られた直線から、理想因子ｎおよび逆方向飽和電流Ｊsが規定される。
次に図６に示すように、逆方向飽和電流Ｊsを温度（ｑ／ｋBＴ）に対してセミログプロットする。そして、線形近似にて、逆方向飽和電流Ｊsと温度（ｑ／ｋBＴ）との関係を近似する直線を引き、ショットキー障壁φＢｎを規定する。ここで、ＳＢＤに関する理論（Thermionic Emission Theory）によれば、ＳＢＤのアノード電圧とアノード電流との関係は、式（３）で表わされる。
Figure 2011166181
式（３）において、Ａ*はリチャードソン定数である。式（３）より、図６で得られた直線の傾きがショットキー障壁φＢｎとなることが分かる。したがって、図６で得られた直線から、ショットキー障壁φＢｎが規定される。
整流素子１０は、アノード電極８とカソード電極４との電位が変化することにより、ショットキー電極５とカソード電極４との間に電流を流す状態と、ショットキー電極５とカソード電極４との間に存在するｎ-半導体層２を空乏層化することによってショットキー電極５とカソード電極４との間の電流経路を遮断する状態とを選択可能である。続いて、本実施の形態における整流素子１０の具体的な動作原理について、図７〜図９を用いて説明する。
図７は、アノード電極とカソード電極とが同電位の状態における整流素子を説明するための図である。図７を参照して、アノード電極８とカソード電極４とが同電位であると、ｎ-半導体層２とショットキー電極３と間のショットキー障壁によって、ｎ-半導体層２内に空乏層９ａ、９ｂが形成される。なお、空乏層９ａ、９ｂの各々は、図示しない位置において繋がっていてもよい。空乏層９ａは、ｎ-半導体層２とショットキー電極３との図中左側の境界面３ａからｎ+半導体基板２０に向かって下方向に延びるともに、ショットキー電極５の真下に向かって横方向にも延びる。空乏層９ａと同様に空乏層９ｂは、ｎ-半導体層２とショットキー電極３との図中右側の境界面３ｂからｎ-半導体層２内を下方向にも横方向にも延びる。
ここで、アノード電極８とカソード電極４とが同電位である場合、空乏層９ａと空乏層９ｂとは、ショットキー電極５の真下における交差部分Ｃにおいてわずかに交差するように延びる。これにより、ショットキー電極３との接触部分以外のショットキー電極５の周囲が空乏層９ａ、９ｂによって覆われ、ショットキー電極５とカソード電極４との間に空乏層化されたｎ-半導体層２が存在することになる。その結果、ショットキー電極５とカソード電極４との間の電流経路が遮断される。
なお、図７の状態では、ｎ-半導体層２とショットキー電極５との間にショットキー障壁があり、ショットキー電極５との境界からｎ-半導体層２の内部へ延びる空乏層（以下、ショットキー電極５から延びる空乏層という）も存在している。しかし、ショットキー電極５とｎ-半導体層２との間のショットキー障壁φＢｎ1は低いので、ショットキー電極５から延びる空乏層は小さい。このため、図７ではショットキー電極５から延びる空乏層の図示を省略している。
整流素子１０においては、アノード電極８とカソード電極４とが同電位の状態で空乏層９ａと空乏層９ｂとがわずかに交差するように延びるように、ショットキー電極５の幅ｄ3と、空乏層９ａ、９ｂの大きさとが規定されている。空乏層９ａ、９ｂの大きさは、ショットキー電極３の材料およびｎ-半導体層２の不純物濃度により規定可能である。
図８は、順方向電圧が印加された場合における整流素子を説明するための図である。図８を参照して、アノード電極８の電位がカソード電極４の電位よりも高いと（順方向電圧が印加されると）、空乏層９ａ、９ｂの各々は、図７の状態よりも図中横方向（幅方向）および図中上方向に収縮する。空乏層９ａ、９ｂが収縮すると、ショットキー電極５の真下のｎ-半導体層２に空乏層化されていない部分（電流経路）ができる。図８において電流経路は幅ｄを有している。この電流経路を介して、ショットキー電極５とカソード電極４との間に電流Ｉが流れる。順方向電圧が大きくなる程、空乏層９ａ、９ｂの各々は収縮するので、電流経路の幅ｄは大きくなり、流れる電流の量が増加する。さらに順方向電圧が大きくなると、ショットキー電極３とｎ-半導体層２との間のショットキー障壁からも電流が流れ、アノード電極８とカソード電極４の間に流れる電流はさらに増加する。
上述のように整流素子１０においては、アノード電極８とカソード電極４とが同電位の状態で、空乏層９ａと空乏層９ｂとはわずかに交差するように延びている。このため、空乏層９ａ、９ｂが少しでも収縮すると、ショットキー電極５の真下のｎ-半導体層２に電流経路ができて電流Ｉが流れる。したがって、整流素子１０に印加される順方向電圧が小さくても、ショットキー障壁φＢｎ1以上の順方向電圧が印加されれば、アノード電極８とカソード電極４との間に電流Ｉが流れる。
図９は、逆方向電圧が印加される場合における整流素子を説明するための図である。図９を参照して、カソード電極４の電位がアノード電極８の電位よりも高いと（逆方向電圧が印加されると）、空乏層９ａと空乏層９ｂとが一体化した空乏層９が深さ方向に延びる。このとき、ショットキー電極５とカソード電極４との間の電流経路は空乏層９により遮断されている。また、逆方向電圧がさらに大きくなると、ショットキー電極５とカソード電極４との間における空乏層９の厚さＷが厚くなり、漏れ電流が減少する。
上述のように整流素子１０においては、整流素子１０にアノード電極８とカソード電極４とが同電位の状態で、空乏層９ａと空乏層９ｂとはわずかに交差するように延びている。このため、アノード電極８とカソード電極４とが同電位の状態で既にショットキー電極５とカソード電極４との間の電流経路が遮断されているので、印加される逆方向電圧が小さくても整流素子１０には電流が流れない。
続いて、本実施の形態における整流素子の製造方法について、図１０〜図１３を用いて説明する。始めに図１０を参照して、ＳｉＣよりなるｎ+半導体基板２０を準備する。ｎ+半導体基板２０は、Ｎ（窒素）を不純物として１×１０19／ｃｍ3の不純物濃度を有する。そして、たとえば厚さ１２μｍ以下のＳｉＣよりなるｎ-半導体層２をｎ+半導体基板２０上にエピタキシャル成長させる。ｎ-半導体層２の成長は、たとえばＣＶＤ（Chemical Vapor Deposition）法によって行なわれ、原料ガスとしてＳｉＨ4とＣ3Ｈ8とを用い、不純物ガスとして窒素ガスを用いて行なわれる。これにより、ｎ-半導体層２の不純物濃度がたとえば１×１０15／ｃｍ3とされる。次に、ドライ酸素（湿度の低い酸素）を供給して、ｎ-半導体層２の主表面１ａを１２００℃程度の温度で熱酸化することによって、たとえば厚さ５０ｎｍの熱酸化膜２３をｎ-半導体層２の主表面１ａ上に形成する。
次に図１１を参照して、フッ酸などを用いてウェットエッチングすることにより、熱酸化膜２３を除去し、ｎ-半導体層２の主表面１ａを露出する。ここで、上記のように熱酸化膜２３を形成してこの熱酸化膜２３を除去することにより、主表面１ａを熱酸化膜２３とともに除去し、ショットキー電極３を清浄な表面上に形成することができる。続いて、たとえば蒸着法などを用いて、主表面１ａ全面に厚さ０．１μｍのショットキー電極５となる膜を形成する。
次に図１２を参照して、ショットキー電極５となる膜の上に所定パターンのレジスト２８を形成する。そして、このレジスト２８をマスクとして、ショットキー電極５となる膜を、溶液を用いてウェットエッチングする。これにより、所定形状のショットキー電極５が形成される。
次に図１３を参照して、レジスト２８を除去する。そして、たとえば蒸着法などを用いて、ショットキー電極５を覆うように厚さ０．１μｍ程度のショットキー電極３を主表面１ａ上に形成する。
その後、たとえば蒸着法などを用いて、所定形状で厚さ３〜５μｍのＡｌ電極７をショットキー電極３上に形成し、ｎ+半導体基板２０の裏面１ｂにカソード電極４を形成する。以上の工程により、図３に示す整流素子１０が完成する。
本実施の形態の整流素子１０によれば、順方向電圧印加時には、ショットキー電極５とカソード電極４との間に存在するｎ-半導体層２に空乏層化されていない部分ができるので、この部分を電流経路としてショットキー電極５とカソード電極４との間に電流が流れる。ショットキー電極５とｎ-半導体層２との間のショットキー障壁φＢｎ1は低いので、順方向電流の立ち上がり電圧を低くすることができ、定常損失を低減することができる。また、逆方向電圧印加時には、ショットキー電極３とｎ-半導体層２との間の空乏層が延びてショットキー電極５直下のｎ-半導体層２を空乏層化する。これにより、ショットキー電極５とｎ-半導体層２との間の電流経路が遮断される。ショットキー電極３とｎ-半導体層２との間のショットキー障壁φＢｎ2は高いので、逆方向電圧印加時には厚さＷの厚い空乏層９がｎ-半導体層２に形成される。これにより、アノード電極８とカソード電極４との間の漏れ電流を低減し、整流素子の耐圧を向上することができる。
また、ショットキー電極３は平面的に見てショットキー電極５の周囲を取り囲むように形成されている。これにより、逆方向電圧印加時にはショットキー電極５の周囲から空乏層９ａ、９ｂが延びるので、ショットキー電極５とカソード電極４との電流経路を容易に遮断することができる。その結果、電流を制御しやすくなる。
（実施の形態２）
図１４は、本発明の実施の形態２における整流素子の構成を示す断面図である。図１４を参照して、本実施の形態の整流素子１０ａにおいては、ｎ+半導体基板２０上のｎ-半導体層２が主表面に凸部１２を有している。凸部１２は、ｎ-半導体層２の凸部１２以外の領域に溝１３を形成することによって形成されている。凸部１２の上面１２ａにはショットキー電極５が形成されている。そして、ショットキー電極５と、凸部１２の側面１２ｂと、溝１３の底面とを覆うように、ショットキー電極３が形成されている。これにより、凸部１２の上面１２ａにおいてショットキー電極５とｎ-半導体層２とがショットキー接触しており、凸部１２の側面１２ｂおよび溝１３の底面においてショットキー電極３とｎ-半導体層２とがショットキー接触している。ショットキー電極３の上にはＡｌ電極７が形成されている。
整流素子１０ａの具体的寸法はたとえば以下の通りである。凸部１２の高さｄ6は１．５μｍ程度であり、幅ｄ7は１μｍである。ｎ-半導体層２の下面から溝１３の底面までの厚さｄ8は１２μｍ以下である。
なお、これ以外の構成は実施の形態１における整流素子１０の構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
続いて、本実施の形態における整流素子１０ａの動作原理について、図１５〜図１７を用いて説明する。図１５は、アノード電極８とカソード電極４とが同電位の状態における整流素子を説明するための図である。図１５を参照して、アノード電極８とカソード電極４とが同電位であると、ｎ-半導体層２とショットキー電極３との間のショットキー障壁によって、ｎ-半導体層２内に空乏層９ａ、９ｂが形成される。空乏層９ａは、図中左側の側面１２ｂから凸部１２の内部へ（図中右方向へ）延び、かつ図中左側の溝１３の底面から下方向へ延びる。空乏層９ｂは、図中右側の側面１２ｂから凸部１２の内部へ（図中左方向へ）延び、かつ図中左側の溝１３の底面から下方向へ延びる。
ここで、アノード電極８とカソード電極４とが同電位の場合、空乏層９ａと空乏層９ｂとは、ショットキー電極５の真下における交差部分Ｃにおいてわずかに交差するように延びる。これにより、ショットキー電極５とカソード電極４との間に存在するｎ-半導体層２、言い換えれば凸部１２が空乏層化される。その結果、ショットキー電極５とカソード電極４との間の電流経路が遮断される。
図１６は、順方向電圧が印加された場合における整流素子を説明するための図である。図１６を参照して、アノード電極８の電位がカソード電極４の電位よりも高いと（順方向電圧が印加されると）、空乏層９ａ、９ｂの各々は図１５の状態よりも図中横方向（幅方向）および図中上方向に収縮する。特に空乏層９ａ、９ｂが図中横方向に収縮すると、凸部１２の内部に空乏層化されていない部分（電流経路）ができる。図１６において電流経路は幅ｄを有している。この電流経路を介して、ショットキー電極５とカソード電極４との間に電流Ｉが流れる。
図１７は、逆方向電圧が印加される場合における整流素子を説明するための図である。図１７を参照して、カソード電極４の電位がアノード電極８の電位よりも高いと（逆方向電圧が印加されると）、空乏層９ａと空乏層９ｂとが一体化した空乏層９が下方向に延びる。このとき、ショットキー電極５とカソード電極４との間の電流経路は空乏層９により遮断されている。また、逆方向電圧がさらに大きくなると、ショットキー電極３とカソード電極４との間に挟まれた空乏層９の厚さＷが厚くなり、漏れ電流が減少する。
続いて、本実施の形態における整流素子１０ａの製造方法について、図１８〜図２２を用いて説明する。始めに実施の形態１と同様の製造工程を経て、図１０に示す構造を得る。
なお、ｎ-半導体層２のエピタキシャル成長の際、ＣＶＤ法に用いる不純物ガスの割合を減らすことで、凸部１２とされる部分（ｎ-半導体層２の上部）の不純物濃度をそれ以外の部分（ｎ-半導体層２の下部）の不純物濃度よりも低くして、逆方向電圧印加の際に凸部１２内部へ空乏層が延びやすくしてもよい。この場合、たとえばｎ-半導体層２の上部の不純物濃度は１×１０15／ｃｍ3程度とされ、たとえばｎ-半導体層２の下部の不純物濃度は１×１０16／ｃｍ3程度とされる。また、図１０におけるｎ-半導体層２の厚さは１３μｍ程度であることが好ましい。
次に図１８を参照して、たとえばＣＶＤ法を用いて、厚さ１μｍ程度のＳｉＯ2よりなる酸化膜２４を熱酸化膜２３上に形成する。そして、酸化膜２４上に所定パターンのレジスト（図示なし）を形成する。そして、このレジストをマスクとして、酸化膜２４、熱酸化膜２３、およびｎ-半導体層２の上部をたとえばＲＩＥを用いてエッチングする。これにより、ｎ-半導体層２内に溝１３が形成され、エッチングされなかった部分に凸部１２が形成される。酸化膜２４および熱酸化膜２３のエッチングにはたとえばＣＦ4系ガスが用いられ、ｎ-半導体層２のエッチングにはたとえばＳＦ6とＯ2との混合ガスが用いられる。ｎ-半導体層２はたとえば２．５μｍの深さだけエッチングされる。
次に図１９を参照して、フッ酸などの溶液を用いて、酸化膜２４および熱酸化膜２３を除去する。これにより、凸部１２の上面１２ａが露出される。続いて、ドライ酸素を供給して、ｎ-半導体層２の表面を１２００℃程度の温度で熱酸化することによって、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とに、厚さ５０ｎｍの熱酸化膜２５を形成する。
次に図２０を参照して、フッ酸などの溶液を用いて熱酸化膜２５を除去し、ｎ-半導体層２の表面を清浄な表面にする。続いて、たとえば蒸着法などを用いて、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とに、厚さ０．１μｍ程度のショットキー電極５となる膜を形成する。
次に図２１を参照して、ショットキー電極５となる膜の上に所定パターンのレジスト（図示なし）を形成する。そして、このレジストをマスクとして、溶液などを用いてショットキー電極５をエッチングする。これにより、凸部１２の側面１２ｂおよび溝１３の底部に存在していたショットキー電極５となる膜が除去され、上面１２ａにショットキー電極５が形成される。
次に図２２を参照して、たとえば蒸着法などを用いて、ショットキー電極５と、凸部１２の側面１２ｂと、溝１３の底面とを覆うように、厚さ０．１〜０．２μｍ程度のショットキー電極３を形成する。
その後、実施の形態１と同様の方法により、ショットキー電極３上にＡｌ電極７を形成し、ｎ+半導体基板２０の裏面１ｂにカソード電極４を形成する。以上の工程により、図１４に示す整流素子１０ａが完成する。
本実施の形態の整流素子１０ａによれば、凸部１２の内部が電流経路として規定される。逆方向電圧印加時には、凸部１２の側面１２ｂから内部へ空乏層９ａ、９ｂが延び、凸部１２の内部が空乏層化される。したがって、電流経路を容易に遮断することができ、電流を制御し易くなる。また耐圧を向上することができる。
（実施の形態３）
図２３は、本発明の実施の形態３における整流素子の構成を示す断面図である。図２３を参照して、本実施の形態の整流素子１０ｂにおいては、溝１３の底面上にショットキー電極３が形成されている。ショットキー電極３の端部は凸部１２の側面１２ｂに接触しており、これにより、ショットキー電極３の厚みの分だけショットキー電極３が凸部１２の側面１２ｂ下部に形成されている。また、凸部１２の上面および側面１２ｂ上部と、ショットキー電極３上とにショットキー電極５が形成されている。言い換えれば、凸部１２の上面１２ａおよび側面１２ｂ上部においてｎ-半導体層２とショットキー電極５とがショットキー接触しており、凸部１２の側面１２ｂ下部においてｎ-半導体層２とショットキー電極３とがショットキー接触している。
整流素子１０ｂの具体的寸法はたとえば以下の通りである。ショットキー電極５の図中縦方向の高さｄ9はたとえば１．０μｍであり、ショットキー電極３の厚さｄ10はたとえば０．５μｍである。
なお、これ以外の構成は実施の形態２における整流素子１０ａの構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
本実施の形態の整流素子１０ｂは、凸部１２の側面１２ｂ下部から延びる空乏層９ａ、９ｂによって、ショットキー電極５とカソード電極４との間に電流を流す状態と、ショットキー電極５とカソード電極４との間の電流経路を遮断する状態とを選択可能である。図２３では、空乏層９ａ、９ｂによって電流経路が遮断された状態を示している。
続いて、本実施の形態における整流素子１０ｂの製造方法について、図２４〜図２６を用いて説明する。始めに、実施の形態２の製造工程と同様の製造工程を経て、図１９の構造を得る。
次に図２４を参照して、たとえばＲＩＥにより熱酸化膜２５を除去し、ｎ-半導体層２の表面を清浄な表面にする。続いて、たとえば蒸着法などを用いて、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とに、厚さ０．５μｍのショットキー電極３となる膜を形成する。溝１３の底面のショットキー電極３となる膜を覆うように所定パターンのレジスト２８を形成する。
次に図２５を参照して、このレジスト２８をマスクとして、溶液などによりショットキー電極３となる膜をエッチングする。これにより、溝１３の底部にショットキー電極３が形成される。
次に図２６を参照して、たとえば蒸着法などを用いて、ショットキー電極３と、凸部１２の上面１２ａおよび側面１２ｂとを覆うように、厚さ０．１μｍ程度のショットキー電極５を形成する。
その後、実施の形態１と同様の方法により、ショットキー電極５上にＡｌ電極７を形成し、半導体基板２０の裏面１ｂにカソード電極４を形成する。以上の工程により、図２３に示す整流素子１０ｂが完成する。
本実施の形態の整流素子１０ｂによれば、凸部１２の上面１２ａおよび側面１２ｂ上部においてショットキー電極５とｎ-半導体層２とがショットキー接触するので、凸部の上面でのみショットキー接触する場合に比べてショットキー接触する電極の表面積を増加することができる。したがって、順方向電流の電流量を増加することができる。
また、凸部１２の側面１２ｂにおいてｎ-半導体層２とショットキー電極３とがショットキー接触しているので、凸部１２の側面１２ｂから空乏層９ａ、９ｂが延びることで凸部１２の内部を空乏層化して、電流経路を容易に遮断することができるので、電流を制御し易くなる。また耐圧を向上することができる。
（実施の形態４）
図２７は、本発明の実施の形態４における整流素子の構成を示す断面図である。図２７を参照して、本実施の形態の整流素子１０ｃの構成は、実施の形態１の整流素子１０の構成と比較して、ｎ-半導体層２が高濃度不純物領域としてのｎ型半導体層２ａを有している点において異なる。このｎ型半導体層２ａは、ｎ-半導体層２に比べて不純物濃度が高く、ショットキー電極５の真下におけるｎ-半導体層２の表面に形成されている。これにより、ｎ型半導体層２ａとショットキー電極５とがショットキー接触している。
なお、これ以外の構成は実施の形態１における整流素子１０の構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
本実施の形態の整流素子１０ｃによれば、ショットキー電極３と半導体層との間のショットキー障壁φＢｎ2を低下させずにショットキー電極５と半導体層との間のショットキー障壁φＢｎ1のみを低下させることができる。したがって、耐圧を低下させることなく定常損失を低下することができる。
なお、本実施の形態と同様の効果は、たとえば以下の図２８および図２９に示す構成によっても得ることができる。
図２８に示す整流素子１０ｄの構成は、実施の形態２の整流素子１０ａの構成と比較して、ｎ-半導体層２が高濃度不純物領域としてのｎ型半導体層２ａを有している点において異なる。このｎ型半導体層２ａは、ｎ-半導体層２に比べて不純物濃度が高く、凸部１２の上面１２ａに形成されている。これにより、ｎ型半導体層２ａとショットキー電極５とがショットキー接触している。
また、図２９に示す整流素子１０ｅの構成は、実施の形態３の整流素子１０ｂの構成と比較して、ｎ-半導体層２が高濃度不純物領域としてのｎ型半導体層２ａを有している点において異なる。ｎ-半導体層２に比べて相対的に不純物濃度が高く、凸部１２の上面１２ａに形成されている。これにより、ｎ型半導体層２ａとショットキー電極５とがショットキー接触している。
なお、本実施の形態では、高濃度不純物領域としてｎ型半導体層２ａが形成されている場合について示したが、ｎ-半導体層２の代わりにｐ-半導体層が形成されており、ｎ型半導体層２ａの代わりにｐ型不純物領域が形成されていても同様の効果を得ることができる。
（実施の形態５）
図３０は、本発明の実施の形態５における整流素子の構成を示す断面図である。図３０を参照して、本実施の形態の整流素子１０ｆの構成は、実施の形態１の整流素子１０の構成と比較して、ｎ-半導体層２がｐ型不純物領域としてのｐ型半導体層２ｂを有している点において異なる。このｐ型半導体層２ｂは溝１３の底面（凸部１２の肩部）に形成されており、ｐ型半導体層２ｂとショットキー電極３とが電気的に接触している。また、ｎ型不純物領域としてのｎ-半導体層２は、凸部１２の上面１２ａおよび側面１２ｂにおいてショットキー電極５にショットキー接触している。ｐ型半導体層２ｂとｎ-半導体層２とは互いに隣接している。
なお、これ以外の構成は実施の形態２における整流素子１０ａの構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
本実施の形態の整流素子１０ｆによれば、ｐ型半導体層２ｂとｎ-半導体層２との間の空乏層によって、ショットキー電極５とカソード電極４との間の電流経路を遮断することができる。これにより、逆方向電圧印加時には大きな空乏層がｎ-半導体層２に形成されるので、耐圧を向上することができる。
（実施の形態６）
図３１は、本発明の実施の形態６における整流素子の構成を示す断面図である。図３１を参照して、本実施の形態の整流素子１０ｇの構成は、実施の形態５の整流素子１０ｆの構成と比較して、高濃度ｎ型不純物領域としてのｎ型半導体層２ａが形成されている点において異なる。このｎ型半導体層２ａは、ｎ-半導体層２に比べて不純物濃度が高く、凸部１２の上面１２ａに形成されている。これにより、ｎ型半導体層２ａとショットキー電極５とがショットキー接触している。
なお、これ以外の構成は実施の形態２における整流素子１０ａの構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
本実施の形態の整流素子１０ｇによれば、ショットキー電極３と半導体層との間のショットキー障壁φＢｎ2を低下させずにショットキー電極５と半導体層との間のショットキー障壁φＢｎ1のみを低下させることができる。したがって、耐圧を低下させることなく定常損失を低下することができる。
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
本発明の整流素子およびその製造方法は、パワーデバイスに適用される整流素子およびその製造方法に適している。
１ａ 主表面、１ｂ 裏面、２，１０２，１１２ ｎ-半導体層（ドリフト層）、２ａ ｎ型半導体層、２ｂ ｐ型半導体層、３，５ ショットキー電極、３ａ，３ｂ 境界面、４，１０４，１１４ カソード電極、７ Ａｌ電極、８，１０３，１１３ アノード電極、９，９ａ，９ｂ 空乏層、１０，１０ａ〜１０ｇ，１１０，１２０ 整流素子、１２ 凸部、１２ａ 上面、１２ｂ 側面、１３ 溝、２０ ｎ+半導体基板、２３，２５ 熱酸化膜、２４ 酸化膜、２８ レジスト、１０１ ＳｉＣ基板、１１１ Ｓｉ基板、１１５ ｐ型不純物領域。

Claims (18)

  1. 炭化ケイ素よりなる不純物領域と、
    前記不純物領域にショットキー接触した第１電極と、
    前記不純物領域にショットキー接触し、かつ前記第１電極と電気的に同電位に接続された第２電極と、
    前記第１電極とは異なる電位を印加可能であり、かつ前記不純物領域に電気的に接続された第３電極とを備え、
    前記第１電極と前記不純物領域との間のショットキー障壁φＢｎ1の高さは前記第２電極と前記不純物領域との間のショットキー障壁φＢｎ２の高さよりも低く、
    前記第１電極および前記第２電極と、前記第３電極との電位差が変化することにより、前記第１電極と前記第３電極との間に電流を流す状態と、前記第１電極と前記第３電極との間に存在する前記不純物領域を空乏層化することによって前記第１電極と前記第３電極との間の電流経路を遮断する状態とを選択可能であり、
    前記第１電極と前記不純物領域との間の前記ショットキー障壁φＢｎ1が、０．６８ｅＶ＜φＢｎ1＜１．０５ｅＶという関係を満足し、かつ、２５０℃の温度でも前記第１電極と前記不純物領域との前記ショットキー接触を確保でき、
    前記第２電極と前記不純物領域との間のショットキー障壁φＢｎ２が、１．０６ｅＶ＜φＢｎ２という関係を満足する、整流素子。
  2. 前記第１電極を構成する材料は、銅、モリブデン、タングステン、およびルテニウムからなる群から選択される少なくとも１つを含む、請求項１に記載の整流素子。
  3. 前記第１電極と前記不純物領域との間の前記ショットキー障壁φＢｎ1が、０．５８ｅＶ＜φＢｎ1＜０．９５ｅＶという関係を満足する、請求項１に記載の整流素子。
  4. 前記第１電極を構成する材料は、クロム、鉄、銅、モリブデン、およびタングステンからなる群から選択される少なくとも１つを含む、請求項３に記載の整流素子。
  5. 前記第１電極と前記不純物領域との間の前記ショットキー障壁φＢｎ1が、０．４８ｅＶ＜φＢｎ1＜０．８４ｅＶという関係を満足する、請求項３に記載の清流素子。
  6. 前記第１電極を構成する材料は、チタン、クロム、鉄、銅、亜鉛、モリブデン、テルル、スズ、鉛、およびタングステンからなる群から選択される少なくとも１つを含む、請求項５に記載の整流素子。
  7. 前記第２電極を構成する材料は、コバルト、ニッケル、ゲルマニウム、セレン、テルル、パラジウム、ロジウム、イリジウム、白金、および金からなる群から選択される少なくとも１つを含む、請求項１〜６のいずれか１項に記載の整流素子。
  8. 前記不純物領域は凸部を有し、
    前記凸部の上面において前記不純物領域と前記第１電極とがショットキー接触し、かつ前記凸部の側面において前記不純物領域と前記第２電極とがショットキー接触することを特徴とする、請求項１〜７のいずれか１項に記載の整流素子。
  9. 前記凸部における不純物領域の不純物濃度が前記凸部以外の前記不純物領域の不純物濃度よりも低いことを特徴とする、請求項８に記載の整流素子。
  10. 前記凸部の上面および側面において前記不純物領域と前記第１電極とがショットキー接触することを特徴とする、請求項８または９に記載の整流素子。
  11. 請求項１〜１０のいずれか１項に記載の整流素子を複数備え、
    複数の前記整流素子における前記第１電極の各々は、平面的に見てマトリクス状あるいはストライプ状に形成されていることを特徴とする、整流素子。
  12. 前記不純物領域は相対的に不純物濃度の高い高濃度不純物領域を有し、かつ前記高濃度不純物領域と前記第１電極とがショットキー接触することを特徴とする、請求項１〜１１のいずれか１項に記載の整流素子。
  13. 前記不純物領域は互いに隣接するｐ型不純物領域とｎ型不純物領域とを有し、かつ前記ｐ型不純物領域と前記第２電極とがショットキー接触し、かつ前記ｎ型不純物領域と前記第１電極とがショットキー接触することを特徴とする、請求項１〜１１のいずれか１項に記載の整流素子。
  14. 前記ｎ型不純物領域は相対的に不純物濃度の高いｎ型高濃度不純物領域を有し、かつ前記ｎ型高濃度不純物領域と前記第１電極とがショットキー接触することを特徴とする、請求項１３に記載の整流素子。
  15. 炭化ケイ素よりなる不純物領域にショットキー接触するように第１電極を形成する工程と、
    前記不純物領域にショットキー接触し、かつ前記第１電極と電気的に同電位に接続するように、前記第１電極と前記不純物領域との間のショットキー障壁φＢｎ1よりも前記不純物領域との間のショットキー障壁φＢｎ２が高い第２電極を形成する工程と、
    前記第１電極とは異なる電位を印加可能であり、かつ前記不純物領域に電気的に接続するように、第３電極を形成する工程とを備え、
    前記第１電極および前記第２電極と、前記第３電極との電位差が変化することにより、前記第１電極と前記第３電極との間に電流を流す状態と、前記第１電極と前記第３電極との間に存在する前記不純物領域を空乏層化することによって前記第１電極と前記第３電極との間の電流経路を遮断する状態とを選択可能であるように、前記第２電極の材料が選択され、
    前記第１電極と前記不純物領域との間の前記ショットキー障壁φＢｎ1が、０．６８ｅＶ＜φＢｎ1＜１．０５ｅＶという関係を満足し、かつ、２５０℃の温度でも前記第１電極と前記不純物領域との前記ショットキー接触を確保でき、
    前記第２電極と前記不純物領域との間のショットキー障壁φＢｎ２が、１．０６ｅＶ＜φＢｎ２という関係を満足する、整流素子の製造方法。
  16. 前記不純物領域に凸部を形成する工程をさらに備え、
    前記第２電極を形成する工程において前記凸部の上面に前記第２電極を形成し、かつ前記第３電極を形成する工程において前記凸部の側面に前記第３電極を形成することを特徴とする、請求項１５に記載の整流素子の製造方法。
  17. 前記第２電極を形成する工程において前記凸部の上面および側面に前記第２電極を形成することを特徴とする、請求項１６に記載の整流素子の製造方法。
  18. 前記不純物領域の表面を熱酸化することにより熱酸化膜を形成する工程と、
    前記熱酸化膜を除去する工程とをさらに備える、請求項１５〜１７のいずれか１項に記載の整流素子の製造方法。
JP2011122249A 2011-05-31 2011-05-31 整流素子およびその製造方法 Pending JP2011166181A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011122249A JP2011166181A (ja) 2011-05-31 2011-05-31 整流素子およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011122249A JP2011166181A (ja) 2011-05-31 2011-05-31 整流素子およびその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2005179559A Division JP2006352028A (ja) 2005-06-20 2005-06-20 整流素子およびその製造方法

Publications (1)

Publication Number Publication Date
JP2011166181A true JP2011166181A (ja) 2011-08-25

Family

ID=44596408

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011122249A Pending JP2011166181A (ja) 2011-05-31 2011-05-31 整流素子およびその製造方法

Country Status (1)

Country Link
JP (1) JP2011166181A (ja)

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03257870A (ja) * 1990-03-07 1991-11-18 Shindengen Electric Mfg Co Ltd ショットキバリアダイオード
JPH05259437A (ja) * 1992-03-09 1993-10-08 Shindengen Electric Mfg Co Ltd 半導体装置
JPH05259436A (ja) * 1992-03-13 1993-10-08 Shindengen Electric Mfg Co Ltd ショットキバリア整流半導体装置
JP2000196107A (ja) * 1998-12-25 2000-07-14 Fuji Electric Co Ltd ショットキ―バリアダイオ―ド
JP2000512075A (ja) * 1996-05-13 2000-09-12 ノース・キャロライナ・ステイト・ユニヴァーシティ ショットキー障壁整流器およびその製造方法
JP2001053293A (ja) * 1999-08-10 2001-02-23 Fuji Electric Co Ltd ＳｉＣショットキーダイオードおよびその製造方法
JP2002026341A (ja) * 2000-06-30 2002-01-25 Toshiba Corp 半導体装置及びその製造方法
US6362495B1 (en) * 1998-03-05 2002-03-26 Purdue Research Foundation Dual-metal-trench silicon carbide Schottky pinch rectifier
JP2003506903A (ja) * 1999-08-10 2003-02-18 イノベイティブ・テクノロジー・ライセンシング・エルエルシー ハイパワー整流器
JP2004022878A (ja) * 2002-06-18 2004-01-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004172400A (ja) * 2002-11-20 2004-06-17 Fujitsu Ltd ショットキーダイオード及びその製造方法
JP2004221513A (ja) * 2002-03-28 2004-08-05 Rohm Co Ltd 半導体装置およびその製造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03257870A (ja) * 1990-03-07 1991-11-18 Shindengen Electric Mfg Co Ltd ショットキバリアダイオード
JPH05259437A (ja) * 1992-03-09 1993-10-08 Shindengen Electric Mfg Co Ltd 半導体装置
JPH05259436A (ja) * 1992-03-13 1993-10-08 Shindengen Electric Mfg Co Ltd ショットキバリア整流半導体装置
JP2000512075A (ja) * 1996-05-13 2000-09-12 ノース・キャロライナ・ステイト・ユニヴァーシティ ショットキー障壁整流器およびその製造方法
US6362495B1 (en) * 1998-03-05 2002-03-26 Purdue Research Foundation Dual-metal-trench silicon carbide Schottky pinch rectifier
JP2000196107A (ja) * 1998-12-25 2000-07-14 Fuji Electric Co Ltd ショットキ―バリアダイオ―ド
JP2001053293A (ja) * 1999-08-10 2001-02-23 Fuji Electric Co Ltd ＳｉＣショットキーダイオードおよびその製造方法
JP2003506903A (ja) * 1999-08-10 2003-02-18 イノベイティブ・テクノロジー・ライセンシング・エルエルシー ハイパワー整流器
JP2002026341A (ja) * 2000-06-30 2002-01-25 Toshiba Corp 半導体装置及びその製造方法
JP2004221513A (ja) * 2002-03-28 2004-08-05 Rohm Co Ltd 半導体装置およびその製造方法
JP2004022878A (ja) * 2002-06-18 2004-01-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004172400A (ja) * 2002-11-20 2004-06-17 Fujitsu Ltd ショットキーダイオード及びその製造方法

Similar Documents

Publication Publication Date Title
JP2006352028A (ja) 整流素子およびその製造方法
US9064779B2 (en) Semiconductor rectifier
US7851882B2 (en) Silicon carbide semiconductor device having junction barrier schottky diode
JP5713546B2 (ja) 半導体装置
US20110227187A1 (en) Schottky barrier semiconductor device
JP4282972B2 (ja) 高耐圧ダイオード
KR101250070B1 (ko) 반도체 장치
CN111656532B (zh) 电力用半导体装置
JP2006352006A (ja) 整流素子およびその製造方法
JP2016115801A (ja) 半導体装置
CN105144392A (zh) 利用再生长氮化镓层制造混合的pn结与肖特基二极管的方法
WO2017187856A1 (ja) 半導体装置
US8502237B2 (en) Semiconductor rectifying device
US20060071235A1 (en) Lateral semiconductor diode and method for fabricating it
JP2011142355A (ja) 整流素子
JP2008160024A (ja) 半導体装置
KR20180044110A (ko) 실리콘 카바이드 트렌치 쇼트키 배리어 다이오드의 제조방법
JP6757728B2 (ja) ワイドバンドギャップジャンクションバリアショットキーダイオードの製造方法。
JP4715324B2 (ja) 整流素子
JP2011166181A (ja) 整流素子およびその製造方法
US10916626B2 (en) High voltage power device with hybrid Schottky trenches and method of fabricating the same
US20090057807A1 (en) Schottky barrier diode and manufacturing method thereof
JP2012175090A (ja) ショットキーバリア型半導体装置
JP4383250B2 (ja) ショットキバリアダイオード及びその製造方法
US20230369445A1 (en) Vertical power devices having mesas and etched trenches therebetween

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110531

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130730

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20131126