JP2011155266A5 - - Google Patents

Claims (11)

1. ウェルを有する半導体基板上に配置された複数のメモリセルを有するメモリアレイの操作方法であり、前記メモリセルのそれぞれは、前記基板の表面より下に配置され且つチャネル領域によって分離されたソース領域及びドレイン領域と、前記チャネル領域より上に配置されたトンネル誘電体構造と、前記トンネル誘電体構造より上に配置された電荷蓄積層と、前記電荷蓄積層より上に配置された絶縁層と、前記絶縁層より上に配置されたゲート電極と、を有し、前記トンネル誘電体構造は、あるホールトンネリング障壁高さを有する下端誘電体層と、前記下端誘電体層のものよりも小さいホールトンネリング障壁高さを有する中間誘電体層と、前記中間誘電体層のものよりも大きいホールトンネリング障壁高さを有する上端誘電体層と、を有し、前記下端誘電体層、中間誘電体層及び上端誘電体層のそれぞれは、約３ｎｍ以下の厚さを有する前記方法であって、
   リセット／消去されるべき各メモリセルにおいて、一定の自己収束リセット／消去電圧を、前記ウェル及び前記ゲート電極へ印加する工程と、
   前記複数のメモリセルのうち少なくとも１つをプログラムする工程と、
   前記複数のメモリセルのうち少なくとも１つの消去された状態のレベルとプログラムされた状態のレベルとの間の電圧を印加することによって前記複数のメモリセルのうち少なくとも１つを読み出す工程と、
   を有することを特徴とする方法。
2. 更に、前記少なくとも１つのプログラムされたメモリセルにおいて、一定の自己収束リセット／消去電圧を、前記ウェル及び前記ゲート電極に印加する工程を有することを特徴とする請求項１に記載の方法。
3. 前記少なくとも１つのプログラムされたメモリセルにおいて前記一定の自己収束リセット／消去電圧を前記ウェル及び前記ゲート電極に印加する工程は、負のゲート電圧Ｖｇと、ウェル電圧Ｖｓと、を印加することを含み、約−２０Ｖから約−１２Ｖの電位差Ｖｇ−Ｖｓを有することを特徴とする請求項２に記載の方法。
4. 各メモリセルにおいて前記一定の自己収束リセット／消去電圧を前記ウェル及び前記ゲート電極に印加する工程は、負のゲート電圧Ｖｇと、ウェル電圧Ｖｓと、を印加することを含み、約−２０Ｖから約−１２Ｖの電位差Ｖｇ−Ｖｓを有することを特徴とする請求項１に記載の方法。
5. 各メモリセルにおいて前記一定の自己収束リセット／消去電圧を前記ウェル及び前記ゲート電極に印加する工程は、約−２０Ｖから約−１２Ｖのゲート電圧を印加すること及び前記ウェルを接地することを含むことを特徴とする請求項１に記載の方法。
6. 各メモリセルにおいて前記一定の自己収束リセット／消去電圧を前記ウェル及び前記ゲート電極に印加する工程は、約−１０Ｖから約−２Ｖのゲート電圧及び約＋５Ｖから約＋１０Ｖのウェル電圧を印加することを含むことを特徴とする請求項１に記載の方法。
7. 前記メモリアレイはＮＯＲアーキテクチャを有し、前記複数のメモリセルのうち少なくとも１つをプログラムする工程はチャネルホットエレクトロン注入を含むことを特徴とする請求項１に記載の方法。
8. 前記メモリアレイはＮＡＮＤアーキテクチャを有し、前記複数のメモリセルのうち少なくとも１つをプログラムする工程はチャネル＋ＦＮ注入を含むことを特徴とする請求項１に記載の方法。
9. 前記メモリアレイはＮＯＲアーキテクチャを有し、前記複数のメモリセルのうち少なくとも１つをプログラムする工程はチャネルイニシエイテッドセカンダリーエレクトロン注入を含むことを特徴とする請求項１に記載の方法。
10. 前記複数のメモリセルのうち少なくとも１つをプログラムする工程は、約＋１６Ｖから約＋２０Ｖの電圧を少なくとも１つの選択されたワード線に印加すること及び前記ウェルを接地することを含むことを特徴とする請求項１に記載の方法。
11. 前記複数のメモリセルのうち少なくとも１つのメモリセルをプログラムする工程は更に、約＋７Ｖの電圧を少なくとも１つの選択されていないビット線に印加することを含むことを特徴とする請求項１に記載の方法。