JP2011125146A - 電源制御回路 - Google Patents
電源制御回路 Download PDFInfo
- Publication number
- JP2011125146A JP2011125146A JP2009280965A JP2009280965A JP2011125146A JP 2011125146 A JP2011125146 A JP 2011125146A JP 2009280965 A JP2009280965 A JP 2009280965A JP 2009280965 A JP2009280965 A JP 2009280965A JP 2011125146 A JP2011125146 A JP 2011125146A
- Authority
- JP
- Japan
- Prior art keywords
- level
- power supply
- circuit
- voltage
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Supply And Distribution Of Alternating Current (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
【解決手段】 電源制御回路1は、信号VC0がローレベルからハイレベルに反転してから所定時間経過後にローレベルからハイレベルに反転する電源制御信号VC1を出力する第1タイミング制御部2と、電源制御信号VC1がローレベルからハイレベルに反転してから所定時間経過後に、ローレベルからハイレベルに反転する電源制御信号VC2を出力する第2タイミング制御部3とを備える。第1タイミング制御部2は、信号VC0によって充電されるコンデンサC1と、コンデンサC1の充電電圧が閾値以上になったときに電源制御信号VC1をローレベルに反転させるAND回路Q2とを有する。
【選択図】図1
Description
前記第4抵抗の他端に前記第1電源制御信号が供給される。
放電され、かつ、抵抗R1を介してAND回路Q1の出力端子に向かって放電される。このとき、AND回路Q2の入力端子Aの入力電圧はコンデンサC1の充電電圧であり、AND回路Q2の入力端子Bの入力電圧は(コンデンサC1の充電電圧−ダイオードD1の両端電圧)×R3/(R2+R3)である。そして、AND回路Q2の入力端子Bの入力電圧がローレベル(AND回路Q2の閾値電圧未満)になると、AND回路Q2から出力される電源制御信号VC1はハイレベルからローレベルに反転する。従って、電源制御信号VC1がハイレベルからローレベルに反転するタイミング(上記第2所定時間)は、抵抗R1〜R3およびコンデンサC1の各値を設定し、コンデンサC1の充電電圧の放電時間を制御することによって設定することができる。
2 タイミング制御部
3 タイミング制御部
4 タイミング制御部
5 電源回路
6 電源回路
7 電源回路
Claims (5)
- 電源電圧がオン状態のときに第1レベルであり、電源電圧がオフ状態のときに第2レベルである第1信号が入力され、
前記第1信号が前記第2レベルから前記第1レベルに反転したときから第1所定時間経過後に、第4レベルから第3レベルに反転する第1電源制御信号を出力する第1タイミング制御部と、
前記第1電源制御信号が前記第4レベルから前記第3レベルに反転したときから第2所定時間経過後に、第6レベルから第5レベルに反転する第2電源制御信号を出力する第2タイミング制御部とを備え、
前記第1タイミング制御部が、前記第1信号が前記第2レベルから前記第1レベルに反転した際に、前記第1信号によって充電される第1コンデンサと、
前記第1コンデンサの充電電圧が所定の閾値以上になったときに、前記第1電源制御信号を前記第4レベルから前記第3レベルに反転させる第1論理回路とを有し、
前記第2タイミング制御部が、前記第1電源制御信号が前記第4レベルから前記第3レベルに反転した際に、前記第1電源制御信号によって充電される第2コンデンサと、
前記第2コンデンサの充電電圧が所定の閾値以上になったときに、前記第2電源制御信号を前記第6レベルから前記第5レベルに反転させる第2論理回路とを有する、電源制御回路。 - 前記第1信号が前記第1レベルから前記第2レベルに反転した際に、前記第1コンデンサの充電電圧が放電され、前記第1論理回路の入力電圧が所定の閾値未満になったときに、前記第1論理回路が前記第1電源制御信号を前記第3レベルから前記第4レベルに反転させ、
前記第1信号が前記第1レベルから前記第2レベルに反転した際に、前記第2コンデンサの充電電圧が放電され、前記第2論理回路の入力電圧が所定の閾値未満になったときに、前記第2論理回路が前記第2電源制御信号を前記第3レベルから前記第4レベルに反転させ、
前記第1論理回路の入力電圧が所定の閾値未満になるまでの時間と、前記第2論理回路の入力電圧が所定の閾値未満になるまでの時間とが異なる、請求項1に記載の電源制御回路。 - 前記第1論理回路が第1AND回路であり、
前記第1タイミング制御部が、第1抵抗と、第2抵抗と、第3抵抗と、第1ダイオードとをさらに有し、
前記第1AND回路の第1入力が前記第1抵抗、前記第2抵抗および前記第1コンデンサの各一端に接続され、前記第1AND回路の第2入力が前記第2抵抗の他端と、前記第3抵抗の一端とに接続され、
前記第1ダイオードのアノードが前記第3抵抗の他端に接続され、前記第1ダイオードのカソードに前記第1信号が供給され、
前記第1抵抗の他端に前記第1信号が供給される、請求項1または2に記載の電源制御回路。 - 前記第2論理回路が第2AND回路であり、
前記第2タイミング制御部が、第4抵抗と、第5抵抗と、第6抵抗と、第2ダイオードとをさらに有し、
前記第2AND回路の第1入力が前記第4抵抗、前記第5抵抗および前記第2コンデンサの各一端に接続され、前記第2AND回路の第2入力が前記第5抵抗の他端と、前記第6抵抗の一端とに接続され、
前記第2ダイオードのアノードが前記第6抵抗の他端に接続され、前記第2ダイオードのカソードに前記第1信号が供給され、
前記第4抵抗の他端に前記第1電源制御信号が供給される、請求項1〜3のいずれかに記載の電源制御回路。 - 前記第1信号が前記第1レベルから前記第2レベルに反転した際に、前記第1コンデンサの充電電圧が放電され、前記第1論理回路の入力電圧が所定の閾値未満になったときに、前記第1論理回路が前記第1電源制御信号を前記第3レベルから前記第4レベルに反転させ、
前記第1信号が前記第1レベルから前記第2レベルに反転した際に、前記第2レベルの前記第1信号が前記第2論理回路に供給されることによって、前記第2論理回路が、前記第2電源制御信号を前記第3レベルから前記第4レベルに反転させる、請求項1に記載の電源制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009280965A JP5303815B2 (ja) | 2009-12-10 | 2009-12-10 | 電源制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009280965A JP5303815B2 (ja) | 2009-12-10 | 2009-12-10 | 電源制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011125146A true JP2011125146A (ja) | 2011-06-23 |
JP5303815B2 JP5303815B2 (ja) | 2013-10-02 |
Family
ID=44288464
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009280965A Expired - Fee Related JP5303815B2 (ja) | 2009-12-10 | 2009-12-10 | 電源制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5303815B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0654089A (ja) * | 1992-07-31 | 1994-02-25 | Toshiba Corp | 給電装置 |
JPH1066259A (ja) * | 1996-08-15 | 1998-03-06 | Nec Gumma Ltd | 電源on/offシーケンス回路 |
JP2006320060A (ja) * | 2005-05-11 | 2006-11-24 | Nec Electronics Corp | 電源供給装置 |
-
2009
- 2009-12-10 JP JP2009280965A patent/JP5303815B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0654089A (ja) * | 1992-07-31 | 1994-02-25 | Toshiba Corp | 給電装置 |
JPH1066259A (ja) * | 1996-08-15 | 1998-03-06 | Nec Gumma Ltd | 電源on/offシーケンス回路 |
JP2006320060A (ja) * | 2005-05-11 | 2006-11-24 | Nec Electronics Corp | 電源供給装置 |
Also Published As
Publication number | Publication date |
---|---|
JP5303815B2 (ja) | 2013-10-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104811171A (zh) | 零电流的上电复位电路 | |
JP6335069B2 (ja) | パワーオンリセット回路 | |
US20160231763A1 (en) | Voltage conversion apparatus and power-on reset circuit and control method thereof | |
JP6442262B2 (ja) | 電圧検出回路 | |
TWI428921B (zh) | 充電泵 | |
JP2009296852A (ja) | 電源装置 | |
JP5303815B2 (ja) | 電源制御回路 | |
US10879858B2 (en) | Oscillator circuit using comparator | |
CN109493817B (zh) | 驱动电路和显示面板 | |
JP2009232215A (ja) | リセット回路および電源制御用半導体集積回路 | |
JP2016024773A (ja) | 電源回路 | |
JP2007096661A (ja) | 遅延回路、遅延回路におけるコンデンサの充放電方法及び遅延回路を使用した電源システム装置 | |
US7659787B2 (en) | Circuit for generating clock of semiconductor memory apparatus | |
JP2008283794A (ja) | チャージポンプ回路、固体撮像装置および液晶表示装置 | |
US10892675B2 (en) | Voltage converting circuit and control circuit thereof | |
JP5750326B2 (ja) | 電子機器の保護回路 | |
US20150168460A1 (en) | Apparatus for detecting clock signal and system for detecting clock signal using the same | |
JP4522738B2 (ja) | パワーオンリセット装置及び電子機器 | |
JP2019220824A (ja) | 発振回路および発振回路の制御方法 | |
EP2711930A2 (en) | Low swing dynamic circuit | |
JP2008158744A (ja) | レギュレータ回路 | |
CN103956997B (zh) | 一种pwm波发生电路 | |
US6788133B2 (en) | Reference voltage providing circuit | |
JP5925625B2 (ja) | 過放電防止回路 | |
EP3282451B1 (en) | Sample and hold circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110804 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130308 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130313 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130424 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130527 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130609 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5303815 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |