JP2011109812A - スイッチング素子の駆動方法及び電源装置 - Google Patents

Abstract

【課題】並列接続したパワーＭＯＳＦＥＴのうち、軽負荷時に動作させるパワーＭＯＳＦＥＴの数を減少させる制御方法において、コストを増加させることなく、高精度に電流を検出するスイッチング素子の駆動方法を提供する。
【解決手段】電源装置において、ローサイドのパワーＭＯＳＦＥＴ部２１内の並列接続されたメインＭＯＳ２２及びサブＭＯＳ２３と、ローサイドのパワーＭＯＳＦＥＴ部２１と同じ半導体基板上に設けられ、ローサイドのパワーＭＯＳＦＥＴ部２１内の並列数よりも少ない数のローサイドのパワーＭＯＳＦＥＴ部２１の負荷に対応する情報を検出するセンスＭＯＳ２５と、センスＭＯＳ２５で検出された情報に基づいて、メインＭＯＳ２２及びサブＭＯＳ２３を駆動する制御部とを備えた。
【選択図】図１

Description

本発明は、スイッチング素子の駆動方法及び電源装置に関し、特に、電子機器等に用いられる同期整流回路におけるチップの小型化に関する。

従来、電子機器等に用いられる電源装置として、図１３に示すような電源装置が知られている。

図１３に示す電源装置では、直流入力電源６０から入力コンデンサ６１を含んで構成された入力部５１に入力された直流電力を、制御部５４の駆動部７０から出力される制御信号に基づいて能動素子６２を含むスイッチング部５２でスイッチングし、転流ダイオード６３や出力フィルタ５５を含んで構成された出力部５３から負荷６６に対して電力が供給される。

また、負荷６６へ出力される電圧や電流は検出部６７で検出され、この検出値と設定部６８で設定された負荷６６の制御目標値とが比較演算部６９で比較され、駆動部７０から比較結果に基づいた制御信号がスイッチング部５２に出力される。このようにして負荷に供給される電力が制御目標値と一致するように制御される。

このような電源装置の具体的な回路構成を図１４に示す。

図１４に示すように、スイッチング部５２は、能動素子（例えばトランジスタやＭＯＳＦＥＴ等）６２で構成されている。出力部５３は、転流ダイオード６３と、チョークコイル６４及び平滑コンデンサ６５で構成された出力フィルタとで構成されている。制御部５４は、比較演算部６９、設定部６８、駆動部７０で構成されている。

さらに、制御部５４は図示しない発振回路を備えており、駆動部７０からパルス信号を能動素子６２に出力する。これにより能動素子６２に印加される直流入力電源６０からの直流電圧Ｖinがスイッチングされる。

能動素子６２がオンの場合には、直流電力はチョークコイル６４及び平滑コンデンサ６５にチャージされると共に負荷６６へ供給される。能動素子６２がオフの場合は、チョークコイル６４及び平滑コンデンサ６５にチャージされていたエネルギーが転流ダイオード６３を介して負荷６６に供給される。

このとき、制御部５４では、比較演算部６９において検出部６７で検出した出力電圧Ｖo をモニタし、これと設定部６８で設定された制御目標値と比較し、駆動部７０から比較結果に基づいた制御信号をスイッチング部５２に出力する。これにより能動素子６２がオンオフ制御され、負荷６６に供給される電力が制御目標値と一致するように制御される。このときの出力電圧Ｖo は以下の（１）式で示される。

Ｖo ＝ＶIN ×（ＴON／Ｔ） …（１）
ただし、ＶINは直流入力電源６０、Ｔは駆動部７０から出力されるパルス信号の周期、ＴONは周期Ｔのうち能動素子６２が導通の時間を示す。すなわち、ＴON／Ｔはデューティ比を示す。

ところで、出力部５３における転流側には、図１４に示すように受動素子であるダイオードを使用するのが通常であるが、転流ダイオード６３は、図１５に示すような電流−電圧特性を有しており、電流がある所定値以上になると、順方向電圧が飽和状態になる。

この飽和電圧は、高速ダイオードにおいては０.９Ｖ〜１.３Ｖ、ショットキーダイオードでは０.４５Ｖ〜０.５５Ｖ程度となっている。このように、転流ダイオード６３の順方向電圧が飽和することにより電力損失が生じ、電源変換効率を悪化させてしまうという問題があった。

さらに、電力損失が大きく素子のジャンクション温度が上昇するため、出力電流を大きくする程、転流ダイオード６３を多くして（２個や３個等）並列接続し、１素子当たりの電力損失を分散させ、ジャンクション温度を抑制する必要があるという問題があった。

この問題を解決するため、従来、図１６に示すように、転流側にＭＯＳＦＥＴ３を使用した同期整流方式の電源装置が知られている。

これは図１７に示すように、ダイオードの電流−電圧特性が非線形性であるのに対し、ＭＯＳＦＥＴの電流−電圧特性がゲート電圧によっては線形性になり、電圧降下がダイオードの場合と比較して小さいことを利用したものである。

図１６に示す電源装置は、スイッチング用のハイサイドのパワーＭＯＳＦＥＴ２を備え、このＭＯＳＦＥＴ２のゲート端子には、制御回路８から制御信号が入力される。ＭＯＳＦＥＴ２が導通状態の場合は、入力電力はチョークコイル４を通って平滑コンデンサ５に充電されると共に負荷６に供給される。

次に、ＭＯＳＦＥＴ２が非導通状態になると、チョークコイル４に蓄えられていた磁気エネルギーが放出され、平滑コンデンサ５及び負荷６を経由して転流電流が検出抵抗７、寄生ダイオード３Ａを流れる。

このとき、検出抵抗７により電圧降下が生じるが、この電圧降下を検出電圧として比較器８０で基準電圧電源８２から出力される基準電圧Ｖref と比較する。そして、検出電圧が基準電圧よりも高い場合には比較器８０はハイレベルを出力し、駆動回路８１を介してＭＯＳＦＥＴ３を導通させる。

この電源回路の変換効率（出力電圧／入力電圧）ηは、図１８に示す如く、出力電流Ｉｏの増加と共に低下していく。これは、下記（２）式で示されるＭＯＳ−ＦＥＴの電力損失ＰFET がオン抵抗Ｒon一定の下、ドレイン電流ＩDの２乗に比例して増加するためである。

ＰFET ＝Ｒon×ＩD² ＝（Ｒon×ＩD）×ＩD …（２）
この問題を解決するため、実開平６−４４３９６号公報（特許文献１）に、ＭＯＳＦＥＴを並列に接続してオン抵抗を１／２にする技術が提案されている。

しかしながら、このような電源装置では、２個のＭＯＳＦＥＴを常に同時に駆動するため、駆動電力も２倍必要となり、重負荷時（＝出力電流Ｉoが大きい領域）の効率を改善することはできるものの、軽負荷時（＝出力電流Ｉoが小さい領域）の損失が相対的に増加し、効率が低下する、という問題があった。

この問題を解決するため、特開２００６−２１１７６０号公報（特許文献２）に、出力電流により、並列接続したＭＯＳＦＥＴのうち、オンにする数を変えるという技術が提案されている。

この技術では、出力電流に応じて、少なくとも、１つＭＯＳＦＥＴを選択して駆動する。例えば、複数のスイッチ素子が全て同一特性、すなわち流せる電流の大きさが同じ場合において、出力電流が小さいとき、すなわち軽負荷時には１つのスイッチング素子を駆動し、出力電流が大きくなるに従って、すなわち重負荷になるに従って駆動するスイッチング素子を増やす。

軽負荷時には１つのスイッチング素子のみを駆動することにより、無駄な駆動電力の消費を防ぎ、重負荷時には複数のスイッチング素子を駆動することによりスイッチ素子の導通損失を小さくすることができる。よって、軽負荷時から重負荷時に渡って、電源効率を向上することができる。

実開平６−４４３９６号公報 特開２００６−２１１７６０号公報 特開２００９−７５９５７号公報

Ｈ． Ｔａｋａｙａ ｅｔ ａｌ．，"Ｃｕｒｒｅｎｔ−ｓｅｎｓｉｎｇ ｐｏｗｅｒ ＭＯＳＦＥＴｓ ｗｉｔｈ ｅｘｃｅｌｌｅｎｔ ｔｅｍｐｅｒａｔｕｒｅ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，"ｉｎ Ｐｒｏｃ． ＩＥＥＥ ＩＳＰＳＤ’０９，Ｊｕｎｅ ２００９，ｐｐ．７３−７６．

しかしながら、特許文献２には出力電流の検出手段については記載されていない。出力電流の検出手段として、一般的に、以下の３つが知られている。

（１）シャント抵抗、（２）ＭＯＳＦＥＴのドレインとソース間の電圧、（３）センスＭＯＳＦＥＴである。

（１）シャント抵抗は、電流の検出精度は高いものの、抵抗に発生する導通損失が大きいという課題がある。

一方、（２）ＭＯＳＦＥＴのドレインとソース間の電圧は、ＭＯＳＦＥＴのドレインとソース間の電圧を検出して、ドレイン電流を算出する手法で、損失は発生しないが、検出精度が低いという課題がある。検出精度が低い理由は、パワーＭＯＳＦＥＴのオン抵抗は数ｍΩと低く、出力電流が１Ａ程度のとき、軽負荷時のドレインとソース間の電圧降下は数ｍＶと低いためである。

上記２つの手法に対して、（３）センスＭＯＳＦＥＴは、低損失と高精度を両立できる手法であることが知られている。センスＭＯＳＦＥＴに関する文献として、例えば、特開２００９−７５９５７号公報（特許文献３）、Ｈ． Ｔａｋａｙａ ｅｔ ａｌ．，“Ｃｕｒｒｅｎｔ−ｓｅｎｓｉｎｇ ｐｏｗｅｒ ＭＯＳＦＥＴｓ ｗｉｔｈ ｅｘｃｅｌｌｅｎｔ ｔｅｍｐｅｒａｔｕｒｅ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，”ｉｎ Ｐｒｏｃ． ＩＥＥＥ ＩＳＰＳＤ’０９，Ｊｕｎｅ ２００９，ｐｐ．７３−７６．（非特許文献１）に記載のものがある。

パワーＭＯＳＦＥＴを２並列とし、それぞれのパワーＭＯＳＦＥＴに、出力電流を検出するためのセンスＭＯＳＦＥＴを実装したブロック図の例を図１９に示す。

パワーＭＯＳＦＥＴ部２１は、常時動作するメインＭＯＳ２２と、軽負荷時に動作を止めるサブＭＯＳ２３から構成される。メインＭＯＳ２２は第１のゲート２４により駆動され、サブＭＯＳ２３は第２のゲート２６により駆動される。

メインＭＯＳ２２には第１のセンスＭＯＳ２５が実装され、サブＭＯＳ２３には第２のセンスＭＯＳ９１が実装される。第１及び第２のセンスＭＯＳの電流は電流検出回路３２、９２により電圧（ｖ1 、ｖ2 ）に変換される。電圧（ｖ1 、ｖ2 ）は、それぞれメインＭＯＳ２２とサブＭＯＳ２３のドレイン電流Ｉd に比例した値となる。

電流検出回路（３２、９２）の出力電圧（ｖ1 、ｖ2 ）は加算器９３により加算（ｖ1 ＋ｖ2 ）され、コンパレータ９４により基準電圧Ｖref と比較され、ゲート電圧制御回路３４により、「メインＭＯＳ２２とサブＭＯＳ２３の両方を動作」、または「メインＭＯＳ２２のみ動作」が選択され、パワーＭＯＳＦＥＴ部２１が駆動される。

このように、従来では、パワーＭＯＳＦＥＴを２並列とした場合、全ての出力電流を検出して制御するために、メインＭＯＳ２２及びサブＭＯＳ２３の両方に、第１のセンスＭＯＳ２５及び第２のセンスＭＯＳ９１を設けている。

しかし、このような技術には以下の２つの課題がある。
（ａ）パワーＭＯＳＦＥＴ部２１に２つのセンスＭＯＳがあるので、パワーＭＯＳＦＥＴのチップサイズが大きい。
（ｂ）制御部３１に２つの電流検出回路があるので、制御ＩＣのチップサイズが大きい。

パワーＭＯＳＦＥＴ及び制御ＩＣのチップサイズが大きいと、電源装置の大型化とコストの増加を招く。

そこで、本発明の目的は、並列接続したパワーＭＯＳＦＥＴのうち、軽負荷時に動作させるパワーＭＯＳＦＥＴの数を減少させる駆動方法において、コストを増加させることなく、高精度に電流を検出するスイッチング素子の駆動方法を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。

すなわち、代表的なものの概要は、第２のスイッチング素子は並列接続された２つ以上のトランジスタから構成され、第２のスイッチング素子と同じ半導体基板上に設けられ、第２のスイッチング素子のトランジスタの並列数より少ない数のセンス・トランジスタにより、第２のスイッチング素子の負荷に対応する情報を検出して、制御部に出力し、制御部により、センス・トランジスタで検出された情報に基づいて、第２のスイッチング素子の負荷が軽いほど、オフ状態のトランジスタの数が多くなるように制御する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

すなわち、代表的なものによって得られる効果は、パワーＭＯＳＦＥＴを並列接続し、電源の出力電流が減少した場合、動作するパワーＭＯＳＦＥＴの並列数を削減するパワーＭＯＳＦＥＴの駆動に際し、電流検出用のセンスＭＯＳを、メインＭＯＳのみに実装することで、パワーＭＯＳＦＥＴと制御回路のＩＣのチップサイズを増加させることなく、高精度に電流を検出することができる。

本発明の実施の形態１に係る電源装置の主要構成を示すブロック図である。 本発明の実施の形態１に係る電源装置の動作時の出力電流波形を示す図である。 本発明の実施の形態１に係る電源装置の動作時のヒステリシス・コンパレータの入力と出力を示す図である。 本発明の実施の形態１に係る電源装置の動作時の出力電流と損失の関係を示す図である。 本発明の実施の形態１に係る電源装置の動作時の出力電流と損失の関係を示す図である。 本発明の実施の形態１に係る電源装置の回路構成を示す回路構成図である。 本発明の実施の形態２に係る電源装置の回路構成を示す回路構成図である。 本発明の実施の形態２に係る電源装置のメインＭＯＳとサブＭＯＳの面積比を１：４にした場合の損失を説明するための説明図である。 本発明の実施の形態３に係る電源装置の主要構成を示すブロック図である。 本本発明の実施の形態３に係る電源装置の動作時の出力電流波形を示す図である。 本発明の実施の形態３に係る電源装置の動作時のＭＯＳＦＥＴ数とコンパレータ基準電圧の関係を示した図である。 本発明の実施の形態４に係る電源装置の主要構成を示すブロック図である。 従来の電源装置の概略構成図である。 従来の電源装置の回路構成図である。 ダイオードの電流−電圧特性を示す図である。 従来の電源装置の回路構成図である。 ＭＯＳＦＥＴの電流−電圧特性を示す図である。 従来の電源装置の出力電流と変換効率の関係を示す図である。 従来の電源装置の構成を示すブロック図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１により、本発明の実施の形態１に係る電源装置の主要構成について説明する。図１は本発明の実施の形態１に係る電源装置の主要構成を示すブロック図であり、ローサイドのパワーＭＯＳＦＥＴ周辺のみを示している。

図１において、電源装置のローサイドのパワーＭＯＳＦＥＴ周辺の構成としては、スイッチング素子であるローサイドのパワーＭＯＳＦＥＴ部２１、制御部３１から構成されている。

パワーＭＯＳＦＥＴ部２１は、常時動作するメインＭＯＳ２２と、軽負荷時に動作を止めるサブＭＯＳ２３から構成されている。メインＭＯＳ２２は第１のゲート２４により駆動され、サブＭＯＳ２３は第２のゲート２６により駆動され、センスＭＯＳ２５はメインＭＯＳ２２のみに実装されている。

制御部３１は、電流検出回路３２と、ヒステリシス・コンパレータ３３と、ゲート電圧制御回路３４から構成されている。

本実施の形態では、図１９に示す従来技術と比べて、センスＭＯＳＦＥＴと電流検出回路の数が少ないので、パワーＭＯＳＦＥＴと制御部のＩＣのチップサイズが小さくなり、コストを増加させることなく、高精度に電流を検出することができる。

次に、図２〜図５により、本発明の実施の形態１に係る電源装置の動作について説明する。図２は本発明の実施の形態１に係る電源装置の動作時の出力電流波形を示す図、図３は本発明の実施の形態１に係る電源装置の動作時のヒステリシス・コンパレータの入力と出力を示す図、図４及び図５は本発明の実施の形態１に係る電源装置の動作時の出力電流と損失の関係を示す図である。

図２に示すように、本実施の形態では、メインＭＯＳ２２に実装されたセンスＭＯＳ２５により、電源の出力電流Ｉout が変化したときに、２並列接続されたパワーＭＯＳＦＥＴ（２２、２３）の並列数を切り替えている。ここで、メインＭＯＳ２２とサブＭＯＳ２３の面積は等しい。

図２の(１)の領域（２並列動作領域）では、出力電流はメインＭＯＳ２２とサブＭＯＳ２３の両方に均等に流れる。図２の(１)領域において、出力電流は時間とともに低下し、時間Ｔ1 で２並列から１並列に切り替わる。このときのメインＭＯＳ２２のドレイン電流を「しきい電流Ｉ1 」とする。

(２)の領域は１並列で動作し、時間Ｔ2 で１並列から２並列に切り替わる。このときのメインＭＯＳ２２のドレイン電流を「しきい電流Ｉ2 」とすると、Ｉ2 ＞Ｉ1 となる。「２並列から１並列」と「１並列から２並列」で、メインＭＯＳ２２のドレイン電流のしきい値が異なるため、ヒステリシス・コンパレータ３３により、２つの電流しきい値（Ｉ1 とＩ2 ）に対応している。

なお、本実施の形態では、ヒステリシス・コンパレータ３３を用いた例で説明したが、これに限らず、２並列から１並列に切り替わる際のメインＭＯＳ２２のドレイン電流のしきい電流Ｉ1 と、１並列から２並列に切り替わる際のメインＭＯＳ２２のドレイン電流のしきい電流Ｉ2 を検出し、出力信号を切り替えることができる回路などであれば、他のコンパレータなどを用いてもよい。

図３に示すように、ヒステリシス・コンパレータ３３は、メインＭＯＳ２２のドレイン電流に比例する入力電圧ｖinに対して、１並列の出力と２並列の出力を出力電圧ｖout として出力している。また、図３の矢印は時系列の変化を示している。

図３の(１)、(２)、(３)は図２の番号に相当する。実線は２並列で動作する範囲、点線は１並列で動作する範囲を示している。

２並列で動作する(１)から出力電流の減少に伴い、ヒステリシス・コンパレータ３３の入力ｖinは減少し、時間Ｔ1 において、２並列から１並列に切り替わるしきい値に達し、１並列動作に移行する。

その後、(２)の領域では、出力電流が増加し、時間Ｔ2 で１並列から２並列に切り替わるしきい値に達し、２並列に移行し、それ以上の出力電流では、(３)の領域となる。

ここで、常時１並列で動作させた場合と、常時２並列で動作させた場合の損失について説明する。

図４に示す図では、実線が常時１並列で動作させた場合、点線が常時２並列で動作させた場合を示している。

図４において、出力電流が５Ａ以上の領域では、２並列で動作させた方が損失が低く、５Ａ以下の領域では１並列の方が損失が低い。図５は図４の６Ａ以下の範囲を拡大した図で、５Ａ以下では１並列の損失が低いことが分かる。

以上から、出力電流が５Ａ以下の範囲では１並列で動作し、５Ａ以上の範囲では２並列で動作させることで、広い電流範囲に渡り低損失（＝高効率）を達成することができる。

次に、図６により、本発明の実施の形態１に係る電源装置の回路構成について説明する。図６は本発明の実施の形態１に係る電源装置の回路構成を示す回路構成図である。

図６において、電源回路は、直流入力電源１、スイッチング素子であるハイサイドのパワーＭＯＳＦＥＴ２、ローサイドのパワーＭＯＳＦＥＴ（２２、２３）、センスＭＯＳ２５、チョークコイル４、平滑コンデンサ５、プロセッサなどの負荷６、制御回路８、駆動部７０から構成されている。

センスＭＯＳ２５には、センスＭＯＳ２５により電流を検出するための、例えば、検出用抵抗などが設けられており、検出用抵抗などから電流検出回路３２に電流の情報が出力される。なお、検出用抵抗はこれに限らず、センスＭＯＳ２５により電流を検出することができるものであればよい。

図６においては、電流検出回路３２、制御回路８、駆動部７０が、図１に示す制御部３１に相当する。

また、ハイサイドのパワーＭＯＳＦＥＴ２は１並列であるのに対し、ローサイドのパワーＭＯＳＦＥＴは２並列で、常時動作するメインＭＯＳ２２と、軽負荷時に動作を止めるサブＭＯＳ２３からなる。また、メインＭＯＳ２２とサブＭＯＳ２３の面積比は１：１となっている。

ハイサイドＭＯＳＦＥＴと比べて、ローサイドＭＯＳＦＥＴを２並列とする方が、損失低減効果が大きい理由を以下に説明する。

高性能プロセッサなど、比較的大きな電流を消費するＬＳＩに電力を供給する電源には、図６に示すような非絶縁型のＤＣ／ＤＣコンバータが使用される。サーバやデスクトップ・パソコンなどの入力電圧Ｖin１は１２Ｖで、負荷６となるＬＳＩの動作電圧は１Ｖ程度なので、ハイサイドのパワーＭＯＳＦＥＴ２のデューティ、すなわち、ハイサイドのパワーＭＯＳＦＥＴ２に電流が流れる期間は、全周期の１０％以下となる。

これに対して、ローサイドのパワーＭＯＳＦＥＴ（２２、２３）に電流が流れる期間は全周期の９０％以上なので、ハイサイドのパワーＭＯＳＦＥＴ２と比べて、ローサイドのパワーＭＯＳＦＥＴ（２２、２３）は導通損失が大きくなる。

よって、ローサイドのパワーＭＯＳＦＥＴ（２２、２３）には、ハイサイドのパワーＭＯＳＦＥＴ２と比べて、チップサイズの大きいもの、または、並列接続した構成が使用される。したがって、ローサイドのパワーＭＯＳＦＥＴ（２２、２３）のドライブ損失は大きくなり、軽負荷時に並列接続したローサイドのパワーＭＯＳＦＥＴ（２２、２３）のうち、動作するＭＯＳＦＥＴの数を減らすことによる、ドライブ損失の低減効果は大きい。

なお、本実施の形態では、メインＭＯＳ２２とサブＭＯＳ２３の面積比を１：１としているが、センスＭＯＳ２５を除いたメインＭＯＳ２２とサブＭＯＳ２３の面積比を１：１としてもよい。

（実施の形態２）
実施の形態２は、実施の形態１において、２並列接続されたローサイドにパワーＭＯＳＦＥＴのメインＭＯＳ２２とサブＭＯＳ２３の面積比を１：４としたものである。

図７により、本発明の実施の形態２に係る電源装置の回路構成について説明する。図７は本発明の実施の形態２に係る電源装置の回路構成を示す回路構成図である。

図７において、図６に示した実施の形態１と異なる点は、２並列接続されたローサイドのパワーＭＯＳＦＥＴのメインＭＯＳ２２とサブＭＯＳ２３の面積比が１：４ということである。

メインＭＯＳ２２とサブＭＯＳ２３の面積の合計値は、図６に示す実施の形態１と等しい。メインＭＯＳ２２の面積を小さくしたことで、ドライブ損失が小さくなり、出力電流が大幅に小さくなったときの損失が低減する。

次に、図８により、本発明の実施の形態２に係る電源装置のメインＭＯＳとサブＭＯＳの面積比を１：４にした場合の損失について説明する。図８は本発明の実施の形態２に係る電源装置のメインＭＯＳとサブＭＯＳの面積比を１：４にした場合の損失を説明するための説明図であり、図５に示す実施の形態１の出力電流と損失の図に、メインＭＯＳとサブＭＯＳの面積比が１：４の結果を追加したものである。

図８において、面積比１：４のプロットは白抜きの○で示す。実施の形態１の面積比が１：１とは出力電流２Ａでクロスし、本実施の形態では２Ａ以下の領域で、損失が小さいことが分かる。

面積比１：４の損失が出力電流の増加とともに急激に増加する理由は、ドライブ損失と比べて、導通損失が支配的となるためである。

以上により、本実施の形態では、２並列に接続したパワーＭＯＳＦＥＴのうち、メインＭＯＳ２２の面積をサブＭＯＳ２３と比べて、小さくすることで、実施の形態１の面積が同じ場合と比べて、より小さい出力電流において、損失を低減することができる。

なお、本実施の形態において、メインＭＯＳ２２の面積をサブＭＯＳ２３と比べて、小さくしているが、これは、「ＭＯＳの面積が大きい→入力容量（ゲート容量）が大きい→ドライブ損失が大きい」という関係を利用し、メインＭＯＳの面積を小さくして、ドライブ損失を低減するようにしているが、メインＭＯＳの入力容量をサブＭＯＳの入力容量より小さくすることができれば、どのような構成をとってもよい。

なお、本実施の形態では、メインＭＯＳ２２とサブＭＯＳ２３の面積比を１：４としているが、センスＭＯＳ２５を除いたメインＭＯＳ２２とサブＭＯＳ２３の面積比を１：４としてもよい。

（実施の形態３）
実施の形態３は、実施の形態１において、サブＭＯＳを２つにしたものである。

図９により、本発明の実施の形態３に係る電源装置の主要構成について説明する。図９は本発明の実施の形態３に係る電源装置の主要構成を示すブロック図であり、ローサイドのパワーＭＯＳＦＥＴ周辺のみを示している。

図９において、図１に示す実施の形態１と異なる点は、第３のゲート４２により駆動され、軽負荷時に動作を止めるサブＭＯＳ４１が追加され、パワーＭＯＳＦＥＴが３並列に接続されて、サブＭＯＳ（２３、４１）が２つあり、第１のコンパレータ８６及び第２のコンパレータ８８があり、第１のコンパレータ８６及び第２のコンパレータ８８の基準電圧Ｖref を設定する基準電圧設定回路（８７、８９）を備えることであり、その他の構成は、図１に示す実施の形態１と同様である。

ここで、第１のコンパレータ８６はパワーＭＯＳＦＥＴの並列数が減るときの、メインＭＯＳ２２のドレイン電流を判定し、第２のコンパレータ８８はパワーＭＯＳＦＥＴの並列数が増えるときの、メインＭＯＳ２２のドレイン電流を判定する。

第１のコンパレータ８６と第２のコンパレータ８８の基準電圧Ｖref は、並列接続されたパワーＭＯＳＦＥＴのうち動作している数により決定されるので、ゲート電圧制御回路３４からは、動作中のパワーＭＯＳＦＥＴの並列数の情報が、基準電圧Ｖref の基準電圧設定回路（８７、８９）に送信される。

次に、図１０及び図１１により、本発明の実施の形態３に係る電源装置の動作について説明する。図１０は本発明の実施の形態３に係る電源装置の動作時の出力電流波形を示す図、図１１は本発明の実施の形態３に係る電源装置の動作時のＭＯＳＦＥＴ数とコンパレータ基準電圧の関係を示した図である。

図１０に示すように、本実施の形態では、メインＭＯＳ２２に実装されたセンスＭＯＳ２５により、電源の出力電流Ｉout が変化したときに、３並列接続されたパワーＭＯＳＦＥＴ２２、２３、４１の並列数を切り替えている。

初期的に、３並列接続されたパワーＭＯＳＦＥＴは全て動作しており、時間Ｔ1 において、メインＭＯＳ２２のドレイン電流Ｉd がしきい値Ｉ1 に達し、３並列から２並列に移行し、サブＭＯＳ（２）４１は動作を止める。

時間Ｔ2 において、メインＭＯＳ２２のドレイン電流Ｉd がしきい値Ｉ2 に達し、２並列から１並列に移行し、サブＭＯＳ（１）２３は動作を止める。時間Ｔ3 において、メインＭＯＳ２２のドレイン電流Ｉd がしきい値Ｉ3 に達し、１並列から２並列に移行し、サブＭＯＳ（１）２３は動作を始める。

時間Ｔ4 において、メインＭＯＳ２２のドレイン電流Ｉd がしきい値Ｉ4 に達し、２並列から３並列に移行し、サブＭＯＳ（２）４１は動作を始める。ドレイン電流のしきい値（Ｉ1 、Ｉ2 、Ｉ3 、Ｉ4 ）には、Ｉ4 ＞Ｉ1 、Ｉ3 ＞Ｉ2 の関係がある。

本実施の形態では、第１のコンパレータ８６及び第２のコンパレータ８８で、ドレイン電流のしきい値（Ｉ1 、Ｉ2 、Ｉ3 、Ｉ4 ）を扱うために、第１のコンパレータ８６及び第２のコンパレータ８８の基準電圧Ｖref を、図１１に示すように変更している。

動作中のパワーＭＯＳＦＥＴ数が２のときは、基準電圧設定回路８７から第１のコンパレータ８６に、並列数が１つに減る基準電圧Ｖ2 が送信される。基準電圧Ｖ2 は図１０に示すメインＭＯＳ２２の電流しきい値Ｉ2 に対応する。また、基準電圧設定回路８９から第２のコンパレータ８８に、並列数が３つに増える基準電圧Ｖ4 が送信され、基準電圧Ｖ4 は図１０に示すメインＭＯＳ２２の電流しきい値Ｉ4 に対応する。

電流検出回路３２の出力ｖ1 が基準電圧Ｖ2 に達したとき、２並列から１並列に移行し、出力ｖ1 がＶ4 に達したとき、２並列から３並列に移行する。

また、動作中のパワーＭＯＳＦＥＴ数が１のとき、第１のコンパレータ８６はディスエーブルとなり動作しない。一方、第２のコンパレータ８８には、基準電圧設定回路８９から、並列数が２つに増える基準電圧Ｖ3 が送信され、基準電圧Ｖ3 は図１０に示すメインＭＯＳ２２の電流しきい値Ｉ3 に対応する。電流検出回路３２の出力ｖ1 が基準電圧Ｖ3 に達したとき、１並列から２並列に移行する。

また、動作中のパワーＭＯＳＦＥＴ数が３のとき、第２のコンパレータ８８はディスエーブルとなり動作しない。一方、第１のコンパレータ８６には、基準電圧設定回路８７から、並列数が２つに減る基準電圧Ｖ1 が送信され、基準電圧Ｖ1 は図１０に示すメインＭＯＳ２２の電流しきい値Ｉ1 に対応する。電流検出回路３２の出力ｖ1 が基準電圧Ｖ1 に達したとき、３並列から２並列に移行する。

このように、本実施の形態により、パワーＭＯＳＦＥＴの平列数を出力電流に応じて、３段階に切り替えることで、実施の形態１と比べて、広い電流範囲に渡り、損失を低減することができる。

（実施の形態４）
実施の形態４は、実施の形態１において、電流検出回路３２の出力をデジタル信号に変換し、デジタル制御回路により演算するようにしたものである。

図１２により、本発明の実施の形態４に係る電源装置の主要構成について説明する。図１２は本発明の実施の形態４に係る電源装置の主要構成を示すブロック図であり、ローサイドのパワーＭＯＳＦＥＴ周辺のみを示している。

図１２において、図１に示す実施の形態１と異なる点は、制御部３１において、アナログ−デジタル変換器（ＡＤＣ）１１１を用いて、電流検出回路３２の出力電圧ｖ1 をデジタル信号に変換し、デジタル制御回路１１２により演算した後、デジタル−アナログ変換器（ＤＡＣ）１１３を介して、ゲート電圧制御回路３４に演算結果を出力することであり、その他の構成は、図１に示す実施の形態１と同様である。

デジタル制御回路１１２を用いることで、実施の形態１〜３のようなコンパレータを用いたアナログ回路より、回路構成が簡略化される。

例えば、パワーＭＯＳＦＥＴの並列数が５で、全てが動作する場合、メインＭＯＳ２２のドレイン電流を検出し、これを５倍すれば、電源の出力電流となる。また、パワーＭＯＳＦＥＴの並列数が５で、そのうち３つが動作する場合、メインＭＯＳのドレイン電流を検出し、これを３倍すれば、電源の出力電流となるので、制御部３１の回路構成を変更することなく、異なる並列数、異なる動作数に対応できる。

なお、実施の形態１〜４では、パワーＭＯＳＦＥＴの並列数を２個、または３個として説明したが、並列数が４個以上においても、電源装置の大型化、高コスト化を招くことなく、軽負荷時の損失低減効果があることはいうまでもない。

また、実施の形態１〜４では、並列接続するパワーＭＯＳＦＥＴを、非絶縁型ＤＣ／ＤＣコンバータのローサイドに適用した場合について記載したが、ハイサイドＭＯＳＦＥＴに適用した場合も、電源装置の大型化、高コスト化を招くことなく、軽負荷時の損失低減効果があることはいうまでもない。

また、実施の形態１〜４では、センスＭＯＳ２５をメインＭＯＳ２２の１つだけに設ける例で説明したが、パワーＭＯＳＦＥＴの並列数が３以上の場合には、パワーＭＯＳＦＥＴの並列数よりも少ない数のセンスＭＯＳをメインＭＯＳ２２とサブＭＯＳの一部に設けるようにしてもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、電源装置に関し、特に、電子機器等に用いられる同期整流回路を有する電源装置に広く適用可能である。

１…直流入力電源、２…ハイサイドのパワーＭＯＳＦＥＴ、３…ＭＯＳＦＥＴ、４、６４…チョークコイル、５、６５…平滑コンデンサ、６、６６…プロセッサなどの負荷、７…検出抵抗、８…制御回路、２１…パワーＭＯＳＦＥＴ部、２２…メインＭＯＳ、２３、４１…サブＭＯＳ、２４…第１のゲート、２５…センスＭＯＳ、２６…第２のゲート、３１…制御部、３２、９２…電流検出回路、３３…ヒステリシス・コンパレータ、３４…ゲート電圧制御回路、４２…第３のゲート、５１…入力部、５２…スイッチング部、５３…出力部、５４…制御部、５５…出力フィルタ、６０…直流入力電源、６１…入力コンデンサ、６２…能動素子、６３…転流ダイオード、６７…検出部、６８…設定部、６９…比較演算部、７０…駆動部、８０…比較器、８１…駆動回路、８２…基準電圧電源、８６…第１のコンパレータ、８７、８９…基準電圧設定回路、８８…第２のコンパレータ、９１…第２のセンスＭＯＳ、９３…加算器、１１１…ＡＤＣ、１１２…デジタル制御回路、１１３…ＤＡＣ。

Claims (7)

1. 制御部により、電圧入力端子と基準電位端子との間に直列に接続された第１のスイッチング素子及び第２のスイッチング素子を相補的にオン、オフ制御して、前記第１のスイッチング素子及び前記第２のスイッチング素子の接続ノードに接続されるインダクタンス素子に対して電流を流して前記電圧入力端子に印加されている電圧を変換した電圧を出力させる電源装置におけるスイッチング素子の駆動方法であって、
   前記第２のスイッチング素子は並列接続された２つ以上のトランジスタから構成され、前記第２のスイッチング素子と同じ半導体基板上に設けられ、前記第２のスイッチング素子の前記トランジスタの並列数より少ない数のセンス・トランジスタにより、前記第２のスイッチング素子の負荷に対応する情報を検出して、前記制御部に出力し、
   前記制御部により、前記センス・トランジスタで検出された情報に基づいて、前記第２のスイッチング素子の負荷が軽いほど、オフ状態のトランジスタの数が多くなるように制御することを特徴とするスイッチング素子の駆動方法。
2. 請求項１記載のスイッチング素子の駆動方法において、
   前記制御部内に設けられ、前記センス・トランジスタに接続された電流検出回路により、前記センス・トランジスタからの負荷に対応する情報を電圧に変換することを特徴とするスイッチング素子の駆動方法。
3. 請求項２記載のスイッチング素子の駆動方法において、
   前記制御部内に設けられ、前記電流検出回路に接続されたコンパレータにより、２つのしきい値に基づいて、前記トランジスタのオン・オフ制御を行うための信号を出力することを特徴とするスイッチング素子の駆動方法。
4. 請求項１記載のスイッチング素子の駆動方法において、
   前記第２のスイッチング素子の並列接続された２つ以上のトランジスタは、少なくとも１つは入力容量が異なるトランジスタであることを特徴とするスイッチング素子の駆動方法。
5. 請求項２記載のスイッチング素子の駆動方法において、
   前記制御部内に設けられ、前記電流検出回路に接続された２つ以上のコンパレータにより、前記トランジスタのオン・オフ制御を行うための信号を出力し、前記２つ以上のコンパレータのしきい値を決定する基準値を前記第２のスイッチング素子のオン状態のトランジスタの数に応じて、変化させることを特徴とするスイッチング素子の駆動方法。
6. 請求項２記載のスイッチング素子の駆動方法において、
   前記制御部内に設けられ、前記電流検出回路に接続されたアナログ−デジタル変換器により、前記電流検出回路からの出力をデジタル信号に変換し、
   前記アナログ−デジタル変換器からのデジタル信号が入力されるデジタル制御回路により、前記デジタル信号に基づいて、前記トランジスタのオン・オフ制御を行うための信号を出力することを特徴とするスイッチング素子の駆動方法。
7. 電圧入力端子と基準電位端子との間に直列に接続された第１のスイッチング素子及び並列接続された２つ以上のトランジスタから構成された第２のスイッチング素子と、
   前記第２のスイッチング素子と同じ半導体基板上に設けられ、前記第２のスイッチング素子の負荷に対応する情報を検出する、前記トランジスタの並列数より少ない数のセンス・トランジスタと、
   前記第１のスイッチング素子及び前記第２のスイッチング素子を相補的にオン、オフ制御して、前記第１のスイッチング素子及び前記第２のスイッチング素子の接続ノードに接続されるインダクタンス素子に対して電流を流して前記電圧入力端子に印加されている電圧を変換した電圧を出力させ、前記センス・トランジスタで検出された情報に基づいて、前記第２のスイッチング素子の負荷が軽いほど、オフ状態のトランジスタの数が多くなるように制御する制御部とを備えたことを特徴とする電源装置。

Images