JP2011091530A

JP2011091530A - コンデンサマイクロホン

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Publication number: JP2011091530A
Application number: JP2009242197A
Authority: JP
Inventors: Yutaka Akino; 裕秋野
Original assignee: Audio Technica KK
Current assignee: Audio Technica KK
Priority date: 2009-10-21
Filing date: 2009-10-21
Publication date: 2011-05-06
Anticipated expiration: 2029-10-21
Also published as: JP5398467B2

Abstract

【課題】ユニット化された専用のディレイラインを用いることなく、音声信号パルスを静電容量の変化に応じて所定位相ずらすＬＣ回路を構成できるようにする。
【解決手段】振動板との間で静電容量をもつ固定極１２０を複数の固定極片１２１〜１２４に分割し、各固定極片１２１〜１２４をコイル（インダクタ素子）１５１を介して直列に接続してＬＣ回路１２を構成する。
【選択図】図２

Description

本発明は、コンデンサマイクロホンに関し、さらに詳しく言えば、マイクロホンユニットの静電容量変化をデジタル処理して音声信号を得るようにしたコンデンサマイクロホンに関するものである。

コンデンサマイクロホンは、振動板と固定電極との組合せからなる一種のコンデンサを備え、音波による振動板の変位に伴う静電容量変化を電気信号として取り出すために、振動板と固定電極との間に直流電圧を加える必要がある。この直流電圧が成極電圧と呼ばれるもので、マイクロホンユニットの外部から電圧を印加する方法と、エレクトレット材により成極電圧を与える方法とがある。

また、コンデンサマイクロホンにおいては、振動板と固定電極との間のインピーダンスが非常に高いことから、ＦＥＴや真空管といったインピーダンス変換器を用いて、所定レベルの電圧信号を得るようにしている。

しかしながら、上記従来のコンデンサマイクロホンは、静電容量変化を電圧に変換する際に、外部からの電界や磁界の影響を受けやすい。また、インピーダンス変換器を用いているために、例えば周囲の湿度が高いときには、インピーダンス変換器に固有の電荷漏洩を起こして雑音を発生させることがある。

さらには、エレクトレット型コンデンサマイクロホンは、例えば携帯電話機用などとして小型化が可能であるが、エレクトレット材は熱に弱いため、基板に実装する場合、リフローハンダ法が適用できない。したがって、抵抗やコンデンサなどのチップ部品とは別に実装しなければならない、という問題がある。

そこで、本出願人は、上記した問題を解決するため、特許文献１として、静電容量変化をデジタル信号に変換して音声信号を得るようにしたコンデンサマイクロホンを提案している。

すなわち、特許文献１に記載された発明は、第１クロックパルスを出力する第１クロック出力手段および上記第１クロックパルスよりも低周波数の第２クロックパルスを出力する第２クロック出力手段と、コンデンサマイクロホンユニットの静電容量とコイルのインダクタンスとを含むＬＣ回路からなり、上記第２クロックパルスを上記静電容量の変化に応じて所定位相ずらして音声信号として出力する音声信号出力回路と、上記第２クロックパルスを上記音声信号に対する基準信号として出力する基準信号出力回路と、上記音声信号と上記基準信号とを得て、上記基準信号に対して上記音声信号が位相進みを持つときに進相パルス信号を出力し、位相遅れを持つときに遅相パルス信号を出力する位相比較手段と、上記進相パルス信号と上記第１クロックパルスとの論理積により加算パルスを出力する第１論理積回路と、上記遅相パルス信号と上記第１クロックパルスとの論理積により減算パルスを出力する第２論理積回路と、上記加算パルスと減算パルスとを計数して音声データ信号を出力する加減算計数器とを備えていることを特徴としている。

これによれば、静電容量変化を電圧に変換しないために、周囲の電磁界の影響を受けにくい。また、インピーダンス変換器の電荷漏洩による雑音も発生しない。さらには、エレクトレット材などによる成極電圧を必要としないため、抵抗やコンデンサなどのチップ部品と一緒にリフローハンダ法による実装方法も可能になる、と言った利点が得られる。

特開２００３−２３６９１号公報

ところで、パルスを遅延する遅延線として、それ専用のユニット化されたディレイラインが市販されている（例えば、エルメック社製の商品名「ＴＤＰ」シリーズの出力ディレイライン参照）。

上記特許文献１に記載された発明を実施するにあたって、上記専用のディレイラインを用い、そのコンデンサにマイクロホンユニットを直列に接続すれば、音声信号パルスを静電容量の変化に応じて所定位相ずらすＬＣ回路が容易に得られる。

しかしながら、市販品の専用ディレイラインはユニット化されているため、それを用いることは、マイクロホンユニットを設計するうえで、部品配置等の制約を受け、場合によっては、上記ＬＣ回路をマイクロホンユニット内に組み込めない、という問題が生ずる。

したがって、本発明の課題は、上記特許文献１に記載された発明において、ユニット化された専用のディレイラインを用いることなく、音声信号パルスを静電容量の変化に応じて所定位相ずらすＬＣ回路を構成できるようにすることにある。

上記課題を解決するため、本発明は、ともに円板状に形成された振動板と固定極とを所定の間隔をもって対向的に配置してなるマイクロホンユニットと、第１クロックパルスを出力する第１クロック出力手段および上記第１クロックパルスよりも低周波数の第２クロックパルスを出力する第２クロック出力手段と、上記マイクロホンユニットの静電容量とコイルのインダクタンスとを含むＬＣ回路からなり、上記第２クロックパルスを上記静電容量の変化に応じて所定位相ずらして音声信号として出力する音声信号出力回路と、上記第２クロックパルスを上記音声信号に対する基準信号として出力する基準信号出力回路と、上記音声信号と上記基準信号とを得て、上記基準信号に対して上記音声信号が位相進みを持つときに進相パルス信号を出力し、位相遅れを持つときに遅相パルス信号を出力する位相比較手段と、上記進相パルス信号と上記第１クロックパルスとの論理積により加算パルスを出力する第１論理積回路と、上記遅相パルス信号と上記第１クロックパルスとの論理積により減算パルスを出力する第２論理積回路と、上記加算パルスと上記減算パルスとを計数して音声データ信号を出力する加減算計数器とを備えているコンデンサマイクロホンにおいて、上記固定極を複数の固定極片に分割し、上記各固定極片を上記コイルを介して直列に接続して上記ＬＣ回路を構成したことを特徴としている。

本発明の好ましい態様によれば、上記各固定極片が同一面積となるように、上記固定極が等角度で少なくとも３つ以上に分割される。

また、上記各固定極片の周縁から半径方向外側に向けて電極端子が引き出されており、上記電極端子間に上記コイルが接続されることが好ましい。

本発明によれば、固定極を複数の固定極片に分割し、各固定極片をコイル（インダクタ素子）を介して直列に接続することにより、専用のディレイラインを用いることなく、音声信号パルスを静電容量の変化に応じて所定位相ずらすＬＣ回路を容易に得ることができる。しかも、小型のコイルを固定極に組み込むだけでよいため、マイクロホンユニットの設計の自由度が高められる。

また、各固定極片の周縁から半径方向外側に向けて電極端子を引き出しておけば、各固定極片間にコイルを容易に取り付けることができ、作業性の改善がはかれる。

本発明の実施形態に係るコンデンサマイクロホンのブロック図。上記コンデンサマイクロホンにおける固定極を示す平面図。上記固定極から分割された固定極片とコイルとからなるＬＣ回路の等価回路図。基準信号と音声信号の位相関係を示す波形図。進相パルスと遅相パルスを示す波形図。クロックパルス、加算パルスおよび減算パルスを示す波形図。

次に、図１ないし図６により、本発明の実施形態について説明するが、本発明はこれに限定されるものではない。

まず、図を参照して、この実施形態に係るコンデンサマイクロホン１は、音声信号出力回路１０と、基準信号出力回路２０と、高速のクロックパルスを発生するクロックパルス発生器３０およびそのクロックパルスを所定の分周比で分周する分周器３１と、音声信号と基準信号の位相を比較する位相比較器４０と、位相比較器４０から出力されるパルスを加算パルスと減算パルスとに変換するＰＮＭ変換部５０と、その加算パルスと減算パルスとを計数して音声データを出力する加減算計数器６０とを備えている。

音声信号出力回路１０は、コンデンサマイクロホンユニット（以下、「マイクロホンユニット」）１１と、マイクロホンユニット１１の静電容量（Ｃ）とコイルのインダクタンス（Ｌ）とからなるＬＣ回路１２とを備えている。

図３に模式的に示すように、マイクロホンユニット１１は、ダイアフラムリング１３１に張設された振動板１３０と固定極１２０とを図示しない電気絶縁性のスペーサリングを介して対向的に配置することにより構成されるが、その構成はシンプルであってよく、エレクトレット材などによる成極電圧は不要である。

図２に示すように、固定極１２０は、上記ＬＣ回路１２を構成するため、複数の固定極片に分割される。分割数および各固定極片の面積は任意に決められてよいが、３つ以上で、各固定極片の面積はほぼ同一であることが好ましい。

この実施形態において、固定極１２０は、プリント基板１４０上に形成された銅箔よりなり、９０゜の等角度で面積の等しい４つの固定極片１２１，１２２，１２３，１２４に分割されている。これにより、図３に示すように、固定極１２０と振動板１３０との間には、４つの静電容量Ｃ１が並列に存在することになる。

４つの固定極片のうち、隣接する２つの固定極片が信号入力側（ＩＮ）と信号出力側（ＯＵＴ）に選ばれる。この実施形態では、固定極片１２１を信号入力側（ＩＮ），固定極片１２４を信号出力側（ＯＵＴ）として、各固定極片１２１，１２２，１２３，１２４がコイル（インダクタ素子）１５１を介して直列に接続される。

すなわち、固定極片１２１と固定極片１２２との間，固定極片１２２と固定極片１２３との間および固定極片１２３と固定極片１２４との間に、それぞれコイル１５１が接続される。各コイル１５１のインダクタンスＬ１はほぼ同じであることが好ましい。

このように、振動板１３０と対向する固定極１２０を例えば４つの固定極片１２１〜１２４に分割し、その各々をコイル１５１を介して直列に接続することにより、専用のディレイラインを用いることなく、図３に例示するように、コイル１５１のインダクタンスＬ１と、振動板１３０と固定極片１２１〜１２４との間に存在する静電容量Ｃ１とによるＬＣ回路（遅延線）１２が構成される。

なお、図２に示すように、各固定極片１２１〜１２４ごとに、プリント基板１４０に半径方向外側に延びる舌片１４１〜１４４を連設し、各舌片１４１〜１４４に、各固定極片１２１〜１２４の周縁から引き出された電極端子１２１ａ〜１２４ａを形成することにより、コイル１５１を各固定極片間に容易に接続することができる。

この実施形態において、基準信号出力回路２０も、可変容量コンデンサ２１の静電容量Ｃ２とコイル２２のインダクタンスＬ２とからなる基準信号位相調整用のＬＣ回路２３を備えている。

クロックパルス発生器（第１クロック出力手段）３０には、例えば水晶発振器が用いられ、高速（高周波数）のクロックパルスＣＫ１を分周器（第２クロック出力手段）３１とＰＮＭ変換部５０とに与える。分周器３１は、そのクロックパルスＣＫ１を所定の分周比で分周して低速（低周波数）のクロックパルスＣＫ２に変換する。

このクロックパルスＣＫ２が、それぞれ電圧増幅器Ａおよび保護抵抗Ｒを介して音声信号出力回路１０のＬＣ回路１２と、基準信号出力回路２０のＬＣ回路２３とに入力される。

音声信号出力回路１０において、マイクロホンユニット１１の静電容量Ｃ１は入力音圧によって変化するため、クロックパルスＣＫ２は、その静電容量Ｃ１に応じて位相がずらされ、音声信号として電圧フォロワＦを介して位相比較器４０の一方の入力端子４０ａに与えられる。

基準信号出力回路２０において、クロックパルスＣＫ２は、そのＬＣ回路２３に設定されている時定数分位相がずらされるが、可変容量コンデンサ２１による位相調整時を除いてその位相は一定であり、上記音声信号に対する基準信号として同じく電圧フォロワＦを介して位相比較器４０の他方の入力端子４０ｂに与えられる。

位相比較器４０は、音声信号出力回路１０からの音声信号と基準信号出力回路２０からの基準信号の位相を比較し、基準信号に対して音声信号が位相進みを持つときに第１出力端子４０ｃに進相パルスＳ１を出力し、基準信号に対して音声信号が位相遅れを持つときに第２出力端子４０ｄに遅相パルスＳ２を出力する。

この実施形態において、位相比較器４０は、入力波形の立ち上がりで動作する位相周波数型比較器（ＰｈａｓｅＦｒｅｑｕｅｎｃｙＣｏｍｐａｒａｔｏｒ）であって、例えばモトローラ社製の集積回路ＭＣ４０４４などを使用することができる。

ＰＮＭ（ＰｕｌｓｅＮｕｍｂｅｒＭｏｄｕｌａｔｉｏｎ）変換部５０は、ともに２入力型の第１ないし第３の３つの論理積回路５１〜５３と、１つの排他論理和回路５４とを有し、上記進相パルスＳ１および遅相パルスＳ２のパルス幅をクロックパルスＣＫ１のパルス数に変換して加算パルスＰ１と減算パルスＰ２とを出力する。

なお、このパルス数変換を高精度に行うには、クロックパルスＣＫ１のパルス幅を進相パルスＳ１および遅相パルスＳ２のパルス幅よりも十分に短くする必要がある。

第１論理積回路５１の一方の入力端子は、位相比較器４０の第１出力端子４０ｃに接続され、他方の入力端子は、第３論理積回路５３の出力端子と接続されている。第２論理積回路５２の一方の入力端子は、位相比較器４０の第２出力端子４０ｄに接続され、他方の入力端子は、第３論理積回路５３の出力端子と接続されている。

第３論理積回路５３の一方の入力端子は、クロックパルス発生器３０に接続され、他方の入力端子は、排他論理和回路５４の出力端子と接続されている。排他論理和回路５４の一方の入力端子は、位相比較器４０の第１出力端子４０ｃに接続され、他方の入力端子は、位相比較器４０の第２出力端子４０ｄに接続されている。

排他論理和回路５４の真理値は、入力が〔０，０〕もしくは〔１，１〕のとき出力が〔０〕となり、入力が〔１，０〕もしくは〔０，１〕のとき出力が〔１〕となる。なお、〔０〕はＬレベルと同義，〔１〕はＨレベルと同義である。

この実施形態において、加減算計数器６０は、アップダウンバイナリカウンタからなり、ＰＮＭ変換部５０からの加算パルス信号Ｐ１と、減算パルス信号Ｐ２とに基づいて可逆的な加減算を行い、その音声データを例えば１２ビットもしくは１６ビットのパラレルデータとして出力する。

なお、加減算計数器６０は、上記音声信号の位相が変化する前の状態を保持し、位相変化が起こったときにのみアップもしくはダウンカウントする。また、この実施形態においては、ディジタルの音声データをそのまま出力する第１出力端子ＯＵＴ１と、音声データをＤ／Ａ変換器６１によりアナログ信号に変換して出力する第２出力端子ＯＵＴ２とを備えている。

次に、図４ないし図６を参照して、このコンデンサマイクロホン１の動作について説明する。分周器３１から、音声信号出力回路１０と基準信号出力回路２０とに、クロックパルスＣＫ１を所定に分周してなる同一のクロックパルスＣＫ２が供給される。

音声信号出力回路１０において、クロックパルスＣＫ２は、そのＬＣ回路１２にてマイクロホンユニット１１の入力音圧に比例して位相がずらされた音声信号として位相比較器４０の一方の入力端子４０ａに与えられる。

これに対して、基準信号出力回路２０において、クロックパルスＣＫ２は、そのＬＣ回路２３にて位相が一定量ずらされた基準信号として位相比較器４０の一方の入力端子４０ａに与えられる。

図４に基準信号と音声信号の位相関係を示す。図４（ａ）が基準信号ＣＫ３で、図４（ｂ），（ｃ）が音声信号ＣＫ４である。基準信号ＣＫ３は位相が固定されているのに対して、音声信号ＣＫ４はマイクロホンユニット１１の入力音圧によって位相が変化する。

図４（ｂ）は音声信号ＣＫ４が基準信号ＣＫ３に対して＋ｄθの進み位相を持っている状態を示し、図４（ｃ）は音声信号ＣＫ４が基準信号ＣＫ３に対して−ｄθの遅れ位相を持っている状態を示している。

位相比較器４０は、音声信号ＣＫ４が基準信号ＣＫ３に対して進み位相のとき、第１出力端子４０ｃに進相パルスＳ１を出力し、音声信号ＣＫ４が基準信号ＣＫ３に対して遅れ位相のとき、第２出力端子４０ｄに遅相パルスＳ２を出力する。

図５（ａ）に進相パルスＳ１を示し、図５（ｂ）に遅相パルスＳ２を示す。この例において、区間Ｔ１，Ｔ３で進み位相、区間Ｔ２で遅れ位相であり、そのパルス幅は位相ずれ量に比例している。すなわち、位相比較器４０で音声信号ＣＫ４がＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）変調される。

進相パルスＳ１が第１論理積回路５１の一方の入力端子に与えられ、遅相パルスＳ２が第２論理積回路５２の一方の入力端子に与えられる。位相比較器４０が正常に動作しているとき、進相パルスＳ１と遅相パルスＳ２は交代的に出力されるため、排他論理和回路５４の出力は〔１〕を保持している。

したがって、第３論理積回路５３から、第１論理積回路５１および第２論理積回路５２の各他方の入力端子に、図６（ａ）に示すクロックパルスＣＫ１が供給される。

これにより、第１論理積回路５１は、クロックパルスＣＫ１と進相パルスＳ１との論理積を求めて、図６（ｂ）に示す加算パルスＰ１を加減算計数器６０のＵＰ端子に与える。また、第２論理積回路５２は、クロックパルスＣＫ１と遅相パルスＳ２との論理積を求めて、図６（ｃ）に示す減算パルスＰ２を加減算計数器６０のＤＯＷＮ端子に与える。

このように、第１，第２論理積回路５１，５２によりＰＮＭ（ＰｕｌｓｅＮｕｍｂｅｒＭｏｄｕｌａｔｉｏｎ）変調が行われ、進相パルスＳ１および遅相パルスＳ２のパルス幅がクロックパルスＣＫ１のパルス数に変換される。

加減算計数器（アップダウンバイナリカウンタ）６０は、加算パルス信号Ｐ１と、減算パルス信号Ｐ２とに基づいて可逆的な加減算を行い、この実施形態では、その音声データを１２ビットもしくは１６ビットのパラレルデータとして出力する。

なお、この実施形態によれば、第１出力端子ＯＵＴ１からはディジタルの音声データをそのまま出力され、第２出力端子ＯＵＴ２からは音声データがアナログ信号に変換して出力されるため、図示しない音声出力部側で、そのいずれかを選択することができる。

上記実施形態では、クロック発生器３０として水晶発振回路を用いているが、これに代えて、ＣＲ発振回路，ＬＣ発振回路，マルチバイブレータなどを用いてもよい。また、加減算計数器６０はマイクロプロセッサなどであってもよい。さらには、位相比較器４０はアナログ型位相比較器であってもよいが、その場合には、出力信号を例えばＡ／Ｄ変換して論理積回路に入力することになる。

また、電圧増幅器Ａ，保護抵抗Ｒ，電圧フォロワＦ，基準信号出力回路２０のＬＣ回路２３，第３論理積回路５３，排他的論理和回路５４およびＤ／Ａ変換器６１は、本発明において任意的構成要素である。

１０音声信号出力回路
１１マイクロホンユニット
１２ＬＣ回路
１２０固定極
１２１〜１２４固定極片
１３０振動板
１５１コイル（インダクタ素子）
２０基準信号出力回路
２３ＬＣ回路
３０クロックパルス発生器（第１クロック出力手段）
３１分周器（第２クロック出力手段）
４０位相比較器
５０ＰＮＭ変換部
５１〜５３論理積回路
５４排他論理和回路
６０加減算計数器
Ｓ１進相パルス
Ｓ２遅相パルス
Ｐ１加算パルス
Ｐ２減算パルス

Claims

ともに円板状に形成された振動板と固定極とを所定の間隔をもって対向的に配置してなるマイクロホンユニットと、
第１クロックパルスを出力する第１クロック出力手段および上記第１クロックパルスよりも低周波数の第２クロックパルスを出力する第２クロック出力手段と、
上記マイクロホンユニットの静電容量とコイルのインダクタンスとを含むＬＣ回路からなり、上記第２クロックパルスを上記静電容量の変化に応じて所定位相ずらして音声信号として出力する音声信号出力回路と、
上記第２クロックパルスを上記音声信号に対する基準信号として出力する基準信号出力回路と、
上記音声信号と上記基準信号とを得て、上記基準信号に対して上記音声信号が位相進みを持つときに進相パルス信号を出力し、位相遅れを持つときに遅相パルス信号を出力する位相比較手段と、
上記進相パルス信号と上記第１クロックパルスとの論理積により加算パルスを出力する第１論理積回路と、上記遅相パルス信号と上記第１クロックパルスとの論理積により減算パルスを出力する第２論理積回路と、
上記加算パルスと上記減算パルスとを計数して音声データ信号を出力する加減算計数器とを備えているコンデンサマイクロホンにおいて、
上記固定極を複数の固定極片に分割し、上記各固定極片を上記コイルを介して直列に接続して上記ＬＣ回路を構成したことを特徴とするコンデンサマイクロホン。
上記各固定極片が同一面積となるように、上記固定極が等角度で少なくとも３つ以上に分割されていることを特徴とする請求項１に記載のコンデンサマイクロホン。
上記各固定極片の周縁から半径方向外側に向けて電極端子が引き出されており、上記電極端子間に上記コイルが接続されていることを特徴とする請求項１または２に記載のコンデンサマイクロホン。