JP2013207737A - 位相検出回路、半導体装置及び位相検出方法 - Google Patents

Abstract

【課題】第１の入力信号に対する第２の入力信号の位相の進みまたは遅れを、小規模な回路で検出できるようにする。
【解決手段】遅延部１１が、第１の入力信号を遅延して遅延信号を出力する。余弦値生成部１２が、第１の入力信号と第２の入力信号との位相差の余弦に比例する第１の余弦値と、遅延信号と第２の入力信号との位相差の余弦に比例する第２の余弦値を出力する。そして、差分値生成部１３が、第１の余弦値と第２の余弦値との差分値を生成する。
【選択図】図１

Description

本発明は、位相検出回路、半導体装置及び位相検出方法に関する。

入力信号と基準信号との位相差を検出する位相検出回路は、たとえば、受信回路、復調回路、反射波検出回路、自動整合回路、シンセサイザなど、様々な装置で用いられている。

位相検出回路は、ミキサとローパスフィルタを有し、ミキサで入力信号と基準信号との積を出力し、ローパスフィルタで低域成分を取り出すことで、入力信号と基準信号との位相差の余弦に比例する出力を得ることができる。ただ、位相差の余弦に比例する出力を得るだけでは、位相差の検出範囲が０〜１８０度の範囲となり、基準信号に対して入力信号の位相が進んでいるのか、遅れているのかが検出できない。

０〜３６０度の位相差を検出するため、基準信号をもとに、位相が９０度ずれた２つの信号を生成して、それらと入力信号とのミキシングにより、位相差の余弦に比例する出力以外に、位相差の正弦に比例する出力を求めることが考えられる。

特開平６−７７７３７号公報 特開２０１１−４０６２号公報 特開平３−１７２０２４号公報

しかしながら、ある入力信号（たとえば基準信号）に対する他の入力信号の位相の進みまたは遅れを検出する位相検出回路は、回路面積が大きくなってしまうという問題があった。

たとえば、位相差の余弦に比例する出力だけでなく正弦に比例する出力を得るために、位相が９０度ずれた２つの信号を生成するには、基準信号源を増やすか、９０度の位相回転回路を設けることが考えられるが、回路面積の増大につながる。

発明の一観点によれば、第１の入力信号を遅延して遅延信号を出力する遅延部と、前記第１の入力信号と第２の入力信号との位相差の余弦に比例する第１の余弦値と、前記遅延信号と前記第２の入力信号との位相差の余弦に比例する第２の余弦値を出力する余弦値生成部と、前記第１の余弦値と前記第２の余弦値との差分値を生成する差分値生成部と、を有する位相検出回路が提供される。

また、発明の一観点によれば、第１の入力信号を遅延して遅延信号を出力する遅延部と、前記第１の入力信号と第２の入力信号との位相差の余弦に比例する第１の余弦値と、前記遅延信号と前記第２の入力信号との位相差の余弦に比例する第２の余弦値を出力する余弦値生成部と、前記第１の余弦値と前記第２の余弦値との差分値を生成する差分値生成部と、前記第１の余弦値、前記第２の余弦値、または前記差分値から、前記第１の入力信号と前記第２の入力信号との位相差に比例する値を出力する演算処理部と、を有する半導体装置が提供される。

開示の位相検出回路、半導体装置及び位相検出方法によれば、ある入力信号に対する他の入力信号の位相の進みまたは遅れを、小規模な回路で検出できる。

第１の実施の形態の位相検出回路の一例を示す図である。 φが０より大きい場合の入力信号、基準信号及び遅延信号の例を示す図である。 φが０より小さい場合の入力信号、基準信号及び遅延信号の例を示す図である。 第１の実施の形態の位相検出回路の動作の一例の流れを示すフローチャートである。 第２の実施の形態の位相検出回路の一例を示す図である。 切り替え部ＳＷ１〜ＳＷ３を切り替えた状態を示す図である。 第２の実施の形態の位相検出回路の動作の一例の流れを示すフローチャートである。 第３の実施の形態の位相検出回路の一例を示す図である。 第３の実施の形態の位相検出回路の動作の一例の流れを示すフローチャートである。 第４の実施の形態の位相検出回路の一例を示す図である。 位相検出回路を有する半導体装置の一例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の位相検出回路の一例を示す図である。

位相検出回路１０は、端子ＩＮ１から入力される入力信号と、端子ＩＮ２から入力される入力信号との間の位相差を検出する回路である。
位相検出回路１０は、遅延部１１、余弦値生成部１２、差分値生成部１３、演算処理部１４を有している。

遅延部１１は、端子ＩＮ１から入力される入力信号を遅延して遅延信号を出力する。図１の例では、遅延部１１は、バッファ１１１を有しているが、これに限定されない。たとえば、遅延部１１は、コイルとコンデンサを用いた遅延回路を有していてもよいし、伝送線路を用いて入力信号を遅延させる回路を有していてもよいし、インバータ列を有していてもよい。

余弦値生成部１２は、２つの余弦値を生成して出力する。第１の余弦値として、余弦値生成部１２は、端子ＩＮ１から入力される入力信号と端子ＩＮ２から入力される入力信号との位相差の余弦に比例する値を生成して出力する。第２の余弦値として、余弦値生成部１２は、遅延部１１で生成された遅延信号と、端子ＩＮ２から入力される入力信号との位相差の余弦に比例する値を生成して出力する。

余弦値生成部１２は、たとえば、ミキサ１２１，１２２、ローパスフィルタ（ＬＰＦと図示している）１２３，１２４を有しており、上記２つの余弦値を生成することができる。ミキサ１２１は、端子ＩＮ１，ＩＮ２から入力される２つの入力信号を乗算する。ミキサ１２２は、遅延信号と端子ＩＮ２から入力される入力信号を乗算する。ローパスフィルタ１２３，１２４は、ミキサ１２１，１２２の出力から高周波数成分を除去する。

ローパスフィルタ１２３から出力される信号が、上記の第１の余弦値となり、ローパスフィルタ１２４から出力される信号が、上記の第２の余弦値となる。
差分値生成部１３は、余弦値生成部１２から出力される２つの余弦値の差をとり、差分値を生成する。差分値生成部１３は、たとえば、差動増幅器１３１を有している。図１の例では、ローパスフィルタ１２３から出力される第１の余弦値が差動増幅器１３１の反転入力端子に入力され、ローパスフィルタ１２４から出力される第２の余弦値が差動増幅器１３１の非反転入力端子に入力される。

演算処理部１４は、第１の余弦値と、差分値生成部１３から出力される差分値とから、端子ＩＮ１，ＩＮ２に入力される入力信号の位相差に比例する値を出力する。演算処理部１４は、たとえば、逆余弦変換回路１４１、リミッタアンプ１４２、ミキサ１４３を有している。

逆余弦変換回路１４１は、入力信号の逆余弦に比例する値を出力する。逆余弦変換回路１４１は、たとえば、増幅器や減衰器を有し、入力信号の電圧を適切な範囲に調整した後、デジタル化し、予め有しているテーブルによって入力信号の逆余弦に比例する電圧を出力する。また、逆余弦変換回路１４１は、必要な位相精度に応じて、ｙ＝（π／２）−ｘや、ｙ＝（π／２）−ｘ−（ｘ³／６）などの特性をもつ回路を、乗算器や加算器または、非線形特性をもつ増幅器などを用いて実現することもできる。

リミッタアンプ１４２は、入力信号が閾値以上であれば正の値、閾値以下であれば負の値を出力する。
ミキサ１４３は、逆余弦変換回路１４１の出力信号と、リミッタアンプ１４２の出力信号とを乗算することで、端子ＩＮ１，ＩＮ２に入力される入力信号の位相差に比例した値を出力する。

以下、位相検出回路１０の動作例を説明する。なお、以下では、端子ＩＮ２から入力される入力信号を基準信号として説明するが、端子ＩＮ１から入力される入力信号を基準信号としてもよい。

（位相検出回路１０の動作例）
端子ＩＮ１から入力される入力信号と、基準信号の位相差をφとする。
その場合、基準信号をｃｏｓ（ωｔ）とすると、端子ＩＮ１から入力される入力信号は、ｃｏｓ（ωｔ＋φ）と表せる。ωは角周波数であり、ｔは時間である。

遅延部１１での遅延量をδ（δ／ωの遅延時間）とすると、遅延部１１の出力はｃｏｓ（ωｔ＋φ−δ）と表せる。δは、５度、１０度などの小さい値とすることで、小さい遅延部１１にて実現できる。

図２は、φが０より大きい場合の入力信号、基準信号及び遅延信号の例を示す図である。横軸は時間ｔ、縦軸は電圧Ｖを示している。上から、入力信号、基準信号、遅延信号の例が示されている。

φ＞０の場合、入力信号は、時間軸上では基準信号に対してφ／ωだけ進んでいることになる。また、遅延信号は、入力信号に対してδ／ωだけ遅れることになる。
図３は、φが０より小さい場合の入力信号、基準信号及び遅延信号の例を示す図である。横軸は時間ｔ、縦軸は電圧Ｖを示している。上から、入力信号、基準信号、遅延信号の例が示されている。

φ＜０の場合、入力信号は、時間軸上では基準信号に対してφ／ωだけ遅れることになる。また、遅延信号は、入力信号に対してδ／ωだけ遅れることになる。
差動増幅器１３１の反転入力端子に入力される信号は、ミキサ１２１に入力される２種類の信号の位相差の余弦に比例するため、比例定数をｋ₁（ｋ₁＞０）として、ｋ₁ｃｏｓ（φ）となる。一方、差動増幅器１３１の非反転入力端子に入力される信号は、ミキサ１２２に入力される２種類の信号の位相差の余弦に比例するため、ミキサ１２１とミキサ１２２の特性が同じであるとするとｋ₁ｃｏｓ（φ−δ）となる。

φ＞０の場合、ｋ₁ｃｏｓ（φ）＜ｋ₁ｃｏｓ（φ−δ）となり、φ＜０の場合、ｋ₁ｃｏｓ（φ）＞ｋ₁ｃｏｓ（φ−δ）となる。
このとき差分値生成部１３の出力の値は、ｋ₁ｃｏｓ（φ−δ）−ｋ₁ｃｏｓ（φ）となる。

ここで加法定理により、ｋ₁ｃｏｓ（φ−δ）−ｋ₁ｃｏｓ（φ）＝２ｋ₁ｓｉｎ（δ／２）ｓｉｎ（φ＋δ／２）となる。ここで、φ＞＞δ／２と仮定することで、２ｋ₁ｓｉｎ（δ／２）ｓｉｎ（φ＋δ／２）≒ｋ₂ｓｉｎ（φ）と表すことができる。ｋ₂は比例定数である。

すなわち、差分値生成部１３から出力される差分値は、位相差φの正弦に比例する値に近似される。
図１には、余弦値生成部１２から出力されるｋ₁ｃｏｓ（φ）で表される余弦値と、差分値生成部１３から出力される差分値の例が、横軸が位相差φ、縦軸が電圧Ｖのグラフで示されている。図１の例では、差分値は、ほぼ正弦関数となっている。

たとえば、電圧Ｖ＝Ｖ１のとき、余弦値から位相差の絶対値｜φ１｜が検出できる。ただ、図１のように、余弦値から検出できる位相差はφ１と−φ１があり、基準信号に対し、端子ＩＮ１から入力される入力信号の位相が進んでいるのか、遅れているのかがわからない。一方、ｋ₂ｓｉｎ（φ）の正弦関数に近似できる差分値は、図１のように、ｋ₂ｓｉｎ（φ１）であれはプラスの値となり、ｋ₂ｓｉｎ（−φ１）であれはマイナスの値となる。そのため、上記余弦値と、差分値とから、−１８０度〜＋１８０度（０度〜３６０度）の範囲で位相差を検出でき、基準信号に対し、端子ＩＮ１から入力される入力信号の位相が進んでいるのか、位相が遅れているのかを検出できる。

演算処理部１４は、上記余弦値と差分値から、たとえば、以下のようにして位相差に比例する電圧値を得る。
差分値生成部１３から出力される差分値がｋ₂ｓｉｎ（φ）で表され、リミッタアンプ１４２の閾値が０とすると、リミッタアンプ１４２の出力信号は、ｋ₃ｓｉｇ（φ）で表される。ｓｉｇ（φ）は、φの符号を示す。ｋ₃は所定の係数である。前述したようにφ＝＋φ１であれば、リミッタアンプ１４２の出力信号は、ｋ₃となり、φ＝−φ１であれば、リミッタアンプ１４２の出力信号は、−ｋ₃となる。

たとえば、逆余弦変換回路１４１は、図示しない乗算器及び加算器を有した、ｙ＝ｋ₄｛π／２−（ｘ／ｋ₁）−（ｘ／ｋ₁）³／６｝の特性をもつ回路であるとする。ｋ₄は所定の比例定数である。そのような特性をもつ逆余弦変換回路１４１は、余弦値生成部１２から出力されるｋ₁ｃｏｓ（φ）で表される余弦値を入力すると、ｋ₄｜φ｜を出力する。

ミキサ１４３は、逆余弦変換回路１４１とリミッタアンプ１４２から出力される電圧を乗算することで、端子ＯＵＴの電圧は、ｋ₃ｓｉｇ（φ）ｋ₄｜φ｜＝ｋ₃ｋ₄φとなる。たとえば、φ＝φ１の場合、ｋ₃ｋ₄φ＝ｋ₃ｋ₄φ１となり、正の値となり、φ＝−φ１の場合、ｋ₃ｋ₄φ＝−ｋ₃ｋ₄φ１となり、負の値となる。

これにより、−１８０度＜φ≦１８０度の範囲で位相差φに比例した出力を得ることができ、３６０度の範囲での位相検出が可能になる。
また、本実施の形態では、ｋ₂ｓｉｎ（φ）に近似される差分値を生成するため、遅延部１１での遅延量を、たとえば、φ＞＞δ／２となるように、小さくできる。そのため、遅延部１１の面積を小さくでき、結果として位相検出回路１０の回路面積を小さくできる。

以上のように、本実施の形態の位相検出回路１０によれば、ある入力信号（上記の例では基準信号）に対する他の入力信号の位相の進みまたは遅れを、小規模な回路で検出することができる。

また、本実施の形態の位相検出回路１０では、ミキサ１２１，１２２、バッファ１１１、ローパスフィルタ１２３，１２４といった、フリップフロップなどより比較的高速動作が可能な素子を用いる。そのため、高周波数の入力信号にも対応でき、高速な位相検出が可能である。

以下、第１の実施の形態の位相検出回路１０の動作をフローチャートで簡単にまとめる。
図４は、第１の実施の形態の位相検出回路の動作の一例の流れを示すフローチャートである。

ステップＳ１：遅延部１１が、端子ＩＮ１から入力される入力信号を遅延する。
ステップＳ２：余弦値生成部１２が、端子ＩＮ１から入力される入力信号と端子ＩＮ２から入力される入力信号との位相差の余弦に比例する第１の余弦値を生成する。さらに、余弦値生成部１２が、遅延部１１で生成された遅延信号と、端子ＩＮ２から入力される入力信号との位相差の余弦に比例する第２の余弦値を生成する。

ステップＳ３：差分値生成部１３が、第１の余弦値と第２の余弦値との差分値を生成する。
ステップＳ４：演算処理部１４が、位相差の余弦に比例する第１の余弦値と、差分値とから位相差の演算を行い、位相差に比例する値を出力する。

（第２の実施の形態）
図５は、第２の実施の形態の位相検出回路の一例を示す図である。第１の実施の形態の位相検出回路１０と同様の要素については同一符号を付してある。

第２の実施の形態の位相検出回路１０ａは、可変遅延器１５を有している。可変遅延器１５は、バッファ１１１ａを有する遅延部１１ａと切り替え部ＳＷ１，ＳＷ２を有している。切り替え部ＳＷ１，ＳＷ２は、余弦値生成部１２ａに対し、端子ＩＮ１から入力された入力信号を入力するか、その入力信号が遅延部１１ａで遅延されることで得られる遅延信号を、入力するか切り替える。切り替え部ＳＷ１，ＳＷ２は、制御部１６により制御される。

余弦値生成部１２ａは、第１の実施の形態の位相検出回路１０の余弦値生成部１２と同じ機能を有している。すなわち、２つの余弦値を生成して出力する。第１の余弦値として、余弦値生成部１２ａは、端子ＩＮ１から入力される入力信号と端子ＩＮ２から入力される入力信号との位相差の余弦に比例する値を生成して出力する。第２の余弦値として、余弦値生成部１２ａは、遅延部１１ａで生成された遅延信号と、端子ＩＮ２から入力される入力信号との位相差の余弦に比例する値を生成して出力する。

ただし、切り替え部ＳＷ１，ＳＷ２により、端子ＩＮ１から入力された入力信号と遅延信号は、余弦値生成部１２ａには異なるタイミングで入力されるため、余弦値生成部１２ａは、２つの余弦値を、異なるタイミングで出力する。そのため、余弦値生成部１２ａは、ミキサ１２５と、ローパスフィルタ１２６がそれぞれ１つで済む。

また、第２の形態の位相検出回路１０ａは、切り替え部ＳＷ３と、保持部１７を有している。保持部１７は、余弦値生成部１２ａから出力される２つの余弦値の少なくとも１つを保持する。保持部１７は、たとえば、容量Ｃ１，Ｃ２を有している。容量Ｃ１の一方の端子は、差動増幅器１３１の反転入力端子に接続され、容量Ｃ２の一方の端子は差動増幅器１３１の非反転入力端子に接続されている。容量Ｃ１，Ｃ２の他方の端子は、接地されている。たとえば、上記の第１の余弦値は、容量Ｃ１に保持され、第２の余弦値は、容量Ｃ２に保持される。

切り替え部ＳＷ３も、制御部１６で制御される。余弦値生成部１２ａから、第１の余弦値が出力される場合、切り替え部ＳＷ３は、容量Ｃ１と余弦値生成部１２ａとを接続し、容量Ｃ１に第１の余弦値を保持させる。余弦値生成部１２ａから、第２の余弦値が出力される場合、切り替え部ＳＷ３は、容量Ｃ２と余弦値生成部１２ａとを接続し、容量Ｃ２に第２の余弦値を保持させる。

差分値生成部１３は、保持部１７に保持された２つの余弦値の差分値を生成し出力する。
なお、余弦値生成部１２ａと演算処理部１４の間の信号経路に接続された平均値出力部１８は、余弦値生成部１２ａから出力される２つの余弦値の平均の値（平均電圧）を出力する。平均値出力部１８は、たとえば、ローパスフィルタを有している。

以下、位相検出回路１０ａの動作例を説明する。なお、以下では、端子ＩＮ２から入力される入力信号を基準信号として説明するが、端子ＩＮ１から入力される入力信号を基準信号としてもよい。

（位相検出回路１０ａの動作例）
端子ＩＮ１から入力される入力信号と基準信号の位相差をφとする。
その場合、基準信号をｃｏｓ（ωｔ）とすると、端子ＩＮ１から入力される入力信号は、ｃｏｓ（ωｔ＋φ）と表せる。ωは角周波数であり、ｔは時間である。

まず、制御部１６は、たとえば、図５のように端子ＩＮ１を余弦値生成部１２ａのミキサ１２５に接続するように、切り替え部ＳＷ１，ＳＷ２を制御する。また、制御部１６は、余弦値生成部１２ａと容量Ｃ１が接続されるように、切り替え部ＳＷ３を制御する。

このとき、可変遅延器１５の遅延量は０となり、差動増幅器１３１の反転入力端子に入力される値は、比例定数をｋ₁として、ｋ₁ｃｏｓ（φ）となる。この値は容量Ｃ１に保持される。

制御部１６は、容量Ｃ１にｋ₁ｃｏｓ（φ）が保持された後、端子ＩＮ１を、遅延部１１ａを介して余弦値生成部１２ａのミキサ１２５に接続するように、切り替え部ＳＷ１，ＳＷ２を制御する。また、制御部１６は、余弦値生成部１２ａと容量Ｃ２が接続されるように、切り替え部ＳＷ３を制御する。制御部１６が切り替え部ＳＷ１〜ＳＷ３を切り替えるタイミングは、容量Ｃ１にｋ₁ｃｏｓ（φ）が確実に保持された後になるように調整されている。

図６は、切り替え部ＳＷ１〜ＳＷ３を切り替えた状態を示す図である。
このとき、可変遅延器１５の遅延量はバッファ１１１ａによる遅延量（ここでもδとする）となり、差動増幅器１３１の非反転入力端子に入力される値は、ｋ₁ｃｏｓ（φ−δ）となる。余弦値生成部１２ａは、１つのミキサ１２５、ローパスフィルタ１２６を用いているため、２つの余弦値を生成する際の比例定数のばらつきはない。

容量Ｃ１には、ｋ₁ｃｏｓ（φ）が保持されているので、差分値生成部１３から出力される差分値は、ｋ₁ｃｏｓ（φ−δ）−ｋ₁ｃｏｓ（φ）となる。前述したように、φ＞＞δ／２のとき、ｋ₁ｃｏｓ（φ−δ）−ｋ₁ｃｏｓ（φ）≒ｋ₂ｓｉｎ（φ）と近似することができる。

一方、平均値出力部１８は、余弦値生成部１２ａから出力される２つの余弦値の平均の値（平均電圧）を出力する。平均値出力部１８がローパスフィルタを備える場合、直流でのローパスフィルタの電圧利得がＡとすると、平均値出力部１８の出力は、比例定数をＡ１として、Ａ１（ｋ₁ｃｏｓ（φ）＋ｋ₁ｃｏｓ（φ−δ））＝２Ａ１ｋ₁ｃｏｓ（δ／２）ｃｏｓ（φ＋δ／２）となる。ここで、φ＞＞δ／２と仮定すると、平均値出力部１８の出力は、ｃｏｓ（φ）に比例する値として近似できる。

演算処理部１４の動作は、第１の実施の形態の位相検出回路１０と同じである。演算処理部１４は、平均値出力部１８からのｃｏｓ（φ）に比例する値と、差分値生成部１３から出力されるｋ₂ｓｉｎ（φ）に近似される差分値から、位相差φに比例する値を端子ＯＵＴから出力することができる。

これにより、位相検出回路１０ａは、第１の実施の形態の位相検出回路１０と同様の効果を有するとともに、余弦値生成部１２ａを、図１に示したような余弦値生成部１２より小さくできるので、位相検出回路１０ａの回路規模をさらに縮小できる。

以下、第２の実施の形態の位相検出回路１０ａの動作をフローチャートで簡単にまとめる。
図７は、第２の実施の形態の位相検出回路の動作の一例の流れを示すフローチャートである。

ステップＳ１０：余弦値生成部１２ａが、端子ＩＮ１から入力される入力信号と端子ＩＮ２から入力される入力信号との位相差の余弦に比例する第１の余弦値を生成して出力する。第１の余弦値は、容量Ｃ１に保持される。

ステップＳ１１：遅延部１１ａが、端子ＩＮ１から入力される第１の入力信号を遅延する。
ステップＳ１２：余弦値生成部１２ａが、遅延部１１で生成された遅延信号と、端子ＩＮ２から入力される入力信号との位相差の余弦に比例する第２の余弦値を生成する。

ステップＳ１３：差分値生成部１３が、第１の余弦値と第２の余弦値の差分値を生成する。
ステップＳ１４：演算処理部１４が、平均値出力部１８から出力される位相差の余弦に比例する値と、差分値とから位相差の演算を行い、位相差に比例する値を出力する。

なお、制御部１６による切り替え部ＳＷ１〜ＳＷ３の制御により、ステップＳ１０の処理より前に、ステップＳ１１，Ｓ１２の処理が行われるようにしてもよい。その場合、第２の余弦値が容量Ｃ２に保持された後に、第１の余弦値を生成するステップＳ１０の処理が行われる。

（第３の実施の形態）
図８は、第３の実施の形態の位相検出回路の一例を示す図である。第１の実施の形態の位相検出回路１０と同様の要素については同一符号を付してある。

第３の実施の形態の位相検出回路１０ｂは、端子ＩＮ２から入力される入力信号を、遅延部１１と同じ遅延量で遅延する遅延部１９を更に有している。図８の例では、遅延部１９は、バッファ１９１を有しているが、これに限定されない。たとえば、遅延部１９は、コイルとコンデンサを用いた遅延回路を有していてもよいし、伝送線路を用いて入力信号を遅延させる回路を有していてもよいし、インバータ列を有していてもよい。遅延部１９で遅延された入力信号は、余弦値生成部１２のミキサ１２１に入力される。

これにより、余弦値生成部１２は、端子ＩＮ１から入力された入力信号と、遅延部１９で遅延された端子ＩＮ２から入力された入力信号との位相差の余弦に比例した第１の余弦値を出力する。第２の余弦値については、第１の実施の形態の位相検出回路１０で生成されるものと同様である。

以下、位相検出回路１０ｂの動作例を説明する。なお、以下では、端子ＩＮ２から入力される入力信号を基準信号として説明するが、端子ＩＮ１から入力される入力信号を基準信号としてもよい。

（位相検出回路１０ｂの動作例）
端子ＩＮ１から入力される入力信号と基準信号の位相差をφとする。
その場合、基準信号をｃｏｓ（ωｔ）とすると、端子ＩＮ１から入力される入力信号は、ｃｏｓ（ωｔ＋φ）と表せる。ωは角周波数であり、ｔは時間である。

遅延部１１，１９での遅延量をδとすると、遅延部１１の出力信号の値は、ｃｏｓ（ωｔ＋φ−δ）、遅延部１９の出力信号の値は、ｃｏｓ（ωｔ−δ）となる。
このとき、差動増幅器１３１の反転入力端子に入力される信号は、ミキサ１２１に入力される２種類の信号の位相差の余弦に比例するため、比例定数をｋ₁として、ｋ₁ｃｏｓ（φ＋δ）となる。一方、差動増幅器１３１の非反転入力端子に入力される信号は、ミキサ１２２に入力される２種類の信号の位相差の余弦に比例するため、ミキサ１２１とミキサ１２２の特性が同じであるとするとｋ₁ｃｏｓ（φ−δ）となる。

このとき差分値生成部１３から出力される差分値は、ｋ₁ｃｏｓ（φ−δ）−ｋ₁ｃｏｓ（φ＋δ）となる。
ここで加法定理により、ｋ₁ｃｏｓ（φ−δ）−ｋ₁ｃｏｓ（φ＋δ）＝２ｋ₁ｓｉｎ（δ）ｓｉｎ（φ）となり、２ｋ₁ｓｉｎ（δ）＝ｋ₂とおくと、ｋ₁ｃｏｓ（φ−δ）−ｋ₁ｃｏｓ（φ＋δ）＝ｋ₂ｓｉｎ（φ）と表すことができる。つまり、φ＞＞δ／２でなくても、差分値は、位相差φの正弦に比例する値となる。

演算処理部１４において、リミッタアンプ１４２の閾値が０とすると、リミッタアンプ１４２の出力信号は、ｋ₃ｓｉｇ（φ）で表される。ｓｉｇ（φ）は、φの符号を示す。ｋ₃は所定の係数である。

以降は、第１の実施の形態の位相検出回路１０と同様の演算処理部１４の動作が行われる。
第３の実施の形態の位相検出回路１０ｂでは、δの大きさによらず、差分値が位相差φの正弦に比例する値となるため、ｓｉｇ（φ）は、δに依存しない。そのため、位相差φに比べてδの大きさが無視できないときにも、検出される位相差の符号がδにより変わってしまうことを防止できる。

また、第３の実施の形態の位相検出回路１０ｂでは、２つの遅延部１１，１９が設けられているが、本実施の形態においても、遅延部１１，１９での遅延による位相回転で９０度位相回転した正弦波形を生成するものではないため、遅延量を少なくでき、小さい回路面積で実現できる。

以下、第３の実施の形態の位相検出回路１０ｂの動作をフローチャートで簡単にまとめる。
図９は、第３の実施の形態の位相検出回路の動作の一例の流れを示すフローチャートである。

ステップＳ２０：遅延部１１，１９が、端子ＩＮ１，ＩＮ２から入力される入力信号を同じ遅延量で遅延する。
ステップＳ２１：余弦値生成部１２が、端子ＩＮ１から入力される入力信号と、遅延部１９で遅延された端子ＩＮ２から入力される入力信号との位相差の余弦に比例する第１の余弦値を生成する。さらに、余弦値生成部１２が、遅延部１１で生成された遅延信号と、端子ＩＮ２から入力される入力信号との位相差の余弦に比例する第２の余弦値を生成する。

ステップＳ２２：差分値生成部１３が、第１の余弦値と第２の余弦値の差分値を生成する。
ステップＳ２３：演算処理部１４が、位相差の余弦に比例する第１の余弦値と、差分値とから位相差の演算を行い、位相差に比例する値を出力する。

（第４の実施の形態）
図１０は、第４の実施の形態の位相検出回路の一例を示す図である。第１の実施の形態の位相検出回路１０と同様の要素については同一符号を付してある。

第４の実施の形態の位相検出回路１０ｃでは、演算処理部１４ａは、補償部１４４を有している。補償部１４４は、たとえば、位相検出回路１０ｃ内の遅延部１１以外の部分での固定遅延による誤差を、補償するものである。

図１０の例では、補償部１４４は、加算器１４４ａと補償用の電圧値Ｖδｅを記憶する記憶部１４４ｂとを有しており、加算器１４４ａは、ミキサ１４３と端子ＯＵＴの間に設けられている。加算器１４４ａは、ミキサ１４３から出力される電圧値に、電圧値Ｖδｅを加算することで補償を行う。

これにより、第１の実施の形態の位相検出回路１０と同様の効果が得られるとともに、位相差の検出精度を高められる。
なお、補償部１４４は、逆余弦変換回路１４１とミキサ１４３の間に設けてもよい。

また、補償部１４４は、前述の第２及び第３の実施の形態の位相検出回路１０ａ，１０ｂにも適用できる。第３の実施の形態の位相検出回路１０ｂでは、余弦値生成部１２から出力される余弦値のうち、逆余弦変換回路１４１に入力される信号の値は、ｃｏｓ（φ＋δ）に比例する値となるので、補償部１４４は、この遅延量δによる誤差分を補償するようにしてもよい。

また、第１、第２及び第４の実施の形態において、補償部１４４を、差動増幅器１３１とリミッタアンプ１４２の間に設け、遅延部１１，１１ａでの遅延量δによる正弦波からのずれを補償するようにしてもよい。

以上、第１乃至第４の実施の形態の位相検出回路１０，１０ａ，１０ｂ，１０ｃの一例を説明してきたが、回路構成は上記の例に限定されるものではない。
たとえば、差動増幅器１３１とリミッタアンプ１４２の代わりに比較器を用いるようにしてもよい。

また、入力信号及び基準信号は、矩形波であってもよい。
また、たとえば、ミキサ、遅延回路（または可変遅延回路の状態数）などを増やし、電圧検出器などを設けて、各要素で検出した電圧値を平均化して出力する回路などを設けることで、位相検出精度を向上させるようにしてもよい。

余弦値生成部１２についても入力信号が矩形波の場合には、ＥｘＯＲ回路を用いてもよい。また、演算処理部１４，１４ａは位相検出回路１０，１０ａ，１０ｂ，１０ｃの外に設けられていてもよい。

以下、位相検出回路を含む半導体装置の一例を説明する。
（半導体装置の一例）
図１１は、位相検出回路を有する半導体装置の一例を示す図である。

半導体装置１００は、たとえば、通信装置の受信回路、復調回路、反射波検出回路、自動整合回路、シンセサイザ、などである。
半導体装置１００は、たとえば、遅延部１１、余弦値生成部１２、差分値生成部１３を有する位相検出回路１０ｄのほか、受信部１０１、基準信号生成部１０２、演算処理部１４を備えている。位相検出回路１０ｄにおいて、第１の実施の形態の位相検出回路１０と同様の要素については同一符号を付している。図１１の例では、演算処理部１４は、位相検出回路１０ｄの外部に設けられている。

受信部１０１は、半導体装置１００の外部から信号を受信し、位相検出回路１０ｄの端子ＩＮ１に入力する。
基準信号生成部１０２は、たとえば、ｃｏｓ（ωｔ）の基準信号を生成し、位相検出回路１０ｄの端子ＩＮ２に入力する。

このような半導体装置１００によれば、第１の実施の形態の位相検出回路１０と同様の効果を得ることができる。すなわち、小規模の回路で、基準信号に対する端子ＩＮ１から入力される入力信号の位相の進みまたは遅れを検出できる。

なお、図１１では、第１の実施の形態の位相検出回路１０ｄと同様の要素を有する半導体装置１００を示したが、他の実施の形態の位相検出回路１０ａ，１０ｂ，１０ｃを有する半導体装置としてもよいことは言うまでもない。たとえば、第２の実施の形態の位相検出回路１０ａでは、制御部１６などを位相検出回路１０ａの外部に設けてもよい。

なお、各入力信号をサンプリングして、前述した位相検出回路１０，１０ａ，１０ｂ，１０ｃの一部（たとえば、演算処理部１４などの部分）または、全部の要素で行われる処理を、デジタル信号処理技術により実現してもよい。その場合、上記の処理機能の少なくとも一部を、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＰＬＤ（Programmable Logic Device）などの電子回路で実現することもできる。

以上、実施の形態に基づき、本発明の位相検出回路、半導体装置及び位相検出方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。
（付記１） 第１の入力信号を遅延して遅延信号を出力する遅延部と、
前記第１の入力信号と第２の入力信号との位相差の余弦に比例する第１の余弦値と、前記遅延信号と前記第２の入力信号との位相差の余弦に比例する第２の余弦値を出力する余弦値生成部と、
前記第１の余弦値と前記第２の余弦値との差分値を生成する差分値生成部と、
を有する位相検出回路。

（付記２） 前記余弦値生成部に対し、前記第１の入力信号を入力するか、前記遅延信号を入力するか切り替える切り替え部と、
前記第１の余弦値または前記第２の余弦値を保持する保持部と、を有し、
前記余弦値生成部は、異なるタイミングで前記第１の余弦値と前記第２の余弦値を出力する、付記１に記載の位相検出回路。

（付記３） 前記余弦値生成部から異なるタイミングで出力される前記第１の余弦値と前記第２の余弦値との平均値を出力する平均値出力部を有する、付記２に記載の位相検出装置。

（付記４） 前記保持部に、前記第１の余弦値を保持させるか、前記第２の余弦値を保持させるか切り替える他の切り替え部を有する付記２または３に記載の位相検出回路。
（付記５） 前記遅延部は、所定の遅延量で前記第１の入力信号を遅延し、
前記第２の入力信号を、前記所定の遅延量で遅延する他の遅延部を有し、
前記余弦値生成部は、前記第１の入力信号と遅延された第２の入力信号との位相差から前記第１の余弦値を生成する、付記１に記載の位相検出回路。

（付記６） 前記遅延部での遅延量、または位相検出回路で発生する他の遅延量による誤差分を補償する補償部を更に有する、付記１乃至５の何れか１つに記載の位相検出回路。

（付記７） 前記第１の余弦値、前記第２の余弦値、または前記差分値から、前記第１の入力信号と前記第２の入力信号との位相差に比例する値を出力する演算処理部、を有する付記１乃至６の何れか１つに記載の位相検出回路。

（付記８） 第１の入力信号を遅延して遅延信号を出力する遅延部と、
前記第１の入力信号と第２の入力信号との位相差の余弦に比例する第１の余弦値と、前記遅延信号と前記第２の入力信号との位相差の余弦に比例する第２の余弦値を出力する余弦値生成部と、
前記第１の余弦値と前記第２の余弦値との差分値を生成する差分値生成部と、
前記第１の余弦値、前記第２の余弦値、または前記差分値から、前記第１の入力信号と前記第２の入力信号との位相差に比例する値を出力する演算処理部と、
を有する半導体装置。

（付記９） 第１の入力信号を遅延して遅延信号を生成し、
前記第１の入力信号と第２の入力信号との位相差の余弦に比例する第１の余弦値と、前記遅延信号と前記第２の入力信号との位相差の余弦に比例する第２の余弦値を生成し、
前記第１の余弦値と前記第２の余弦値との差分値を生成する、位相検出方法。

１０ 位相検出回路
１１ 遅延部
１２ 余弦値生成部
１３ 差分値生成部
１４ 演算処理部
１１１ バッファ
１２１，１２２，１４３ ミキサ
１２３，１２４ ローパスフィルタ
１３１ 差動増幅器
１４１ 逆余弦変換回路
１４２ リミッタアンプ
ＩＮ１，ＩＮ２，ＯＵＴ 端子

Claims (6)

1. 第１の入力信号を遅延して遅延信号を出力する遅延部と、
   前記第１の入力信号と第２の入力信号との位相差の余弦に比例する第１の余弦値と、前記遅延信号と前記第２の入力信号との位相差の余弦に比例する第２の余弦値を出力する余弦値生成部と、
   前記第１の余弦値と前記第２の余弦値との差分値を生成する差分値生成部と、
   を有する位相検出回路。
2. 前記余弦値生成部に対し、前記第１の入力信号を入力するか、前記遅延信号を入力するか切り替える切り替え部と、
   前記第１の余弦値または前記第２の余弦値を保持する保持部と、を有し、
   前記余弦値生成部は、異なるタイミングで前記第１の余弦値と前記第２の余弦値を出力する、請求項１に記載の位相検出回路。
3. 前記遅延部は、所定の遅延量で前記第１の入力信号を遅延し、
   前記第２の入力信号を、前記所定の遅延量で遅延する他の遅延部を有し、
   前記余弦値生成部は、前記第１の入力信号と遅延された第２の入力信号との位相差から前記第１の余弦値を生成する、請求項１に記載の位相検出回路。
4. 前記遅延部での遅延量、または位相検出回路で発生する他の遅延量による誤差分を補償する補償部を更に有する、請求項１乃至３の何れか一項に記載の位相検出回路。
5. 第１の入力信号を遅延して遅延信号を出力する遅延部と、
   前記第１の入力信号と第２の入力信号との位相差の余弦に比例する第１の余弦値と、前記遅延信号と前記第２の入力信号との位相差の余弦に比例する第２の余弦値を出力する余弦値生成部と、
   前記第１の余弦値と前記第２の余弦値との差分値を生成する差分値生成部と、
   前記第１の余弦値、前記第２の余弦値、または前記差分値から、前記第１の入力信号と前記第２の入力信号との位相差に比例する値を出力する演算処理部と、
   を有する半導体装置。
6. 第１の入力信号を遅延して遅延信号を生成し、
   前記第１の入力信号と第２の入力信号との位相差の余弦に比例する第１の余弦値と、前記遅延信号と前記第２の入力信号との位相差の余弦に比例する第２の余弦値を生成し、
   前記第１の余弦値と前記第２の余弦値との差分値を生成する、位相検出方法。

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