JP2003023691A - コンデンサマイクロフォン - Google Patents

Abstract

(57)【要約】 【課題】 周囲の電磁界などによる雑音をなくすため、
マイクユニットの静電容量変化をディジタル信号に変換
して音声信号を得る。 【解決手段】 コンデンサマイクユニット１１の静電容
量を含むＬＣ回路１３を有する音声信号出力回路１０か
らの音声信号と、基準信号出力回路２０からの基準信号
との位相差を位相比較器４０にてＰＷＭ変調して進相パ
ルスＳ１と遅相パルスＳ２とを得るとともに、その各パ
ルスＳ１，Ｓ２をＰＮＭ変調してなる加算パルス信号Ｐ
１と減算パルス信号Ｐ２とを加減算計数器６０で計数し
てディジタル音声データを得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンデンサマイク
ロフォンに関し、さらに詳しく言えば、マイクユニット
の静電容量変化をディジタル処理して音声信号を得るデ
ィジタルマイクロフォンの音声出力技術に関するもので
ある。

【０００２】

【従来の技術】コンデンサマイクロフォンは、振動板と
固定電極との組合せからなる一種のコンデンサを備え、
音波による振動板の変位に伴う静電容量変化を電気信号
として取り出す方式のマイクロフォンで、これには振動
板と固定電極との間に直流電圧を加える必要がある。こ
の直流電圧が成極電圧と呼ばれるもので、マイクユニッ
トの外部から電圧を印加する方法と、エレクトレット材
により成極電圧を与える方法とがある。

【０００３】また、コンデンサマイクロフォンにおいて
は、振動板と固定電極との間のインピーダンスが非常に
高いことから、ＦＥＴや真空管といったインピーダンス
変換器を用いて、所定のレベルの電圧信号を得るように
している。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来のコンデンサマイクロフォンは、静電容量変化を電圧
に変換する際に、外部からの電界や磁界の影響を受けや
すい。また、インピーダンス変換器を用いているため
に、例えば周囲の湿度が高いときには、インピーダンス
変換器に固有の電荷漏洩を起こして雑音を発生させるこ
とがある。

【０００５】さらには、エレクトレット型コンデンサマ
イクロフォンは、例えば携帯電話機用などとして小型化
が可能であるが、エレクトレット材は熱に弱いため、基
板に実装する場合、リフローハンダ法が適用できない。
したがって、抵抗やコンデンサなどのチップ部品とは別
に実装しなければならなかった。

【０００６】本発明は、上記課題を解決するためになさ
れたもので、その目的は、静電容量変化をディジタル信
号に変換して音声信号を得るようにしたコンデンサマイ
クロフォンを提供することにある。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第１クロックパルスを出力する第１ク
ロック出力手段および上記第１クロックパルスよりも低
周波数の第２クロックパルスを出力する第２クロック出
力手段と、コンデンサマイクユニットの静電容量とコイ
ルのインダクタンスとを含むＬＣ回路からなり、上記第
２クロックパルスを上記静電容量の変化に応じて所定位
相ずらして音声信号として出力する音声信号出力回路
と、上記第２クロックパルスを上記音声信号に対する基
準信号として出力する基準信号出力回路と、上記音声信
号と上記基準信号とを得て、上記基準信号に対して上記
音声信号が位相進みを持つときに進相パルス信号を出力
し、位相遅れを持つときに遅相パルス信号を出力する位
相比較手段と、上記進相パルス信号と上記第１クロック
パルスとの論理積により加算パルスを出力する第１論理
積回路と、上記遅相パルス信号と上記第１クロックパル
スとの論理積により減算パルスを出力する第２論理積回
路と、上記加算パルスと減算パルスとを計数して音声デ
ータ信号を出力する加減算計数器とを備えていることを
特徴としている。

【０００８】この構成によれば、静電容量変化を電圧に
変換しないために、周囲の電磁界の影響を受けにくい。
また、インピーダンス変換器の電荷漏洩による雑音も発
生しない。さらには、エレクトレット材などによる成極
電圧を必要としないため、抵抗やコンデンサなどのチッ
プ部品と一緒にリフローハンダ法による実装方法も可能
になる。

【０００９】本発明の好ましい態様によれば、上記基準
信号出力回路に、上記第２クロックパルスの位相を調整
可能とする可変容量コンデンサとコイルの組み合わせか
らなる位相調整手段が設けられる。

【００１０】また、上記第２クロックパルスを発生する
第２クロック出力手段は、上記第１クロック出力手段の
第１クロックパルスを所定の分周比で分周する分周器で
あることが好ましい。

【００１１】

【発明の実施の形態】次に、図面を参照して、本発明の
マイクロフォンの実施形態について説明する。

【００１２】図１のブロック図によると、このマイクロ
フォン１は、音声信号出力回路１０と、基準信号出力回
路２０と、高速のクロックパルスを発生するクロックパ
ルス発生器３０およびそのクロックパルスを所定の分周
比で分周する分周器３１と、音声信号と基準信号の位相
を比較する位相比較器４０と、位相比較器４０から出力
されるパルスを加算パルスと減算パルスとに変換するＰ
ＮＭ変換部５０と、その加算パルスと減算パルスとを計
数して音声データを出力する加減算計数器６０とを備え
ている。

【００１３】音声信号出力回路１０は、コンデンサマイ
クユニット１１の静電容量Ｃ１とコイル１２のインダク
タンスＬ１とからなるＬＣ回路１３を備えている。コン
デンサマイクユニット１１は振動板と固定極とからなる
が、その構成はシンプルであってよく、エレクトレット
材などによる成極電圧は不要である。

【００１４】この実施形態において、基準信号出力回路
２０も可変容量コンデンサ２１の静電容量Ｃ２とコイル
２２のインダクタンスＬ２とからなる基準信号位相調整
用のＬＣ回路２３を備えている。

【００１５】クロックパルス発生器（第１クロック出力
手段）３０には例えば水晶発振器が用いられ、高速（高
周波数）のクロックパルスＣＫ１を分周器（第２クロッ
ク出力手段）３１とＰＮＭ変換部５０とに与える。分周
器３１は、そのクロックパルスＣＫ１を所定の分周比で
分周して低速（低周波数）のクロックパルスＣＫ２に変
換する。

【００１６】このクロックパルスＣＫ２が、電圧増幅器
Ａおよび保護抵抗Ｒを介して音声信号出力回路１０のコ
イル１２と基準信号出力回路２０のコイル２２にそれぞ
れ入力される。

【００１７】音声信号出力回路１０において、コンデン
サマイクユニット１１の静電容量Ｃ１は入力音圧によっ
て変化するため、クロックパルスＣＫ２は、その静電容
量Ｃ１に応じて位相がずらされ、音声信号として電圧フ
ォロワＦを介して位相比較器４０の一方の入力端子４０
ａに与えられる。

【００１８】基準信号出力回路２０において、クロック
パルスＣＫ２は、そのＬＣ回路２３に設定されている時
定数分位相がずらされるが、可変容量コンデンサ２１に
よる位相調整時を除いてその位相は一定であり、上記音
声信号に対する基準信号として同じく電圧フォロワＦを
介して位相比較器４０の他方の入力端子４０ｂに与えら
れる。

【００１９】位相比較器４０は、音声信号出力回路１０
からの音声信号と基準信号出力回路２０からの基準信号
の位相を比較し、基準信号に対して音声信号が位相進み
を持つときに第１出力端子４０ｃに進相パルスＳ１を出
力し、基準信号に対して音声信号が位相遅れを持つとき
に第２出力端子４０ｄに遅相パルスＳ２を出力する。

【００２０】この実施形態において、位相比較器４０
は、入力波形の立ち上がりで動作する位相周波数型比較
器（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｃｏｍｐａｒａ
ｔｏｒ）であって、例えばモトローラ社製の集積回路Ｍ
Ｃ４０４４などを使用することができる。

【００２１】ＰＮＭ（Ｐｕｌｓｅ Ｎｕｍｂｅｒ Ｍｏ
ｄｕｌａｔｉｏｎ）変換部５０は、ともに２入力型の第
１ないし第３の３つの論理積回路５１〜５３と、１つの
排他論理和回路５４とを有し、上記進相パルスＳ１およ
び遅相パルスＳ２のパルス幅をクロックパルスＣＫ１の
パルス数に変換して加算パルスＰ１と減算パルスＰ２と
を出力する。

【００２２】なお、このパルス数変換を高精度に行うに
は、クロックパルスＣＫ１のパルス幅を進相パルスＳ１
および遅相パルスＳ２のパルス幅よりも十分に短くする
必要がある。

【００２３】第１論理積回路５１の一方の入力端子は位
相比較器４０の第１出力端子４０ｃに接続され、他方の
入力端子は第３論理積回路５３の出力端子と接続されて
いる。第２論理積回路５２の一方の入力端子は位相比較
器４０の第２出力端子４０ｄに接続され、他方の入力端
子は第３論理積回路５３の出力端子と接続されている。

【００２４】第３論理積回路５３の一方の入力端子はク
ロックパルス発生器３０に接続され、他方の入力端子は
排他論理和回路５４の出力端子と接続されている。排他
論理和回路５４の一方の入力端子は位相比較器４０の第
１出力端子４０ｃに接続され、他方の入力端子は位相比
較器４０の第２出力端子４０ｄに接続されている。

【００２５】排他論理和回路５４の真理値は、入力が
〔０，０〕もしくは〔１，１〕のとき出力が

〔０〕とな
り、入力が〔１，０〕もしくは〔０，１〕のとき出力が
〔１〕となる。なお、

〔０〕はＬレベルと同義，〔１〕
はＨレベルと同義である。

【００２６】この実施形態において、加減算計数器６０
はアップダウンバイナリカウンタからなり、ＰＮＭ変換
部５０からの加算パルス信号Ｐ１と減算パルス信号Ｐ２
とに基づいて可逆的な加減算を行い、その音声データを
例えば１２ビットもしくは１６ビットのパラレルデータ
として出力する。

【００２７】なお、加減算計数器１４は上記音声信号の
位相が変化する前の状態を保持し、位相変化が起こった
ときにのみアップもしくはダウンカウントする。また、
この実施形態においては、ディジタルの音声データをそ
のまま出力する第１出力端子ＯＵＴ１と、音声データを
Ｄ／Ａ変換器６１によりアナログ信号に変換して出力す
る第２出力端子ＯＵＴ２とを備えている。

【００２８】次に、図２ないし図４を参照して、このマ
イクロフォンの動作について説明する。分周器３１か
ら、音声信号出力回路１０と基準信号出力回路２０と
に、クロックパルスＣＫ１を所定に分周してなる同一の
クロックパルスＣＫ２が供給される。

【００２９】音声信号出力回路１０において、クロック
パルスＣＫ２は、そのＬＣ回路１３にてコンデンサマイ
クユニット１１の入力音圧に比例して位相がずらされた
音声信号として位相比較器４０の一方の入力端子４０ａ
に与えられる。

【００３０】基準信号出力回路２０において、クロック
パルスＣＫ２は、そのＬＣ回路２３にて位相が一定量ず
らされた基準信号として位相比較器４０の一方の入力端
子４０ａに与えられる。

【００３１】図２に基準信号と音声信号の位相関係を示
す。図２（ａ）が基準信号ＣＫ３で、図２（ｂ）（ｃ）
が音声信号ＣＫ４である。基準信号ＣＫ３は位相が固定
されているのに対して、音声信号ＣＫ４はコンデンサマ
イクユニット１１の入力音圧によって位相が変化する。

【００３２】図２（ｂ）は音声信号ＣＫ４が基準信号Ｃ
Ｋ３に対して＋ｄθの進み位相を持っている状態を示
し、図２（ｃ）は音声信号ＣＫ４が基準信号ＣＫ３に対
して−ｄθの遅れ位相を持っている状態を示している。

【００３３】位相比較器４０は、音声信号ＣＫ４が基準
信号ＣＫ３に対して進み位相のとき、第１出力端子４０
ｃに進相パルスＳ１を出力し、音声信号ＣＫ４が基準信
号ＣＫ３に対して遅れ位相のとき、第２出力端子４０ｄ
に遅相パルスＳ２を出力する。

【００３４】図３（ａ）に進相パルスＳ１を示し、図３
（ｂ）に遅相パルスＳ２を示す。この例において、区間
Ｔ１，Ｔ３で進み位相、区間Ｔ２で遅れ位相であり、そ
のパルス幅は位相ずれ量に比例している。すなわち、位
相比較器４０で音声信号ＣＫ４がＰＷＭ（Ｐｕｌｓｅ
Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）変調される。

【００３５】進相パルスＳ１が第１論理積回路５１の一
方の入力端子に与えられ、遅相パルスＳ２が第２論理積
回路５２の一方の入力端子に与えられる。位相比較器４
０が正常に動作しているとき、進相パルスＳ１と遅相パ
ルスＳ２は交代的に出力されるため、排他論理和回路５
４の出力は〔１〕を保持している。

【００３６】したがって、第３論理積回路５３から、第
１論理積回路５１および第２論理積回路５２の各他方の
入力端子に、図４（ａ）に示すクロックパルスＣＫ１が
供給される。

【００３７】これにより、第１論理積回路５１は、クロ
ックパルスＣＫ１と進相パルスＳ１との論理積を求め
て、図４（ｂ）に示す加算パルスＰ１を加減算計数器６
０のＵＰ端子に与える。また、第２論理積回路５２は、
クロックパルスＣＫ１と遅相パルスＳ２との論理積を求
めて、図４（ｃ）に示す減算パルスＰ２を加減算計数器
６０のＤＯＷＮ端子に与える。

【００３８】このように、第１，第２論理積回路５１，
５２によりＰＮＭ（Ｐｕｌｓｅ Ｎｕｍｂｅｒ Ｍｏｄ
ｕｌａｔｉｏｎ）変調が行われ、進相パルスＳ１および
遅相パルスＳ２のパルス幅がクロックパルスＣＫ１のパ
ルス数に変換される。

【００３９】加減算計数器（アップダウンバイナリカウ
ンタ）６０は、加算パルス信号Ｐ１と、減算パルス信号
Ｐ２とに基づいて可逆的な加減算を行い、この実施形態
では、その音声データを１２ビットもしくは１６ビット
のパラレルデータとして出力する。

【００４０】なお、この実施形態によれば、第１出力端
子ＯＵＴ１からはディジタルの音声データをそのまま出
力され、第２出力端子ＯＵＴ２からは音声データがアナ
ログ信号に変換して出力されるため、図示しない音声出
力部側で、そのいずれかを選択することができる。

【００４１】上記実施形態では、クロック発生器として
水晶発振回路を用いているが、これに代えて、ＣＲ発振
回路、ＬＣ発振回路、マルチバイブレータなどを用いて
もよい。また、加減算計数器はマイクロプロセッサなど
であってもよい。さらには、位相比較器４はアナログ型
位相比較器であってもよいが、その場合には、出力信号
を例えばＡ／Ｄ変換して論理積回路に入力することにな
る。

【００４２】また、電圧増幅器Ａ，保護抵抗Ｒ，電圧フ
ォロワＦ，基準信号出力回路２０のＬＣ回路２３，第３
論理積回路５３，排他的論理和回路５４およびＤ／Ａ変
換器６１は、本発明において任意的構成要素である。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
マイクユニットの静電容量変化をディジタル信号に変換
して音声信号を得るようにしたことにより、周囲の電磁
界の影響による雑音を抑えることが可能になる。

【００４４】また、マイクユニットにエレクトレット材
などによる成極電圧が不要であるため、回路基板に実装
する際、リフローハンダ法を適用できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るコンデンサマイクロフ
ォンのブロック図。

【図２】基準信号と音声信号の位相関係を示す波形図。

【図３】進相パルスと遅相パルスを示す波形図。

【図４】クロックパルス、加算パルスおよび減算パルス
を示す波形図。

【符号の説明】

１ マイクロフォン １０ 音声信号出力回路 １１ コンデンサマイクユニット １２ コイル １３ ＬＣ回路 ２０ 基準信号出力回路 ２１ 可変容量コンデンサ ２２ コイル ２３ ＬＣ回路 ３０ クロックパルス発生器 ３１ 分周器 ４０ 位相比較器 ５０ ＰＮＭ変換部 ５１〜５３ 論理積回路 ５４ 排他的論理和回路 ６０ 加減算計数器 Ｓ１ 進相パルス Ｓ２ 遅相パルス Ｐ１ 加算パルス Ｐ２ 減算パルス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１クロックパルスを出力する第１クロ
   ック出力手段および上記第１クロックパルスよりも低周
   波数の第２クロックパルスを出力する第２クロック出力
   手段と、 コンデンサマイクユニットの静電容量とコイルのインダ
   クタンスとを含むＬＣ回路からなり、上記第２クロック
   パルスを上記静電容量の変化に応じて所定位相ずらして
   音声信号として出力する音声信号出力回路と、 上記第２クロックパルスを上記音声信号に対する基準信
   号として出力する基準信号出力回路と、 上記音声信号と上記基準信号とを得て、上記基準信号に
   対して上記音声信号が位相進みを持つときに進相パルス
   信号を出力し、位相遅れを持つときに遅相パルス信号を
   出力する位相比較手段と、 上記進相パルス信号と上記第１クロックパルスとの論理
   積により加算パルスを出力する第１論理積回路と、 上記遅相パルス信号と上記第１クロックパルスとの論理
   積により減算パルスを出力する第２論理積回路と、 上記加算パルスと減算パルスとを計数して音声データ信
   号を出力する加減算計数器とを備えていることを特徴と
   するコンデンサマイクロフォン。
2. 【請求項２】 上記基準信号出力回路は、上記第２クロ
   ックパルスの位相を調整可能とする可変容量コンデンサ
   とコイルの組み合わせからなる位相調整手段を備えてい
   る請求項１に記載のコンデンサマイクロフォン。
3. 【請求項３】 上記第２クロック出力手段が、上記第１
   クロック出力手段の第１クロックパルスを所定の分周比
   で分周する分周器からなる請求項１または２に記載のコ
   ンデンサマイクロフォン。