JP2011091370A5

JP2011091370A5 -

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Publication number: JP2011091370A5
Application number: JP2010198903A
Authority: JP
Filing date: 2010-09-06
Publication date: 2015-05-14
Anticipated expiration: 2030-09-06

Description

このため、少なくとも、第1のMOSタイプのトランジスタを含み、その上に少なくとも第2のMOSタイプのトランジスタが配置され、そのチャネル領域が、2つのほぼ平行な一次面を含む少なくとも1つの半導体層内に形成され、第1のトランジスタのゲートに電気的に接続され、第1のトランジスタのゲートと、第2のトランジスタのチャネル領域との間に配置される少なくとも1つの導電性材料の少なくとも一部分を含む集積回路であって、この半導体層の2つの一次面に平行な平面内の第2のトランジスタのチャネル領域の断面は、当該平面内に投影された導電性材料の部分の断面内に含まれる、集積回路が提案される。

この半導体層の2つの一次面に平行な平面内の第2のトランジスタのチャネル領域の断面は、当該平面内に投影された導電性材料の部分の断面内に含まれ、それは、当該平面内に投影された導電性材料の部分の断面の寸法が、当該平面内の第2のトランジスタのチャネル領域の断面の寸法よりも大きいという事実を換言している。したがって、位置ずれが、集積回路の製造中にトランジスタ間に見られる場合であっても、上側トランジスタのチャネルと、下側トランジスタのゲートとの間の静電的結合を保証することが可能である。

本発明は、具体的には、少なくとも、
-第1のMOSタイプのトランジスタと、
-第1のMOSタイプのトランジスタ上に配置され、そのチャネル領域が、2つのほぼ平行な一次面を含む少なくとも1つの半導体層内に形成される、第2のMOSタイプのトランジスタと、
-第1のトランジスタのゲートに電気的に接続され、第1のトランジスタのゲートと、第2のトランジスタのチャネル領域との間に配置される少なくとも1つの導電性材料の一部分と、
-少なくとも、導電性材料の部分と、第2のトランジスタのチャネル領域との間に配置される誘電体層と
を含む集積回路において、
この半導体層の2つの一次面に平行な平面内の第2のトランジスタのチャネル領域の断面は、当該平面内に投影された導電性材料の部分の断面内に含まれ、
この第2のトランジスタのチャネル領域は、導電性材料の部分と、第2のトランジスタのゲートとの間に配置される、集積回路に関する。

半導体層の2つの一次面に平行な平面内に投影された導電性材料の部分の断面の寸法は、当該平面内の第2のトランジスタのチャネル領域の断面の寸法に対して、少なくとも10%、または20%、または30%、または40%、または50%だけ大きくてよい。

この半導体層の2つの一次面に平行な平面内に投影された第1のトランジスタのゲートの断面の寸法は、当該平面内の第2のトランジスタのチャネル領域の断面の寸法とほぼ等しくてよい。

また、
a)少なくとも第1のMOSタイプのトランジスタを製造するステップと、
b)第1のトランジスタのゲートに電気的に接続される少なくとも1つの導電性材料の少なくとも一部分を製造するステップと、
c)第1のトランジスタ上に少なくとも1つの第2のMOSタイプのトランジスタを製造するステップであって、第2のトランジスタのチャネル領域が、2つのほぼ平行な一次面を含む少なくとも1つの半導体層内に形成され、導電性材料の部分は、第1のトランジスタのゲートと、第2のトランジスタのチャネル領域との間に配置される、ステップと
を少なくとも含む集積回路を製造するための方法において、
この半導体層の2つの一次面に平行な平面内の第2のトランジスタのチャネル領域の断面は、当該平面内に投影された導電性材料の部分の断面内に含まれる、
方法が提案される。

本発明はまた、少なくとも、
-少なくとも1つの第1のMOSタイプのトランジスタを製造するステップと、
-第1のトランジスタのゲートに電気的に接続される少なくとも1つの導電性材料の少なくとも一部分を製造するステップと、
-導電性材料の少なくともこの部分をカバーする少なくとも1つの誘電体層を堆積させるステップと、
-第1のトランジスタ上に少なくとも1つの第2のMOSタイプのトランジスタを製造するステップであって、第2のトランジスタのチャネル領域が、2つのほぼ平行な一次面を含み、誘電体層上に配置される少なくとも1つの半導体層内に形成され、この導電性材料の部分は、第1のトランジスタのゲートと、第2のトランジスタのチャネル領域との間に配置される、ステップと
を含む、集積回路を製造するための方法において、
この半導体層の2つの一次面に平行な平面内の第2のトランジスタのチャネル領域の断面は、当該平面内に投影された導電性材料の部分の断面内に含まれ、
この第2のトランジスタのチャネル領域は、導電性材料の部分と、第2のトランジスタのゲートとの間に配置される、方法に関する。

集積回路100はまた、下側トランジスタ101aのソース領域105aおよびドレイン領域107aをカバーする誘電体部分119を含む。これらの誘電体部分119はまた、この下側トランジスタ101aのスペーサ115aの少なくとも一部をカバーする。集積回路100はまた、下側トランジスタ101aのゲート113aに電気的に接続される1つまたは複数の導電性材料から成る部分117を含む。図2Aの例では、この導電性部分117は、ゲート113a上に、およびそれに接して配置され、ゲート113aの上端部を全体的にカバーする。さらには、部分117はまた、スペーサ115aの一部ならびに誘電体部分119の一部をカバーする。半導体層104bの2つの一次面106a、108bに平行な平面内の上側トランジスタ101bのチャネル領域109bの断面は、この平面内に投影された導電性材料の部分117の断面内に含まれる。平面(X、Z)に平行な平面内の導電性部分117の断面の寸法は、その同一平面内の上側トランジスタ101bのチャネル領域109bの断面の寸法よりも大きい。

そのため、導電性部分117の((X、Z)平面に平行な平面における)寸法は、その同一平面内の上側トランジスタ101bのチャネル領域109bのものよりも大きいと仮定すると、集積回路100は、トランジスタ101aと、101bとの間の位置ずれ、すなわち、下側トランジスタ101aのゲート113aと、上側トランジスタ101bのチャネル109bとの間の位置ずれを許容することが分かる。図2Aの例においては、トランジスタ101aおよび101bは、互いに対してよく位置合わせされており、それにより、いずれの静電結合上の問題も生じない。しかし、図2Bの例においては、下側トランジスタ101aのゲート113aは、上側トランジスタ101bのチャネル領域109bと位置合わせされていないことが分かる。このような位置ずれは、従来技術の2つの重ね合わせられたトランジスタ間の静電結合を行うことを可能にしていなかったものである。しかし、この場合では、導電性部分117が下側トランジスタ101aのゲート113aに電気的に接続され、半導体層104bの2つの一次面106b、108bに平行な平面内の上側トランジスタ101bのチャネル領域109bの断面はその平面内に投影された導電性材料の部分117の断面内に含まれると仮定すると、そのため、それらの2つのトランジスタ101a、101b間の静電結合を行うことが可能であり、下側トランジスタ101aのゲート113aは、導電性部分117を介して上側トランジスタ101bのチャネル領域109bに極性を与えることができる。

Claims

第１のＭＯＳタイプのトランジスタ（１０１ａ）と、
前記第１のＭＯＳタイプのトランジスタ（１０１ａ）上に配置され、そのチャネル領域（１０９ｂ）が、２つのほぼ平行な一次面（１０６ｂ、１０８ｂ）を含む少なくとも１つの半導体層（１０４ｂ）内に形成されている、第２のＭＯＳタイプのトランジスタ（１０１ｂ）と、
前記第１のトランジスタ（１０１ａ）のゲート（１１３ａ）に電気的に接続され、前記第１のトランジスタ（１０１ａ）の前記ゲート（１１３ａ）と、前記第２のトランジスタ（１０１ｂ）の前記チャネル領域（１０９ｂ）との間に配置される少なくとも１つの導電性材料の部分（１１７）と、
少なくとも、前記導電性材料の前記部分（１１７）と、前記第２のトランジスタ（１０１ｂ）の前記チャネル領域（１０９ｂ）との間に配置される誘電体層（１０３）と
を少なくとも含む集積回路（１００）において、
前記半導体層（１０４ｂ）の前記２つの一次面（１０６ｂ、１０８ｂ）に平行な平面内の前記第２のトランジスタ（１０１ｂ）の前記チャネル領域（１０９ｂ）の断面は、前記平面内に投影された前記導電性材料の前記部分（１１７）の断面内に含まれており、
前記第２のトランジスタ（１０１ｂ）の前記チャネル領域（１０９ｂ）は、前記導電性材料の前記部分（１１７）と、前記第２のトランジスタ（１０１ｂ）のゲート（１１３ｂ）との間に配置されており、
前記導電性材料の前記部分（１１７）と前記第１のトランジスタ（１０１ａ）の前記ゲート（１１３ａ）との間の電気的接続は、前記第２のトランジスタ（１０１ｂ）の前記チャネル領域（１０９ｂ）の少なくとも一部の下に配列されている、
集積回路。
前記導電性材料の前記部分（１１７）は、前記第１のトランジスタ（１０１ａ）の前記ゲート（１１３ａ）上に、および／またはそれに接して配置されている、請求項１に記載の集積回路（１００）。
前記半導体層の前記２つの一次面（１０６ｂ、１０８ｂ）に平行な前記平面内の前記第１のトランジスタ（１０１ａ）の前記ゲート（１１３ａ）の断面の寸法は、前記平面内の前記第２のトランジスタ（１０１ｂ）の前記チャネル領域（１０９ｂ）の断面の寸法にほぼ等しい、請求項１または２に記載の集積回路（１００）。
前記誘電体層（１０３）の厚さは、約５ｎｍおよび５０ｎｍの間である、請求項１から３のいずれか一項に記載の集積回路（１００）。
２つずつ重ね合わせられた少なくとも２つのレベルのＭＯＳタイプのトランジスタ（１０１ａ、１０１ｂ）を含み、それぞれの層は、複数のＭＯＳトランジスタ（１０１ａ、１０１ｂ）を含む、請求項１から４のいずれか一項に記載の集積回路（１００）。
前記導電性材料の前記部分（１１７）は、複数の導電性材料の少なくとも１つのスタックを含む、請求項１から５のいずれか一項に記載の集積回路（１００）。
前記導電性材料の前記部分（１１７）は、タングステン部分と、窒化チタンから成る部分との間に配置される少なくとも１つのチタン部分を含む、請求項１から６のいずれか一項に記載の集積回路（１００）。
少なくとも第１のＭＯＳタイプのトランジスタ（１０１ａ）を製造するステップと、
前記第１のトランジスタ（１０１ａ）のゲート（１１３ａ）に電気的に接続される少なくとも１つの導電性材料の部分（１１７）を製造するステップと、
前記導電性材料の前記部分（１１７）をカバーする少なくとも１つの誘電体層（１２９）を堆積するステップと、
前記第１のトランジスタ（１０１ａ）上に少なくとも１つの第２のＭＯＳタイプのトランジスタ（１０１ｂ）を製造するステップであって、前記第２のトランジスタ（１０１ｂ）のチャネル領域（１０９ｂ）が、前記誘電体層（１２９）上に配置された、２つのほぼ平行な一次面（１０６ｂ、１０８ｂ）を含む少なくとも１つの半導体層（１０４ｂ）内に形成され、前記導電性材料の前記部分（１１７）は、前記第１のトランジスタ（１０１ａ）の前記ゲート（１１３ａ）と、前記第２のトランジスタ（１０１ｂ）の前記チャネル領域（１０９ｂ）との間に配置される、ステップとを少なくとも含む、集積回路（１００）を製造するための方法において、
前記半導体層の前記２つの一次面（１０６ｂ、１０８ｂ）に平行な平面内の前記第２のトランジスタ（１０１ｂ）の前記チャネル領域（１０９ｂ）の断面は、前記平面内に投影された前記導電性材料の前記部分（１１７）の断面内に含まれており、
前記第２のトランジスタ（１０１ｂ）の前記チャネル領域（１０９ｂ）は、前記導電性材料の前記部分（１１７）と、前記第２のトランジスタ（１０１ｂ）のゲート（１１３ｂ）との間に配置されており、
前記導電性材料の前記部分（１１７）と前記第１のトランジスタ（１０１ａ）の前記ゲート（１１３ａ）との間の電気的接続は、前記第２のトランジスタ（１０１ｂ）の前記チャネル領域（１０９ｂ）の少なくとも一部の下に配列されている、
方法。
前記導電性材料の前記部分（１１７）を製造するための前記ステップは、
前記第１のトランジスタ（１０１ａ）上に第１の誘電体層（１２１）を共形堆積するステップと、
前記第１の誘電体層（１２１）上に第２の誘電体層（１２３）を堆積するステップと、
前記第１の誘電体層（１２１）上のストップにより前記第２の誘電体層（１２３）を平坦化し、前記第１のトランジスタ（１０１ａ）の前記ゲート（１１３ａ）の尖部をカバーする前記第１の誘電体層（１２１）の一部分を暴露させるステップと、
前記第１の誘電体層（１２１）の前記一部分をエッチングし、前記第１のトランジスタ（１０１ａ）の前記ゲート（１１３ａ）の少なくとも尖部を暴露させるステップと、
少なくとも、前記第１のトランジスタ（１０１ａ）の前記ゲート（１１３ａ）上、および前記第２の誘電体層（１２３）の残りの部分（１２５）上に、導電性材料から成る少なくとも１つの層（１２７）を堆積するステップと、
前記導電性材料から成る前記層（１２７）を平坦化し、前記第１のトランジスタ（１０１ａ）の前記ゲート（１１３ａ）に電気的に接続される前記導電性材料の前記部分（１１７）を形成するステップと
を実行することによって得られる、請求項８に記載の方法。