JP2011088277A5 - - Google Patents

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JP2011088277A5
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画像形成装置
この発明は、マルチビームを使用して画像を形成する画像形成装置に関する。
電子写真法を使用して画像を形成する画像形成装置では、感光体ドラム上に形成された静電荷を、半導体レーザ光(レーザビーム)により露光して静電潜像を形成し、現像剤により現像して画像形成を行っている。
このような画像形成装置では、半導体レーザ光源の1つの半導体素子から1〜4本、多くて8本程度のレーザビームを照射している。
また、近年では、面発光型半導体レーザ光源(ビクセル:VCSEL)が実用化されており、この面発光型半導体レーザ光源を使用して、高精細で高速な画像形成を行える画像形成装置が提案されている。
例えば、一般的な画像形成装置において、格子状に複数の半導体レーザ光源が配置された光源ユニット(半導体レーザアレイ)、または、同一チップ上に複数の面発光型半導体レーザ光源が格子状に配置された光源ユニットを備える場合、図21に示すように、光源ユニット1001は、その複数の光源の配列方向がポリゴンミラーのような偏向器の回転軸に対してある角度θを有するように調節して配置されている。
同図の(a)では、光源ユニット1001を、原稿又は光源ユニットの搬送方向である副走査方向を示す縦軸に対して、光源a1,b1,c1と、光源a2,b2,c2と、光源a3,b3,c3と、光源a4,b4,c4との各配列方向が、縦軸と角度θを有するように傾けて配置している状態を示しており、図中の横軸は主走査方向を示す。
この光源ユニット1001は、偏向器の回転軸に対して角度θをもって配置されていることにより、同図の(b)に示すように、各光源a1〜c4は、主走査方向についてそれぞれ異なる主走査位置を露光することになる。
ここで、各光源の内、2光源により1つの画素(1画素)を構成する場合、すなわち、光源a1とa2、光源a3とa4、光源b1とb2、光源b3とb4、光源c1とc2、光源c3とc4をそれぞれ1画素で実現した場合、同図の(c)に示すように、2光源により構成される画素d1〜d6が形成される。
そして、図中の縦方向である副走査方向について、2光源により構成される画素の中心間距離が600dpi相当である場合、1画素を構成する2光源の中心間隔は1200dpi相当となり、画素密度に対して光源密度が2倍となる。
よって、1画素を構成する光源の光量比を変えることにより、画素の重心位置を副走査方向にずらすことが可能になり、高精度な画素形成が実現できる。
面発光型半導体レーザ光源は、1つのチップから40本程度のレーザビームを射出することができる。
したがって、画像形成装置の潜像形成に面発光型半導体レーザ光源を使用することにより、高精細且つ高速な画像形成が可能になる。
ところで、面発光型半導体レーザ光源を潜像形成に用いる際、単に半導体レーザ光源を面発光型半導体レーザ光源に置き換えただけでは、高精細な潜像を高速に形成できるわけではない。
例えば、潜像形成に使用するレーザビームを発生させるレーザ装置は、射出するレーザビームの光量を、目標の光量になるように制御する必要があり、当然ながら、面発光型半導体レーザ光源の場合も、多数のレーザビームを発生させる発光領域において、レーザビームの光量を管理する必要がある。
ゆえに、レーザビームの数が増えると、レーザビームが少ない半導体レーザ光源を使用したのと同一の光量制御を行う場合、光量制御のために時間が長くかかることは明らかであり、面発光型半導体レーザ光源を適用したことに伴う高速な画像形成の利点を十分に発揮することができないことになる。
また、このためにレーザビームの光量制御を間引くなどの制御を加えると、逆に高精細な画像形成を達成することが困難になる。
上述のような理由から、種々の技術が提案されている。
従来、複数の光源の各レーザビーム毎に設定される電流補正値と、上記各光源を共通して駆動するための、予め定められた共通の駆動電流とに基づいて、上記レーザビームの光量を、現在の光量値をフィードバックして制御する自動光量制御手段(オートパワーコントロール、Auto Power Control:APC)とを備え、かつ上記電流補正値と上記共通電流は、デジタル演算により算出され、デジタルアナログ変換回路(デジタルアナログコンバータ、Digital Analog Converter:DAC)により電流量に変換する画像形成装置(例えば、特許文献1参照)があった。
このような画像形成装置では、複数の光源のレーザビーム光量を独立に制御するのではなく、1チップの面発光型半導体レーザ光源内では各光源の光量と駆動電流の関係がほぼ同じ特性を持つ点に着目し、全chに共通の電流源で発光させた光量を、各光源個別の電流補正値で制御することによって、自動光量制御をより効率的に行うことができ、またデジタル演算を用いることにより、従来のコンデンサを用いたサンプルホールド方式(アナログ方式)よりも高速な自動光量制御が可能である。
しかしながら、上述した従来の画像形成装置では、自動光量制御を実行する期間について、制御開始から途中までにおいて、電流補正値及び共通電流が整定しても、制御期間が終了するまでは自動光量制御を実行し続けているため、制御期間の後半では、本来必要ないのに、自動光量制御の光量値フィードバックのために面発光型半導体レーザ光源を無駄に点灯させてしまっていた。
また、自動光量制御が必要になるのは、面発光型半導体レーザ光源の周辺温度の変化が大きい時である。その周辺温度が大きくなるのは、画像形成装置の印刷開始から数枚の印刷までの間である。そして、複数枚印刷した後の面発光型半導体レーザ光源の周辺温度はほぼ一定になるので、本来、複数枚印刷する時の後半では、自動光量制御を実行する必要はほとんどないか、数回行えば十分である。
しかし、従来の画像形成装置の自動光量制御では、印刷枚数に関係なく、制御期間の最初から最後まで自動光量制御を行い、そのための点灯も行っていた。
このように、従来の画像形成装置では、自動光量制御の際に面発光型半導体レーザ光源を無駄に点灯させていたので、面発光型半導体レーザ光源の劣化を早め、画像形成装置の使用寿命を短くしてしまっていたという問題があった。
特に、面発光型半導体レーザ光源は、従来の半導体レーザ光源に比べて寿命が短いため、上述のような面発光型半導体レーザ光源の無駄な点灯は重大な問題点であった。
また、面発光型半導体レーザ光源を搭載する画像形成装置は、多くの枚数を印刷することが求められるので、面発光型半導体レーザ光源を無駄に点灯しないようにすることは切実な問題である。
上述したように、これまでの多光源のレーザビーム光量を制御する装置では、自動光量制御の高速化に重点を置いていたため、面発光型半導体レーザ光源の点灯回数への配慮は十分であるとは言えなかった。
また、面発光型半導体レーザ光源の寿命は従来の半導体レーザ光源よりも短いため、従来のように自動光量制御の点灯を繰り返していては、画像形成装置の寿命を短くしてしまう恐れがあった。
そこで、面発光型半導体レーザ光源を使用する画像形成装置においては、複数光源の各レーザビーム光量の自動光量制御を高速に行い、かつ自動光量制御を必要最低限の回数に抑える技術が必要とされている。
この発明は上記の点に鑑みてなされたものであり、面発光型半導体レーザ光源を無駄に点灯させることなく、自動光量制御を高速で且つ効率よく行えるようにすることを目的とする。
この発明は上記の目的を達成するため、複数のレーザ光を出力する光源と、上記光源から出力された上記各レーザ光のそれぞれを、光量測定のための第1のレーザ光と、感光体を走査するための第2のレーザ光とに分離する分離手段と、上記第1のレーザ光の測定された光量に応じた電圧を出力する光電変換手段と、光電変換手段によって出力された上記各レーザ光のレーザ光毎の上記電圧が、上記各レーザ光毎の制御目標値になるように、上記各レーザ光毎に光量を制御するレーザ光別補正値を算出する第1算出手段と、上記各レーザ光毎の上記レーザ光別補正値に基づいて、上記各レーザ光に共通する駆動電流値を算出する第2算出手段と、上記第1算出手段及び上記第2算出手段でそれぞれ算出した駆動電流値のα(αは正の数)倍の駆動電流で駆動したときに、光電変換出力が上記第1算出手段のレーザ光毎の目標値の上記α倍になるように、閾値電流値を算出する第3算出手段と、上記第1算出手段と上記第2算出手段と上記第3算出手段でそれぞれ算出した値に基づいて、上記各レーザ光の光量を制御する制御手段と、上記制御手段によって上記各レーザ光の光量を制御する時、上記第1算出手段と上記第2算出手段と上記第3算出手段の各々の整定を判定する整定判定手段を備えた画像形成装置を提供する。
また、上記整定判定手段を、上記第1算出手段と上記第2算出手段と上記第3算出手段の現算出値と前算出値の差が、予め設定された範囲内の場合を整定と判定し、予め設定された範囲外の場合を整定ではないと判定する手段にするとよい。
さらに、上記整定判定手段に、上記第1算出手段と上記第2算出手段と上記第3算出手段の現算出値と前算出値の差が、予め設定された範囲内であると判断した回数をカウントする手段を有するようにするとよい。
また、上記整定判定手段に、上記カウントした値が、予め設定された値に達したか否かを判断する手段を有するようにするとよい。
さらに、上記画像形成装置の全体の制御を司る制御手段から、上記予め設定された範囲、又は上記予め設定された値を設定するようにするとよい。
この発明による画像形成装置は、面発光型半導体レーザ光源を無駄に点灯させることなく、自動光量制御を高速で且つ効率よくすることができる。
この発明の一実施例である画像形成装置の機能構成を示すブロック図である。 図1に示す画像形成装置の光学装置の構成を示す図である。 紙間APCの説明図である。 図2に示すVCSELを駆動させる部分の構成を示す図である。 図2に示すVCSELが出力するレーザ光の出力特性を示すグラフの図である。
図4に示すマイクロコントローラのROM領域においてVCSELを制御する初期値を格納するテーブル構造を示す図である。 図4に示す駆動電流演算部が備えるDEV演算部の内部構成を示す図である。 図4に示す駆動電流演算部が備えるTH演算部の内部構成を示す図である。 図4に示す駆動電流演算部が備えるSW演算部の内部構成を示す図である。 図4に示すドライバの詳細な内部構成を示すブロック図である。
図7に示すAPCモード制御部の入出力信号を説明する図である。 図7及び図11に示すAPCモード制御部のモードの遷移を示す図である。 APC_MODEがmode0の場合に生成される信号のタイミングチャートを示した図である。 APC_MODEがmode1又はmode2の場合に生成される信号のタイミングチャートを示した図である。
SW,DEV,及びTHの各イネーブル信号生成部に対する設定の説明に供するブロック図である。 同じくSW,DEV,及びTHの各イネーブル信号生成部に対する設定の説明に供するブロック図である。 また同じくSW,DEV,及びTHの各イネーブル信号生成部に対する設定の説明に供するブロック図である。 タイミング生成部に対する設定の説明に供するブロック図である。
制御対象SW,DEV,及びTHの整定の判別と整定後のLDON信号の制御を行う構成を示すブロック図である。 図19に示す整定判別部による整定判別処理を示すフローチャート図である。 複数の面発光型半導体レーザ光源が格子状に配置された光源ユニットの説明図である。
以下、この発明を実施するための形態を図面に基づいて具体的に説明する。
なお、この発明は、後述する実施例に限定されるものではない。
〔実施例〕
図1は、この発明の一実施例である画像形成装置の機能構成を示すブロック図である。
なお、同図中の矢示Aは図2における視線方向を示すものである。
この画像形成装置100は、例えば、複写機,複合機を含む画像処理装置であり、半導体レーザ,ポリゴンミラーなどの光学要素を含む光学装置102と、感光体ドラム104a,106a,108a,110a、帯電器(帯電装置)104b,106b,108b,110b、現像器(現像装置)104c,106c,108c,110cなどを含む像形成部112と、中間転写ベルト114などを含む転写部122を含んで構成される。
光学装置102は、面発光型半導体レーザ光源(光源に相当する)から放出された光ビーム(レーザビーム)Lを、ポリゴンミラー102cにより偏向させ、fθレンズ102bに入射させている。
光ビームLは、シアン(以下「C」と記す),マゼンタ(以下「M」と記す),イエロー(以下「Y」と記す),ブラック(以下「K」と記す)の各色に対応した数発生されていて、fθレンズ102bを通過した後、反射ミラー102aで反射される。
WTLレンズ102dは、光ビームLを整形した後、反射ミラー102eへと光ビームLを偏向させ、さらに反射ミラー102fに反射させ、露光のために使用される光ビームLとして感光体ドラム104a,106a,108a,110aへと像状照射する。
感光体ドラム104a,106a,108a,110aへの光ビームLの照射は、上述したように複数の光学要素を使用して行われるため、主走査方向及び副走査方向に関して、タイミング同期が行われている。
なお、この画像形成装置100では、以下、主走査方向を、光ビームLの走査方向として定義し、副走査方向を、主走査方向に対して直交する方向、感光体ドラム104a,106a,108a,110aの回転する方向として定義する。
感光体ドラム104a,106a,108a,110aは、アルミニウムなどの導電性ドラム上に、少なくとも電荷発生層と、電荷輸送層とを含む光導電層を備えている。
光導電層は、それぞれ感光体ドラム104a,106a,108a,110aに対応して配設され、コロトロン,スコロトロン,又は帯電ローラなどを含んで構成される帯電器104b,106b,108b,110bにより表面電荷が付与される。
各帯電器104b,106b,108b,110bにより、感光体ドラム104a,106a,108a,110a上に付与された静電荷は、光ビームLにより像状露光され、静電潜像が形成される。
感光体ドラム104a,106a,108a,110a上に形成された静電潜像は、現像スリーブ,現像剤供給ローラ,規制ブレードなどを含む現像器104c,106c,108c,110cにより現像され、現像剤像が形成される。
感光体ドラム104a,106a,108a,110a上に担持された現像剤は、搬送ローラ114a,114b,114cにより矢線Bの方向に移動する中間転写ベルト114上に転写される。
中間転写ベルト114は、C,M,Y,Kの現像剤を担持した状態で2次転写部へと搬送される。
2次転写部は、2次転写ベルト118と、搬送ローラ118a,118bとを含んで構成される。
2次転写ベルト118は、搬送ローラ118a,118bにより、図中矢線Cの方向に搬送される。
2次転写部には、給紙カセットなどの受像材収容部128から上質紙(用紙),プラスチックシートなどの受像材(記録媒体)124が搬送ローラ126により供給される。
2次転写部は、2次転写バイアスを印加して、中間転写ベルト114上に担持された多色現像剤像を、2次転写ベルト118上に吸着保持された受像材124に転写する。
受像材124は、2次転写ベルト118の搬送と共に定着装置120へと供給される。
定着装置120は、シリコーンゴム,フッソゴムなどを含む定着ローラなどの定着部材130を含んで構成されていて、受像材124と多色現像剤像とを加圧加熱し、印刷物132として画像形成装置100の外部へと出力する。
多色現像剤像を転写した後の中間転写ベルト114は、クリーニングブレードを含むクリーニング部116により転写残現像剤が除去された後、次の像形成プロセスへと供給されている。
なお、各感光体ドラム104a,106a,108a,110aの主走査方向の終点付近には、副走査ずれ検出装置(公知なので図示を省略)が配設されていて、副走査方向のずれを検出している。
図2は、図1に示す画像形成装置100の光学装置102を、図1の矢示Aの視線方向から参照した平面構成を示す図である。
なお、図2には、図1の矢示Aの視線方向から参照できない、静電潜像が形成される感光体ドラム104aも、レーザ光Lによる走査を明確にするために記載した。
図2に示すように、光学装置102は、ドライバ206と、VCSELコントローラ(以下、「GAVD」と称す)200と、駆動電流演算部(駆動電流制御部)204と、A/D変換部202と、カップリング光学素子210と、ハーフミラー212と、全反射ミラー214と、第2集光レンズ216と、光電変換素子218とを備えている。
VCSELコントローラ200は、特定用途集積回路(Application Specific Integrated Circuit:ASIC)であり、画像形成装置100の画像形成を制御するCPU(図示を省略)からの制御信号を受信して、VCSEL208の駆動制御を指令する。
また、GAVD200は、CPUからの指令に応答してVCSEL208に対する工場調整信号,初期化信号,ラインAPCのためのラインAPC(Auto Power Control)信号,紙間APCのための紙間APC信号などを発行する。
さらに、ラインAPCは、画像形成装置100が動作中に、印刷物(記録紙)に対して印刷中に、レーザ光が主走査方向に走査される毎のタイミングでレーザ光の光量補正を行う制御である。
紙間APCは、複数の枚数を連続印刷中の印刷物と印刷物の間(紙間)において、ラインAPCとは異なる手法にてレーザ光の光量補正を行う制御である。
具体的には、紙間APCとは、図3に示すように、例えば、中間転写ベルトが搬送方向Bに移動する場合において、用紙Pのためのトナー像を形成するためにレーザ光Lが感光体ドラムKを走査し、その後、次の用紙P′に対する照射がされた場合に、光ビームLが感光体ドラムKを走査するまでの間であるINTで示した間隔において、レーザ光Lの光量補正を行う制御のことである。
また、プロコンAPCとは、画像形成装置100の作像能力を調整するためのプロセス制御中に行う光量調整のことであり、走査APCとは、画像形成装置100の機内温度がある一定以上の温度変化を示した時や、ある一定以上の連続枚数印刷を行った後に実行する光量調整のことである。
ドライバ206は、VCSEL208に対して駆動電流を供給する。
具体的には、ドライバ206はGAVD200による制御信号を受信し、制御信号に対応する駆動電流をVCSEL208に供給することで、VCSEL208を駆動させる。
そして、駆動したVCSEL208はレーザ光Lを発生させる。
この実施例では、VCSEL208からのレーザ光Lは40チャネルに対応する40本射出される例とするが、射出されるレーザ光Lの数は特に限定はしない。
レーザ光Lは、カップリング光学素子210により平行光とされた後、ハーフミラー212に入射する。
ハーフミラー212は、誘電体多層膜コーティングなどにより形成される。
そして、ハーフミラー212は、分離手段の機能を果たし、入射されたレーザ光Lを、光量測定のためのモニタ光(モニタービーム、第1のレーザ光)と、感光体を走査するための走査光(走査ビーム、第2のレーザ光)とに分離する。
走査ビームは、ポリゴンミラー102cにより偏向されてfθレンズ102bを通過して感光体ドラム104aへと照射される。
なお、感光体ドラム104aの走査開始位置付近には、フォトダイオード(PD)を含む同期検知装置220が配置されている。
同期検知装置220は、走査ビームを検出し、同期信号を発行する。
同期信号は、第1光量補正を含む各種制御についてタイミングを与える信号とする。
モニタービームは、全反射ミラー214により第2集光レンズ216へと反射され、第2集光レンズ216を経て、フォトダイオードなど光電変換素子218に反射される。
光電変換素子218は、光電変換手段の機能を果たし、モニタービームの光量に対応したモニター電圧Vpdを出力し、A/D変換部202は、上記モニタ電圧Vpdに対応するモニタ信号に変換する。
そして、モニタ信号は、駆動電流演算部204に送信される。
駆動電流演算部204は、入力されたモニタ信号が指し示すレーザ光の光量値に基づいて、例えばVCSEL制御データを生成する。
その生成されたVCSEL制御データは、ドライバ206による駆動電流の制御に用いられる。
そのため、駆動電流演算部204は、生成したVCSEL制御データを、ドライバ206に出力する。
なお、A/D変換部202および駆動電流演算部204は、別モジュールとして構成してもよいし、また一体にして構成してもよい。
また、一体として構成する場合には、例えば、処理のために使用する各種制御値を格納するROM,RAMなどを備えるマイクロコントローラとするなどが考えられる。
図4は、VCSEL208を駆動させる構成を示したブロック図である。
図4に示すように、VCSEL208を駆動させるために、画像形成装置100は、CPU400と、同期検知装置220と、GAVD200と、ドライバ206と、VCSEL208と、マイクロコントローラ401と、APC制御部402と、光電変換素子218とを備えている。
GAVD200は、CPU400からの制御信号を受信し、VCSEL208の、工場設定調整,初期化設定を開始する。
それと平行して、同期検知装置220が、レーザ光の検出を開始する。
APC制御部402は、A/D変換部202,駆動電流演算部204,及びIF(インタフェース)制御部403から構成される。
また、マイクロコントローラ401は、演算部411と、ROM領域及びRAM領域を含むメモリ412とで構成される。
そのメモリ412は、駆動電流演算部204が使用する各種制御値の初期値などを格納する。
さらに、メモリ412のROM領域は、工場設定データなどを格納し、RAM領域は、領域のために必要な値を格納するレジスタメモリなどとして利用される。
マイクロコントローラ401は、GAVD200からの指令を、APC制御部402のIF制御部403を介して受信する。
そして、演算部411が、受信した指令に対応して、メモリ412に格納された工場設定データと、レーザ光の光量とを使用して初期値設定を演算する。
マイクロコントローラ401は、IF制御部403を介して、駆動電流演算部204内に含まれるレジスタメモリ421に設定する。
駆動電流演算部204は、レジスタメモリ421と、DEV演算部422と、SW演算部423と、TH演算部424とを備えている。
レジスタメモリ421は、後述するch1目標値レジスタ701_1〜ch40目標値レジスタ701_40と、ch1DEVレジスタ705_1〜ch40DEVレジスタ705_40と、SWレジスタ805と、ch1THレジスタ1705_1〜ch40THレジスタ1705_40とを含む。
すなわち、初期起動時にch1目標値レジスタ701_1〜ch40目標値レジスタ701_40と、ch1DEVレジスタ705_1〜ch40DEVレジスタ705_40と、SWレジスタ805と、ch1THレジスタ1705_1〜ch40THレジスタ1705_40とに対して、マイクロコントローラ401による初期設定値が設定される。
DEV演算部422は、第1算出手段の機能を果たし、A/D変換部202により出力されたモニタ信号等に基づいて、レーザ光(i)毎に、ビーム(レーザ光)別電流補正値DEV(i)を算出する。
ビーム別電流補正値DEV(i)は、レーザ光毎に光量を制御する電流を補正する補正値を示す。
SW演算部423は、第2算出手段の機能を果たし、レーザ光毎のビーム別電流補正値DEV(i)等に基づいて、全てのレーザ光に共通して供給される電流である共通供給電流値(全レーザ光に共通する駆動電流値)Iswを算出する。
TH演算部424は、第3算出手段の機能を果たし、A/D変換部202により出力されたモニタ信号等に基づいて、レーザ光(i)毎に、ビーム別の閾値電流値として供給される電流値Ith(i)を算出する。
なお、VCSEL制御データには、ビーム別電流補正値DEV(i)と、共通供給電流値Iswと、共通供給電流補正データSHDと、ビーム別閾値電流値Ith(i)とが含まれている。
また、上記算出されたビーム別電流補正値DEV(i)と、共通供給電流値Iswと、ビーム別閾値電流値Ith(i)はレジスタメモリ421に更新して格納される。
そして、レジスタメモリ421に格納されたVCSEL制御データは、VCSELの連続動作および画像形成装置100の環境動作によるVCSEL208の光量制御に用いられる。
なお、DEV演算部422,SW演算部423,およびTH演算部424による演算手法およびSHDの切り替え手法については後述する。
そして、APC制御部402で算出されたVCSEL制御データは、GAVD200に送られる。
最初のVCSEL制御データは、マイクロコントローラ401により設定された初期設定電流値が各チャネルの点灯信号と共にドライバ206に入力される。
ドライバ206は、入力された初期設定電流値をPWM変換して駆動電流を設定し、チャネル点灯信号により指定されるチャネルに対して、設定した駆動電流レベルの電流を供給する。
その供給された電流により駆動したVCSEL208は、レーザ光を発生させる。
上記発生した各チャネルのレーザ光は、光電変換素子218を介して、当該レーザ光の光量の制御のためにフィードバックする。
上記フィードバックされたモニタ信号に基づいて、駆動電流演算部204は、適切な共通供給電流値Isw,ビーム別電流補正値DEV(i),およびビーム別閾値電流値Ith(i)を算出する。
図5は、この実施例の画像形成装置100におけるVCSEL208が出力するレーザ光の出力特性(以下、I−L特性として参照する。)を示したグラフである。
この実施例では、VCSEL208は、40chの半導体レーザ素子から構成されている。
図5に示すグラフは、各半導体レーザ素子に供給される電流に応じて出力される光量を示している。
半導体レーザ素子は、それぞれ、レーザ発振を開始するビーム別閾値電流値Ith(i)が存在する。
また、半導体レーザ素子は、それぞれの素子特性に対応して、駆動電流レベルIに対応する出力Lのレベルが相違する。
このため、各半導体レーザ素子が同一のレーザビーム光量を出力するための駆動電流Iηは、初期設定時でも値ΔIで示される分だけ相違する。
なお、共通供給電流値Isw(i)は、出荷前に工場の測定に基づいて、メモリ412のROM領域に登録されるチャネルiについてのプローブ電流値を示している。
そして、共通供給電流値Isw(i)は、半導体レーザ素子の初期設定を行う場合に用いられる。
この実施例におけるiはVCSEL208のレーザ光の各チャネル(ch)を表しており、この実施例ではi=1〜40の値を取る。
図6は、マイクロコントローラ401のROM領域において、VCSEL208を制御する初期値を格納するテーブル構造を示す図である。
ROM領域には、ch番号502と、規定光量発光時のモニタ電圧(「初期モニタ電圧」ともいう)Vpd504と、初期化電流Isw_A506とが対応付けて記憶されている。
また、VCSEL208の各種制御値の初期値は、半導体レーザ素子に割り当てられたch番号502毎に登録されている。
初期モニタ電圧Vpd504は、工場出荷時に設定された、光電変換素子218のモニタ電圧とする。
初期化電流Isw_A506は、半導体素子それぞれに対して設定された初期駆動電流値Isw(i)の平均値とする。
そして、初期化電流Isw_A506は、光量制御時のモニタ光量を与えるための電流とする。
これらのROM領域に格納された各種制御値の初期値は、APC制御部402内の駆動電流演算部204の演算に用いられる。
図7は、図4に示す駆動電流演算部204が備えるDEV演算部422の内部構成を示した図である。
図4に示したDEV演算部422は、図7に示すように、ch1目標値レジスタ701_1〜ch40目標値レジスタ701_40と、セレクタ702と、減算器703と、加算器704と、ch1DEVレジスタ705_1〜ch40DEVレジスタ705_40と、セレクタ706と、イネーブル信号生成部707と、APCモード制御部708と、タイミング生成部709と、乗算器710とを備えている。
上記ch1目標値レジスタ701_1〜ch40目標値レジスタ701_40と、ch1DEVレジスタ705_1〜ch40DEVレジスタ705_40は、それぞれレジスタメモリ421内にあるが、説明の便宜上、図7に記載するようにした。
ch1目標値レジスタ701_1〜ch40目標値レジスタ701_40は、予め定められた各チャネルのAPCの目標値を保持する。
この実施例の画像形成装置100では、チャネルが、VCSEL208の半導体レーザ素子毎に割り当てられている。
これは、像面上で同じパワーを得るときのA/D変換部202から出力されるモニタ信号は、光学系などの特性により、同一の像面光量を得たときのモニタ信号の値がVCSEL各チャネルにより異なることがあるためである。
ch1目標値レジスタ701_1〜ch40目標値レジスタ701_40に設定する値はマイクロコントローラ401内のメモリ412のROM領域に記憶した値により、マイクロコントローラ401で算出し、設定される。
APCモード制御部708は、APC制御モードを制御する。
なお、APC制御モードについては後述する。
タイミング生成部709は、APCを行うVCSELチャネルを指定するチャネル指定信号(APC_CH)の生成、VCSEL208の点灯タイミング(LDON)の生成、A/D変換部202のサンプリングタイミング(AD_SMP)の生成、後述するch1DEVレジスタ705_1〜ch40DEVレジスタ705_40や、SWレジスタ、ch1THレジスタ〜ch40THレジスタの更新タイミング(CTL_EN)、制御対象をDEVおよびSWとするか、THとするかを示す信号APC_TGTの生成を行う。
セレクタ702は、タイミング生成部709で生成されるAPC_CHにしたがって、ch1目標値レジスタ701_1〜ch40目標値レジスタ701_40に保持された各チャネルのAPCの目標値の1つを選択して、減算器703に出力する。
減算器703は、セレクタ702から入力される各チャネルのAPCの目標値から、A/D変換部202から入力される、各チャネルのモニタービームの光量に対応するモニタ信号を減算する。この減算した値を目標差分値とする。
乗算器710は、減算器703の出力値である目標差分値にゲインを乗算したデータを加算器704に出力する。
加算器704は乗算器710から出力されたデータとセレクタ706から出力されたデータを加算したデータをch1DEVレジスタ705_1〜ch40DEVレジスタ705_40に出力する。
イネーブル信号生成部707はAPCモード制御部708により生成されるAPCモード信号(APC_MODE)、タイミング生成部709により生成されるAPCの制御対象(APC_TGT),APCチャネル(APC_CH),及びレジスタ更新タイミング(CTL_EN)に従って、該当するch1DEVレジスタ705_1〜ch40DEVレジスタ705_40に対して、ライトイネーブル信号を出力する。
ch1DEVレジスタ705_1〜ch40DEVレジスタ705_40は、加算器704から出力された出力値を保持し、ビーム別電流補正値DEV(1)〜DEV(40)として出力する。
この出力値の更新は、イネーブル信号生成部707からライトイネーブル信号が入力されたタイミングで行われる。
セレクタ706はタイミング生成部709が生成するAPC_CHに従って、ch1DEVレジスタ705_1〜ch40DEVレジスタ705_40に格納されている出力値を加算器704に出力する。
DEV演算部422が上述した構成を備えることにより、VCSEL208の各チャネルのA/D変換部202から入力される(モニタビームの光量を示す)モニタ信号が、各チャネルの目標値よりも大きい場合には対応するチャネルのビーム別電流補正値DEVを小さくするようにフィードバック制御がかかり、小さい場合には対応するチャネルのビーム別電流補正値DEVデータが大きくなるようにフィードバック制御がかかる。
このため、VCSEL208の半導体レーザ毎に出力されるレーザ光の光量が、目標値となるように制御される。
図8は、図4に示す駆動電流演算部204が備えるTH演算部424の内部構成を示した図である。
図4に示すTH演算部424は、図8に示すように、ch1目標値レジスタ701_1〜ch40目標値レジスタ701_40と、セレクタ1702と、減算器1703と、加算器1704と、ch1THレジスタ1705_1〜ch40THレジスタ1705_40と、セレクタ1706と、イネーブル信号生成部1707と、乗算器1710と、乗算器1711、シェーディングデータ切替信号生成部1713と、シェーディングレジスタ(SHDレジスタ)1714と、乗算器1712と、セレクタ1715を備える。
なお、ch1目標値レジスタ701_1〜ch40目標値レジスタ701_40と、ch1THレジスタ1705_1〜ch40THレジスタ1705_40、及びシェーディングレジスタ1714はレジスタメモリ421内にあるが、説明のため、図8に表示するようにした。
セレクタ1702は、タイミング生成部709で生成されるAPC_CHにしたがって、ch1目標値レジスタ701_1〜ch40目標値レジスタ701_40に保持された各チャネルのAPCの目標値の1つを選択して、乗算器1711に出力する。
乗算器1711は入力値に対し、通常APC動作時(SHD1)に対するTH制御を行う場合の補正値(SHD2)の割合(SHD2/SHD1)をかけて、減算器1703に出力する。
減算器1703は、セレクタ1702から入力される各チャネルのAPCの目標値から、A/D変換部202から入力される、各チャネルのモニタビームの光量に対応するモニタ信号を減算する。この減算した値を目標差分値とする。
乗算器1710は、減算器1703の出力値である目標差分値にゲインを乗算したデータを加算器1704に出力する。
加算器1704は乗算器1710からの出力と、セレクタ1706の出力を加算したデータをch1THレジスタ1705_1〜ch40THレジスタ1705_40に出力する。
イネーブル信号生成部1707はAPCモード制御部708により生成されるAPCモード信号(APC_MODE)、タイミング生成部709により生成されるAPCの制御対象(APC_TGT),APCチャネル(APC_CH)、およびレジスタ更新タイミング(CTL_EN)に従って、該当するch1THレジスタ1705_1〜ch40THレジスタ1705_40に対して、ライトイネーブル信号を出力する。
ch1THレジスタ1705_1〜ch40THレジスタ1705_40は、加算器1704から出力された出力値を保持し、ビーム別閾値電流値TH(1)〜TH(40)として出力する。この出力値の更新は、イネーブル信号生成部1707からライトイネーブル信号が入力されたタイミングで行われる。
セレクタ1706は、タイミング生成部709が生成するAPC_CHに従って、ch1THレジスタ1705_1〜ch40THレジスタ1705_40に格納されている出力値を加算器1704に出力する。
シェーディングデータ切替信号生成部1713は、入力信号としてタイミング生成部709から出力される信号APC_TGTを入力し、制御対象がTHとなるタイミングにおいてSHD_SELをハイ(High)レベルし、それ以外のときはロー(Low)レベルとして出力する。
SHDレジスタ1714は、レジスタメモリ421に配置され、通常APCを行うときの全体供給電流の補正データを保持しておくレジスタであり初期設定時に設定される。
乗算器1712は、入力データに対して通常APC動作時(SHD1)に対するTH制御を行う場合の補正値(SHD2)の割合(SHD2/SHD1)をかけて、セレクタ1715に出力する。
この結果、セレクタ1715から出力されるSHDデータは通常APC制御(DEV,SWの制御)を行う場合にはSHDレジスタ1714に設定されたデータが出力され、THの制御を行う場合にはSHDレジスタ1714に設定されたデータ(SHD2/SHD1)が出力されることになる。
TH演算部424が上述した構成を備えることで、VCSEL208の各チャネルのA/D変換部202から入力される(モニタビームの光量を示す)モニタ信号が、各チャネルの目標値よりも大きい場合には対応するチャネルのビーム別電流補正値DEVを小さくするようにフィードバック制御がかかり、小さい場合には対応するチャネルのビーム別電流補正値DEVデータが大きくなるようにフィードバック制御がかかる。
このため、VCSEL208の半導体レーザ毎に出力されるレーザ光の光量が、目標値となるように制御される。
図9は、駆動電流演算部204が備えるSW演算部423の構成を示した図である。
図4に示すSW演算部423は、図9に示すように、平均値演算部801と、目標値レジスタ802と、減算器803と、加算器804と、SWレジスタ805と、イネーブル信号生成部806と、乗算器807を備える。
SW演算部423は、紙間APCモードのときに、共通供給電流値Iswを補正する処理を行う。
すなわち、DEV演算部422によるビーム別電流補正値DEV(i)データで補正するのみでは、VCSEL208の全てのレーザ光で目標とする光量で出力できなくなる可能性がある。
そこで、共通供給電流値Iswを補正処理して、全てのレーザ光がビーム別電流補正値DEV(i)データで補正可能な範囲になるようにする。
平均値演算部801は、DEV演算部422から入力されたDEV1〜DEV40の平均値を算出する。算出された平均値は、減算器803に出力される。
目標値レジスタ802は予め定められたDEV平均値の目標値を保持する。
SW演算部423ではDEV平均値が目標値レジスタ802で定められた値となるようにデータSWを出力して共通供給電流値Iswの値の制御を行う。
減算器803は、平均値演算部801から入力された平均値から、目標値レジスタ802が保持する目標値を減算する。
なお、入力された平均値から目標値を減算した値を、平均差分値とする。
乗算器807は、減算器803から出力された平均差分値にゲインを乗算したデータを出力し、加算器804に出力する。
加算器804は乗算器807から入力されたデータとSWレジスタ805から出力されたデータを加算したデータをSWレジスタ805に入力する。
イネーブル信号生成部806は、タイミング生成部709から出力された更新タイミング(CTL_EN)と、制御対象コントロール信号(APC_TGT)と、APCモード制御部708から出力されたAPC制御モード(APC_MODE)と、APCチャネル(APC_CH)に基づいてライトを許可するか否かを判定する。
そして、イネーブル信号生成部806は、ライトを許可すると判定した場合に、SWレジスタ805に対してライトイネーブル信号を出力する。
SWレジスタ805はイネーブル信号生成部806から出力されるライトイネーブル信号が有効となったタイミングで、加算器804が出力したデータを保持し、共通供給電流値Iswとして出力する。
この構成によりDEV(i)の平均値が目標値より大きい場合には共通供給電流値Iswを大きくするように、目標値よりも小さい場合には共通供給電流値Iswが小さくなるように制御されることになる。
この実施例の画像形成装置100では、ビーム別電流補正値DEV(i)の平均値をフィードバックして、共通供給電流値Iswを算出するように構成している。
しかしながら、共通供給電流値Iswの演算として、ビーム別電流補正値DEV(i)の平均値の代わりに、ビーム別電流補正値DEV(i)の最大値と最小値の平均値を使用してもよい。
これにより、VCSELチャネルの中で1チャネルまたは数チャネルのみが異常チャネルがあるような場合においても、適切な制御が行われる確率が高まる。
図4に示したドライバ206は、レジスタメモリ421などに初期設定されたビーム別閾値電流値Ith(i)、共通供給電流値Isw、及びチャネル毎に異なるビーム別電流補正値DEV(i)に基づいた電流値でVCSELの各チャネルの駆動を行う。
図10は、図4に示すドライバ206の詳細な内部構成を示すブロック図である。
図4に示したドライバ206は、制御手段の機能を果たし、図10に示すように、共通供給電流部206d、共通供給電流補正部206eを備えている。
なお、図10に示す例では1chから40chまで各符号に添え字を付けて区別している。
また、ドライバ206は、レーザ光を発光するVCSEL208の各ch毎(LDi,i=1,2,3,…,40で記載)に、補正値設定部206a1〜206a40,閾値電流生成部206b1〜206b40,及び電流加算部206c1〜206c40を備えている。
共通供給電流部206dは、入力された共通供給電流設定データSWに従って、共通供給電流値Iswを生成する。
共通供給電流補正部206eは、共通供給電流値Iswと共通供給電流補正データSHDにしたがって、共通供給電流値Iswを補正した電流値(SHD*Isw)を出力する。
補正値設定部206a1〜206a40は、供給される補正した電流値(SHD*Isw)をビーム別電流補正値DEV(i)により補正した電流値(SHD*DEV(i)*Isw)を出力する。
補正値設定部206a1〜206a40は、補正した電流値(SHD*Isw)に対して、電流値を68%〜132%の範囲内で補正可能とする。
つまり、補正した電流値(SHD*Isw)を、ビーム別電流補正値DEViの平均値が100%となるように制御することにより、ビーム別電流補正値DEV(i)が補正範囲外になることを抑止することができる。
閾値電流生成部206b1〜206b40はVCSEL208の各チャネル毎にTH(i)にしたがって、ビーム別閾値電流値Ith(i)を生成する。
電流加算部206c1〜206c40は、各チャネル毎に補正された電流に対して、閾値電流生成部206b1〜206b40で生成された各チャネルに対応したビーム別閾値電流値Ith(i)を加算して、VCSEL208の各チャネルを駆動する電流を出力し、VCSEL208の各チャネルに対して供給する。
この実施例では、ドライバ206が上述した構成を備えることで、各チャネルの半導体素子LDi(iは1〜40の整数)に対して、SHD*DEV(i)*Isw+Ith(i)の駆動電流が供給できる。
図11は、図7に示すAPCモード制御部708の入出力信号を説明した図である。
APCモード制御部708は、入力信号としてリセット信号(reset_n)、APCイネーブル信号(apc_enable)、write_ready信号、及びapc_fgate信号が入力され、出力信号としてbd_en及びAPC_MODEを出力する。
また、APCモード制御部708は入力される信号に基づいて、APCモードの制御を行う。
リセット信号(reset_n)は、APCモード制御部708を初期化する信号として、CPU400から入力される信号である。
APCイネーブル信号(apc_enable)は、APCが実行可能か否かを示す信号として、CPU400から入力される信号である。
write_ready信号は、書き込み準備が完了した(主走査の同期処理が終了した)か否かを示す信号として、GAVD200から入力される。
apc_fgate信号は、CPU400から紙間タイミングであるか否かを示す信号として入力される。
apc_fgate信号は、紙間タイミングの場合にロー(Low)レベルで入力され、そうでない場合にハイ(High)レベルとして入力される。
図12は、図7及び図11に示すAPCモード制御部708のモードの遷移を示した図である。
APCモード制御部708は、どのモードであっても、入力されたリセット信号(reset_n)がローレベルである場合に、initモードに移行する。
また、APCモード制御部708は、apc_enable信号がローレベルとなった場合にもinitモードに移行する。
そして、APCモード制御部708のAPCモードがinitモードのときに、入力されるAPCイネーブル信号(apc_enable)がハイレベルになると、APCモードはmode0モードに移行する。
次に、APCモード制御部708のAPCモードがmode0モードに移行した後、指定回数のAPC制御処理が完了した後にholdモードに移行する。
このAPC制御処理の指定回数は、マイクロコントローラ401により予め駆動電流演算部204内のレジスタメモリ421に設定される。
そして、APCモード制御部708のAPCモードがholdモードに移行した場合に、APCモード制御部708は、出力信号(bd_en)をハイレベルとしてGAVD200に通知する。
GAVD200でBD同期処理が終了した後、GAVD200は、write_ready信号をハイレベルで、APCモード制御部708に入力する。
そして、APCモード制御部708は、紙間APCを行うモードとする。
その後、APCモード制御部708のAPCモードがmode1モードの時、apc_fgate信号がハイレベルとして入力されるとmode2モードに移行する。
mode2モードは、ラインAPCを行うモードとする。
そして、APCモードがmode2モードの時、apc_fgate信号がローレベルとして入力されると、再びmode1モードに移行する。
このように、APCモード制御部708は、apc_fgate信号のハイレベルとローレベルとの切り替えに応じてmode1モード及びmode2モードが切り替わる。
そして、APCモード制御部708は、上述したAPCモードをAPC_MODE信号として、図7のタイミング生成部709,図4のSW演算部423,TH演算部424,DEV演算部432にそれぞれ出力する。
図13は、APC_MODE信号がmode0モードの場合に、タイミング生成部709,イネーブル信号生成部707,イネーブル信号生成部1707,イネーブル信号生成部806,シェーディングデータ切替信号生成部1713により生成される信号のタイミングチャートを示した図である。
図13のAPC_CH信号は、ch1〜ch40の各チャネルの処理を行うためのタイミングを生成する信号である。
図中のハッチングをつけた矩形部分はTH制御を行うタイミングであり、この部分ではTHのチャネルを示している。
タイミング生成部709は、ch1〜ch40までを1周期として図4のマイクロコントローラ401により指定された回数の周期分のAPC_CH信号の生成を行う。
これにより、指定された周期分の各チャネルのAPC制御が行われる。
そして、タイミング生成部709は、生成するAPC_CH信号に応じて、VCSEL208の各チャネルの点灯タイミング信号(LDON)を生成し、GAVD200に出力する。
それと共に、タイミング生成部709は、生成するAPC_CH信号に応じて、サンプリングタイミング信号(AD_SMP)を生成し、A/D変換部202に出力する。
その後、タイミング生成部709は、出力された信号によって行われた処理の結果にしたがって、駆動電流演算部204がレジスタを更新するタイミング信号(CTL_EN)を生成し、イネーブル信号生成部707およびイネーブル信号806に出力する。
そして、イネーブル信号生成部707は、入力されるAPCモード制御信号(APC_MODE),レジスタ更新タイミング(CTL_EN)及びチャネル指定信号(APC_CH)、およびAPC制御対象信号(APC_TGT)にしたがって指定されたチャネルのレジスタ(ch1DEVレジスタ〜ch40DEVレジスタ)の更新を指示するライトイネーブル信号(REG_DEV_ch1_en〜REG_DEV_ch40_en)を生成することによりch1DEVレジスタ705_1〜ch40DEVレジスタ705_40の更新が行われる。
同様に、イネーブル信号生成部1707は、入力されるAPCモード制御信号(APC_MODE),レジスタ更新タイミング信号(CTL_EN),チャネル指定信号(APC_CH)、及びAPC制御対象信号(APC_TGT)にしたがって指定されたチャネルのレジスタ(ch1THレジスタ〜ch40THレジスタ)の更新を指示するライトイネーブル信号(REG_TH_ch1_en〜REG_TH_ch40_en)を生成することによりch1THレジスタ1705_1〜ch40THレジスタ1705_40の更新が行われる。
イネーブル信号生成部806は、入力されるAPCモード(APC_MODE)、レジスタ更新タイミング(CTL_EN)及びチャネル指定信号(APC_CH)にしたがって、SWレジスタ805の更新を指示するライトイネーブル信号(REG_sw_en)を生成する。
具体的には、APC_MODE=mode0モードの場合においては、APC_CH=ch40の間にレジスタ更新タイミング信号(CTL_EN)がハイレベルとなったときにライトイネーブル信号(REG_sw_en)が有効となるように生成される。
これにより、ch1〜ch40までの全てのチャネルのDEVレジスタが更新された後に、共通供給電流値Iswを更新する制御が行われることになる。
シェーディングデータ切替信号生成部1713は、APC制御対象信号(APC_TGT)が、APC制御でTH制御を行う期間を示す場合で、ハイレベルを出力する。
図14は、APC_MODE信号がmode1モード又はmode2モードの場合に、タイミング生成部709,イネーブル信号生成部707,イネーブル信号生成部1707,及びイネーブル信号生成部806により生成される信号のタイミングチャートを示した図である。
図14に示す例では、VCSEL208による主走査の開始時に出力されるラインクリア信号(LCLR)の直前に画像領域以外で、VCSEL208を点灯させて、光量の補正制御を行っている。
また、主走査による1スキャンあたりに、2チャンネル分のAPC制御を行うタイミング信号を示している。
つまり、1スキャンあたりに、チャネル指定信号(APC_CH)で2チャンネル分の信号を生成する。
そして、チャネル指定信号(APC_CH)が発行された後からイネーブル信号の生成までの手順については、図13に示すmode0モードにおける手順と同様として説明を省略する。
なお、タイミングに余裕がある場合には1スキャンあたりで制御するAPCチャンネル数を増加させても良い。
また、SWが格納されたSWレジスタ805の更新は、VCSELの全てのチャンネルのレーザ光の光量に影響する。
このため、SWの変更を作像中に行うと、画像濃度が急激に変化する。
そこで、ラインAPCを行うmode2モードの場合には、Iswの制御を行わないように、イネーブル信号生成部806は、更新するための信号を生成しないようにもできる。
この設定に関しては、後ほど説明する。
同様にして、THの値の変更は、DEV制御に対しては外乱となって現れるため、画像濃度が急激に変化する可能性がある。
そのため、THの制御もmode2モードの場合には行わないように、イネーブル信号生成部1707は、更新するための信号を生成しないようにもできる。
この設定に関しても、後ほど説明する。
上記設定では、イネーブル信号生成部806は、レジスタ更新タイミング信号(CTL_EN),APCモード信号(APC_MODE),APC制御対象信号(APC_TGT)及びチャネル指定信号(APC_CH)が入力される。
そして、APCモード信号(APC_MODE)がmode1モード、APC制御対象信号(APC_TGT)がローレベル、チャネル指定信号(APC_CH)がch40の場合に、レジスタ更新タイミング信号(CTL_EN)がハイレベルであれば、イネーブル信号をハイレベルで出力する。
そして、イネーブル信号生成部806は、APCモード信号(APC_MODE)がmode2モードであれば、イネーブル信号を常にローレベルとして出力する。
同様にして、イネーブル信号生成部1707は、レジスタ更新タイミング信号(CTL_EN),APCモード信号(APC_MODE),APC制御対象信号(APC_TGT)及びチャネル指定信号(APC_CH)が入力される。
そして、APCモード信号(APC_MODE)がmode1モード、APC制御対象信号(APC_TGT)がハイレベル、レジスタ更新タイミング信号(CTL_EN)がハイレベルであれば、チャネル指定信号(APC_CH)が指示するチャネルのイネーブル信号をハイレベルで出力する。
そして、イネーブル信号生成部1707は、APCモード信号(APC_MODE)がmode2モードであれば、イネーブル信号を常にローレベルとして出力する。
図15乃至図17は、SW,DEV,及びTHの各イネーブル信号生成部707と806と1707を、APC_MODE信号にしたがって、各モードでSW,DEV,及びTHのイネーブル信号を生成するか、しないかを設定する説明図である。
制御対象設定部1501は、各モードでSW,DEV,及びTHを制御対象とするか(イネーブル信号を生成するか)、制御対象としないか(イネーブル信号を生成しないか)の情報を持っており、各イネーブル信号生成部707と806と1707は、APC_MODE信号で現在のモードを確認した後、制御対象設定部1501を確認し、現在のモードで制御対象になっている場合は、更新のための信号を生成し、制御対象でない場合は、信号を生成しないようにする。
制御対象設定部1501の各モードの制御対象設定は、CPU400から設定、及び変更ができる。
例えば、上記設定例のように、mode2モードではSWとTHは制御対象としない場合は、図15に示すように、CPU400より、制御対象設定部1501のmode2モードの欄を設定する。
また、制御対象設定部1501は、画像形成装置100のスペックに合わせて制御対象を変更すると良い。
例えば、印刷画像の濃度ムラを極限まで抑える必要がある画質重視の機種の場合は、画像形成中のmode2モードの制御対象を、図16に示すように、全て制御対象としないように設定することで、画像形成中はAPCがまったく行われないようになるので、VCSELは固定電流で点灯されることになり、光量も一定となり、印刷画像の濃度ムラは発生しないようになる。
また、印刷スピードを重視する機種では、紙間時間が短くなるので、紙間中でSW,DEV,及びTHの全てのAPCを行っていては、APC時間が足らず光量がばらついてしまう可能性がある。
そこで、紙間中のmode1モードの制御対象を、図17に示すように、全て制御対象としないように設定することで、紙間中はDEVとTHのみAPCを行うようになり、短い紙間の時間でも十分光量を安定させることができるようになる。
図18は、タイミング生成部709を、APC_MODE信号にしたがって、各モードでLDON信号をONするか、しないかを設定する説明に供するブロック図である。
タイミング生成部709は、APC_MODE信号で現在のモードを確認した後、制御対象設定部1501を確認し、現在のモードで制御対象になっている場合は、各タイミングでLDON信号をONし、VCSELを点灯させ、制御対象でない場合は、LDON信号をOFFのままとし、VCSELを点灯させないようにする。
例えば、図15に示した制御対象設定部1501のmode2モードの制御対象はDEVのみであるので、THを制御するための点灯、図14に示したタイミングチャートでは、TH制御を行うタイミングである斜線を施した部分での点灯は行わないようにする。
また、図16に示した制御対象設定部1501のmode2モードの制御対象は無しであるので、全てのタイミングでLDON信号はオフのままとし、APC制御のためのVCSELの点灯は行わないようになる。
図19は、各制御対象SW,DEV,及びTHの整定の判別と、整定後のLDON信号の制御を行うブロック図を示している。
図19に示す制御対象はDEVとしているが、SWとTHについても同じ整定を判別するブロックを設けている。
ブロックを整定判別部1901は、整定を判別する整定判定手段の機能を果たし、その整定判別部1901には、図7の乗算器710の出力が接続されており、整定判別部1901は、DEVレジスタ705に次の制御値として、現在のレジスタ値にいくつ加算されるかを見ることができる。
また、CPU400と接続されており、CPU400から整定したと判定するための、整定判定回数と整定レジスタ範囲(bit単位)が設定される。
図19に示した例では、整定判定回数を10回、整定レジスタ範囲を±3bitにしている。
整定判別部1901による整定判別方法は、乗算器710の出力、整定判定回数、及び整定レジスタ範囲より行う。
次に、整定判別部1901による整定判別処理を説明する。
図20は、整定判別部1901による整定判別処理を示すフローチャート図である。
整定判別部1901は、まず、ステップ(図中「S」で示す)1で、連続整定回数を“0”にリセットし、ステップ2で、APC後、DEVレジスタ705に、次の制御値として、現在のレジスタ値にいくつ加算されるか、その加算値を確認する。
ステップ3で、その加算値が整定レジスタ範囲内か否かを判定する。
その確認の方法は、例えば、整定レジスタ範囲が±3bitであり、乗算器710の出力が2bitであった場合は、整定レジスタ範囲内であり整定と判定し、乗算器710の出力が−4bitだった場合は、整定レジスタ範囲外であり整定ではないと判定する。
ステップ3の判定で、整定レジスタ範囲内だった場合は、ステップ4で連続整定回数に“1”を加算してステップ5へ進み、整定レジスタ範囲外だった場合は、ステップ1に戻り連続整定回数を“0”にリセットする。
ステップ5では、連続整定回数が、CPU400より設定した整定判定回数(この実施例では10回)に達したか否かを判断する。
ステップ5で連続整定回数が整定判定回数に達してなかった場合、ステップ2に戻り、引き続きDEVレジスタの加算値の確認を行う。
一方、ステップ5で連続整定回数が整定判定回数に達した場合、DEVレジスタが整定したと判定し、ステップ6で、整定判別部1901はタイミング生成部709に整定したことを知らせ、タイミング生成部709は、DEVを補正するためのAPC点灯をしないようにLDON信号をオフ(OFF)する。
さらに、ステップ7で、整定判別部1901は、イネーブル信号生成部707にも整定したことを知らせる信号を送り、イネーブル信号生成部707は、イネーブル信号の生成を中止し、レジスタ値を固定し、この処理を終了する。
DEVレジスタは40ch分あるが、整定判別部1901は各ch個別に整定回数を判定しており、整定と判定したchから順次DEV補正のためのAPC点灯を中止していく。
SWとTHについても、各乗算器807と1710をそれぞれ監視する整定判別部が用意されており、整定の判別とAPC点灯の中止が行われている。
ただし、SWに関しては、SWは40chのDEVの値より算出されるので、SWが整定したらSWのレジスタ値を固定し、DEVレジスタが整定していないchについては、DEV補正のためのAPC点灯を続ける。
この実施例では、APCで制御するVCSEL駆動電流の整定を判定し、整定後の不必要なAPCのための点灯は行わないようにしているので、VCSELの点灯回数を必要最低限に抑えることが可能となり、VCSELの劣化を最小限に抑えることが可能となる。
この発明による画像形成装置は、複写機,複合機において適用することができる。
100:画像形成装置 102:光学装置 102c:ポリゴンミラー 102b:fθレンズ 102a:反射ミラー 102d:WTLレンズ 102e:反射ミラー 102f:反射ミラー 04a,106a,108a,110a:感光体ドラム 104b,106b,108b,110b:帯電器(帯電装置) 104c,106c,108c,110c:現像器(現像装置) 112:像形成部 114:中間転写ベルト 114a,114b,114c:搬送ローラ 116:クリーニング部 118:2次転写ベルト 118a,118b:搬送ローラ 120:定着装置 122:転写部 124:受像材(記録媒体) 126:搬送ローラ 128:受像材収容部 130:定着部材 132:印刷物 200:VCSELコントローラ(GAVD) 202:A/D変換部 204:駆動電流演算部(駆動電流制御部) 206:ドライバ 208:VCSEL 210:カップリング光学素子 14:全反射ミラー 216:第2集光レンズ 218:光電変換素子 212:ハーフミラー 220:同期検知装置 206a1〜206a40:補正値設定部 206b1〜206b40:閾値電流生成部 206c1〜206c40:電流加算部 206d:共通電流供給部 206e:共通供給電流補正部 400:CPU 401:マイクロコントローラ 402:APC制御部 403:IF(インタフェース)制御部 411:演算部 412:メモリ 421:レジスタメモリ 422:DEV演算部 423:SW演算部 424:TH演算部 502:ch番号 504:規定光量発光時のモニタ電圧(初期モニタ電圧)Vpd 506:初期化電流Isw_A 701_1:ch1目標値レジスタ 701_40:ch40目標値レジスタ 702,706,1702,1706,1715:セレクタ 703,803,1703:減算器 704,804.1704:加算器 705_1:ch1DEVレジスタ 705_40:ch40DEVレジスタ 707:イネーブル信号生成部 708:APCモード制御部 709:タイミング生成部 710,807,1710,1711,1712:乗算器 801:平均値演算部 802:目標値レジスタ 805:SWレジスタ 806:イネーブル信号生成部 1001:光源ユニット 1705_40:ch40THレジスタ 1501:制御対象設定部 1705_1:ch1THレジスタ 1705_40:ch40THレジスタ 1707:イネーブル信号生成部 1713:シェーディングデータ切替信号生成部 1714:シェーディングレジスタ(SHDレジスタ) a1〜c4:光源 L:光ビーム(レーザビーム)
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