JP2011066257A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 研磨速度の不均一性を低減し、下地のパターンに依存しない面内均一性の高い平坦化膜を形成可能な半導体装置の製造方法を提供する。
【解決手段】 所定の密度でパターンが形成された第一の領域を形成する工程と、前記第一の領域よりも高密度でパターンが形成された第二の領域を形成する工程と、前記第一及び第二の領域上に絶縁膜を形成する工程と、前記第二の領域上の絶縁膜に開口を形成する工程と、前記第一及び第二の領域上に絶縁膜をＣＭＰにより平坦化する工程とを備える。
【選択図】 図２

Description

本発明は、半導体装置の製造方法、特にＣＭＰ（Chemical Mechanical Polishing）技術を用いた半導体装置の製造方法に関する。

半導体装置の製造工程において、一般的にトランジスタ等の素子を形成した後、ＣＶＤ（Chemical Vapor Deposition）法により配線などを覆う絶縁膜を形成する。このとき、ＣＶＤ法で形成された絶縁膜は、トランジスタのゲート電極等の形状に沿うように成膜されるので、下地に形成されたパターンの形状や密度に強く影響を受ける。具体的には下地に大きいパターンが形成されていたり、パターン密度が大きかったりする場合に絶縁膜の表面が周囲よりも高くなり、結果として膜の凹凸を引き起こす。

このような凹凸が絶縁膜の広い領域で発生すると、ＣＭＰを行ったとしても膜全体を平坦化することは困難であった。平坦化が上手く行われないと上層に形成する膜の平坦性にも影響を及ぼし、リソグラフィ工程でのフォーカスずれ等の様々な加工上の問題を引き起こす。

上記の問題を解決するために、例えば、特許文献１では、平坦化するために研磨される膜の表面に開口部を設けることにより、研磨速度の不均一性を低減し、パターン密度、寸法に依存しない面内均一性の高い平坦化膜を形成している。

特開２００３−１６３１９４

研磨速度の不均一性を低減し、下地のパターンに依存しない面内均一性の高い平坦化膜を形成可能な半導体装置の製造方法を提供することを目的とする。

本発明の一態様による半導体装置の製造方法は、所定の密度でパターンが形成された第一の領域を形成する工程と、前記第一の領域よりも高密度でパターンが形成された第二の領域を形成する工程と、前記第一及び第二の領域上に絶縁膜を形成する工程と、前記第二の領域上の絶縁膜に開口を形成する工程と、前記第一及び第二の領域上に絶縁膜をＣＭＰにより平坦化する工程とを備えたことを特徴とする。

研磨速度の不均一性を低減し、下地のパターンに依存しない面内均一性の高い平坦化膜を形成可能な半導体装置の製造方法を提供することができる。

本発明の実施例１に係る半導体装置の製造方法を模式的に示した断面図である。 本発明の実施例１に係る半導体装置の製造方法を模式的に示した断面図である。 本発明の実施例１に係る半導体装置の製造方法の領域Ａにおける絶縁膜１０５表面の高さの分布を示したグラフである。 本発明の実施例１に係る半導体装置の製造方法のＳＲＡＭのゲート電極パターンを表した平面図である。 本発明の実施例２に係る半導体装置の製造方法を模式的に示した断面図である。 本発明の実施例２に係る半導体装置の製造方法を模式的に示した断面図である。 本発明の実施例２に係る半導体装置の製造方法のレジスト膜の開口パターンを表した平面図である。 本発明の実施例２に係る半導体装置の製造方法に用いるマスクパターンを示した平面図である。 本発明の比較例に係る半導体装置の製造方法を模式的に示した断面図である。 本発明の比較例に係る半導体装置の製造方法を模式的に示した断面図である。

本発明の実施例の説明に先立ち、発明者が本発明をなすに至った経緯について比較例を用いて説明する。

まず、図９（ａ）に示すように、半導体基板３００上にゲート絶縁膜３０１、ゲート絶縁膜３０１上のゲート電極１０２、ゲート絶縁膜３０１及びゲート電極３０２の側壁に形成されたゲート側壁３０３等からなるトランジスタ構造３０４を複数形成する。このトランジスタ構造３０４は半導体基板３００上に複数形成されており、それぞれいくつかのトランジスタ構造３０４の集合により各デバイス領域が構成されている。

例えば、領域Ａは多くのトランジスタ構造３０４が形成された画素領域であり、領域Ｂは周辺回路領域であるとする。画素領域には所定の面積により多くの画素を形成することが求められるため、周辺回路領域よりもトランジスタ構造３０４の密度は大きくなる。

従って、図９（ｂ）に示すように、領域Ａ及び領域Ｂ上に絶縁膜３０５を例えば、ＣＶＤ法等によって形成すると、領域Ａ上の絶縁膜３０５の表面の高さが領域Ｂ上の絶縁膜３０５の表面の高さよりも高くなるように形成される。ここで絶縁膜３０５は例えば、シリコン酸化膜である。

続いて、図９（ｃ）に示すように、絶縁膜３０５上にレジスト膜３０６を形成し、リソグラフィ工程等によって領域Ａ上のレジスト膜３０６に開口を形成する。

次に、図１０（ａ）に示すように、レジスト膜３０６をマスクとして絶縁膜３０５を、例えば、ＲＩＥ（Reactive Ion Etching）等を用いてエッチングして領域Ａ上の絶縁膜３０５に開口部３０７を形成する。ＣＭＰによる研磨速度の遅い領域Ａ上の絶縁膜３０５に開口部３０７を設けることによって、研磨速度を速め研磨速度の面内均一性を向上させることができる。

しかし、この方法では図１０（ｂ）に示すように、領域Ａと領域Ｂとの境界領域において平坦化しきれずに凹凸が残り、面内均一性の高い絶縁膜を形成することが困難であることが明らかになった。以下に上記の問題を解決するための本発明の実施例について説明する。

図１及び図２は本発明の実施例１に係る半導体装置の製造方法を模式的に示した断面図である。図１乃至図４を用いて本発明の実施例１に係る半導体装置の製造方法について説明する。

まず、図１（ａ）に示すように、半導体基板１００上にゲート絶縁膜１０１、ゲート絶縁膜１０１上のゲート電極１０２、ゲート絶縁膜１０１及びゲート電極１０２の側壁に形成されたゲート側壁１０３等からなるトランジスタ構造１０４を複数形成する。このトランジスタ構造１０４は半導体基板１００上に複数形成されており、それぞれいくつかのトランジスタ構造１０４の集合により各デバイス領域が構成されている。ここでは、領域ＡをＳＲＡＭ（Static Random Access Memory）領域、領域Ｂを周辺回路領域とし、ＳＲＡＭが形成されている領域Ａの方が領域Ｂよりもトランジスタ構造１０４の密度が大きいとする。ここで、領域ＡのＳＲＡＭのゲート電極１０２は図１の紙面奥行き方向に延びて形成されており、ラインアンドスペースパターン状に形成されている。

次に、図１（ｂ）に示すように、領域Ａ及び領域Ｂ上に絶縁膜１０５を例えば、ＣＶＤ法等によって形成すると、領域Ａ上の絶縁膜１０５の表面の高さが領域Ｂ上の絶縁膜１０５の表面の高さよりも高くなるように形成される。

続いて、図２（ａ）に示すように、絶縁膜１０５上にレジスト膜１０６を形成し、リソグラフィ工程等によって領域Ａ上のレジスト膜１０６に開口を形成する。ここで、本実施例が前述した比較例と異なる点は、領域Ａの中央から領域Ｂとの境界領域に近づくにつれて開口幅が小さくなるように形成されている。

次いで、図２（ｂ）に示すように、レジスト膜１０６をマスクとして絶縁膜１０５を、例えば、ＲＩＥ等を用いてエッチングして領域Ａ上の絶縁膜１０５に開口部１０７を形成する。

図３は領域Ａにおける絶縁膜１０５表面の高さの分布を示したグラフである。図２からも分かるように、領域Ａ内のトランジスタ構造１０４の密度が一定であったとしても周辺の領域の影響によって絶縁膜１０５表面の高さに傾斜が生じる。従って、面内均一性の高いＣＭＰ工程を行うためには領域Ａの中央部の絶縁膜１０５を領域Ａの周辺部の絶縁膜１０５よりも多く研磨する必要がある。

本実施例では、図４に示すように、ＳＲＡＭのゲート電極１０２がラインアンドスペースパターン状に形成されているため、領域Ａの中央部の絶縁膜１０５に大きな開口を形成し、領域Ａの周辺部の絶縁膜１０５には中央部よりも小さな開口を形成することにより絶縁膜１０５のＣＭＰ研磨量を揃えることができる。

以上のように、本実施例に係る半導体装置の製造方法により、研磨速度の不均一性を低減し、下地のパターンに依存しない面内均一性の高い平坦化膜を形成可能な半導体装置の製造方法を実施することが可能となる。

図５及び図６は本発明の実施例２に係る半導体装置の製造方法を模式的に示した断面図である。図５乃至図８を用いて本発明の実施例２に係る半導体装置の製造方法について説明する。

まず、図５（ａ）に示すように、半導体基板２００上にゲート絶縁膜２０１、ゲート絶縁膜２０１上のゲート電極２０２、ゲート絶縁膜２０１及びゲート電極２０２の側壁に形成されたゲート側壁２０３等からなるトランジスタ構造２０４を複数形成する。このトランジスタ構造２０４は半導体基板２００上に複数形成されており、それぞれいくつかのトランジスタ構造２０４の集合により各デバイス領域が構成されている。ここでは、領域ＡをＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ領域、領域Ｂを周辺回路領域とし、ＣＭＯＳイメージセンサが形成されている領域Ａの方が領域Ｂよりもトランジスタ構造２０４の密度が大きいとする。

次に、図５（ｂ）に示すように、領域Ａ及び領域Ｂ上に絶縁膜２０５を例えば、ＣＶＤ法等によって形成すると、領域Ａ上の絶縁膜２０５の表面の高さが領域Ｂ上の絶縁膜２０５の表面の高さよりも高くなるように形成される。

続いて、図６（ａ）に示すように、絶縁膜２０５上にレジスト膜２０６を形成し、リソグラフィ工程等によって領域Ａ上のレジスト膜２０６に開口を形成する。ここで、本実施例が前述した比較例と異なる点は、領域Ａの中央から領域Ｂとの境界領域に近づくにつれて開口幅が小さくなるように形成されている。本実施例では、図７に示すように、領域Ａの中央部の開口が最も口径が大きく、周囲にいくにつれて口径が小さくなっていくようにレジスト膜２０６の開口となるホールパターンが形成される。

このような開口は、例えば、図８に示すような口径の同じパターンが複数形成されているマスクを用いて形成することができる。具体的には、領域Ａの中央部でベストフォーカスとなるような条件で露光を行う。すると、下地の絶縁膜２０５の膜厚が薄くなるにつれてデフォーカスが生じて口径の小さいパターンを形成することができる。

次いで、図６（ｂ）に示すように、レジスト膜２０６をマスクとして絶縁膜２０５を、例えば、ＲＩＥ等を用いてエッチングして領域Ａ上の絶縁膜２０５に開口部２０７を形成する。デフォーカスが生じたリソグラフィ開口パターンは、ベストフォーカスで露光された開口パターンと比較して解像深さも低下するため、レジスト膜２０６を現像した際にレジスト膜２０６に形成された開口に残膜を残し、続く絶縁膜２０５のエッチング工程における開口部２０７の開口深さを調整することができる。具体的には、領域Ａの中央部から外周部に向かうほどデフォーカス量が増加するため開口部２０７の口径及び深さは小さくなる。

本実施例では、領域Ａの中央部の絶縁膜２０５に大きな開口を形成し、領域Ａの外周に近づくにつれて小さな開口を形成し、さらに開口深さを浅くなっていくように形成することにより絶縁膜２０５のＣＭＰ研磨量を揃えることができる。

以上のように、本実施例に係る半導体装置の製造方法により、研磨速度の不均一性を低減し、下地のパターンに依存しない面内均一性の高い平坦化膜を形成可能な半導体装置の製造方法を実施することが可能となる。

なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。

１００ 半導体基板
１０１ ゲート絶縁膜
１０２ ゲート電極
１０３ ゲート側壁
１０４ トランジスタ構造
１０５ 絶縁膜
１０６ レジスト膜
１０７ 開口部

Claims (6)

1. 所定の密度でパターンが形成された第一の領域を形成する工程と、
   前記第一の領域よりも高密度でパターンが形成された第二の領域を形成する工程と、
   前記第一及び第二の領域上に絶縁膜を形成する工程と、
   前記第二の領域上の絶縁膜に開口を形成する工程と、
   前記第一及び第二の領域上に絶縁膜をＣＭＰにより平坦化する工程とを備えたことを特徴とする半導体装置の製造方法。
2. 前記第二の領域上の絶縁膜に形成された開口は、前記第二の領域上の絶縁膜の中央部から前記第一の領域との境界の方向に向かうにつれて開口幅が小さくなるように形成されることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第二の領域上の絶縁膜に開口を形成する工程は、前記絶縁膜上に形成されたレジスト膜をマスクとして形成されることを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記絶縁膜上に形成された前記レジスト膜は、前記第二の領域上の絶縁膜の中央部にフォーカスが合うように露光されることを特徴とする請求項３記載の半導体装置の製造方法
5. 前記第二の領域上の絶縁膜に形成された開口は、前記第二の領域上の絶縁膜の中央部から前記第二の領域上の絶縁膜の周辺部に向かうにつれて開口幅が小さくなるように形成されることを特徴とする請求項３記載の半導体装置の製造方法。
6. 前記第二の領域上の絶縁膜に形成された開口は、前記第二の領域上の絶縁膜の中央部から前記第二の領域上の絶縁膜の周辺部に向かうにつれて開口深さが小さくなるように形成されることを特徴とする請求項３記載の半導体装置の製造方法。

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