JP2011055017A

JP2011055017A - Semiconductor device

Info

Publication number: JP2011055017A
Application number: JP2010282115A
Authority: JP
Inventors: Tsuneo Ogura; 倉常雄小; Shoichi Yamaguchi; 口正一山; Tomoki Inoue; 上智樹井; Hideaki Ninomiya; 宮英彰二; Koichi Sugiyama; 山公一杉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-12-17
Filing date: 2010-12-17
Publication date: 2011-03-17

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device of low on-resistance and faster switching. <P>SOLUTION: A semiconductor device 100 includes: a first base layer 110 of first conductive type; a plurality of second base layers 130 of second conductive type that are partially provided on the first surface of the first base layer 100; a trench 155 formed deeper than the second base layer 130 on both sides of the second base layer 130; an emitter layer 140 formed along the trench 155 on each surface of the second base layer 130; a collector layer 120 of second conductive type provided on the second surface of the first base layer 110 on the side opposite to the first surface; a gate electrode 160 which is formed in the trench 155 and insulated from the second base layer 130 and the emitter layer 140 by an insulating film 150 formed on the inner wall of the trench 155; and spaces 190 and 155 that are provided between adjoining second base layers 130, being deeper than the second base layer 130, and insulated electrically from the emitter layer 140 and the second base layer 130. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

近年、６００Ｖ以上の耐圧を有するパワー半導体素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）が広く用いられている。ＩＧＢＴは、一般にスイッチとして用いられるので、オン抵抗が低く、尚且つ、スイッチング速度が速いことが望まれている。 In recent years, IGBTs (Insulated Gate Bipolar Transistors) have been widely used as power semiconductor elements having a breakdown voltage of 600 V or higher. Since an IGBT is generally used as a switch, it is desired that the on-resistance is low and the switching speed is high.

一般に広く用いられているトレンチ構造のＩＧＢＴは、上下に隣接するｐ型ベースとｎ型ベースとを有し、ｐ型ベースの表面にｎ型エミッタ、ｎ型ベースの裏面にｐ型コレクタが設けられている。エミッタの電位を基準としてゲート電極に正バイアスを印加すると、ｐ型ベースに反転層が形成され、電子がｎ型ベースに注入される。これによりｐ型エミッタがｎ型ベースを基準として正バイアスされ、ｐ型コレクタから正孔がｎ型ベースに注入される。その結果、ＩＧＢＴがオン状態になる。 A trench structure IGBT that is widely used in general has a p-type base and an n-type base that are vertically adjacent to each other. An n-type emitter is provided on the surface of the p-type base, and a p-type collector is provided on the back surface of the n-type base. ing. When a positive bias is applied to the gate electrode with reference to the emitter potential, an inversion layer is formed on the p-type base, and electrons are injected into the n-type base. As a result, the p-type emitter is positively biased with respect to the n-type base, and holes are injected from the p-type collector into the n-type base. As a result, the IGBT is turned on.

このときに注入された正孔は、ｎ型ベースをドリフトしてｐ型ベースへ流れ込む。正孔が全てのｐ型ベースに流れ込むと、ｐ型ベースの近傍で正孔の蓄積が少なくなるためにオン抵抗が高くなる。このような問題を解決するために、ＩＥＧＴ（Injection Enhanced Bipolar Transistor）が提案された。ＩＥＧＴは、ｐ型ベース層の一部をエミッタ電極に接続させず、正孔の蓄積量を増大させるＩＥ（Injection Enhancement）効果を利用している。ＩＥＧＴは、ＩＥ効果によりオン抵抗を小さくすることができる。 The holes injected at this time drift through the n-type base and flow into the p-type base. When holes flow into all the p-type bases, the on-resistance increases because the accumulation of holes decreases in the vicinity of the p-type base. In order to solve such problems, IEGT (Injection Enhanced Bipolar Transistor) has been proposed. IEGT utilizes an IE (Injection Enhancement) effect that increases the amount of accumulated holes without connecting a part of the p-type base layer to the emitter electrode. IEGT can reduce the on-resistance due to the IE effect.

しかし、ＩＧＢＴおよびＩＥＧＴでは、ゲート酸化膜による容量Ｃ_ＯＸが大きいため、スイッチングの高速化に限界があった。ＩＧＢＴおよびＩＥＧＴをオン／オフするためには、スイッチング時にゲート−コレクタ間容量Ｃ_ＧＣを充放電しなければならないが、容量Ｃ_ＯＸが大きいと、ゲート−コレクタ間容量Ｃ_ＧＣが大きくなるからである。従って、例えば、６００Ｖ耐圧のＩＧＢＴやＩＥＧＴでは１００ｋＨｚ程度が限界であり、４．５ｋＶ耐圧のＩＧＢＴやＩＥＧＴでは５００Ｈｚ程度が限界であった。
特許３３２５４２４号公報 However, in IGBT and IEGT, since the capacitance C _OX by the gate oxide film is large, there is a limit to speeding up switching. In order to turn on and off the IGBT and IEGT, the gate-collector capacitance _CGC must be charged and discharged during switching. However, if the capacitance _COX is large, the gate-collector capacitance _CGC increases. . Therefore, for example, the limit is about 100 kHz in the IGBT or IEGT having a withstand voltage of 600 V, and the limit is about 500 Hz in the IGBT or IEGT having a withstand voltage of 4.5 kV.
Japanese Patent No. 3325424

そこで、オン抵抗が低く、尚且つ、スイッチングを高速化させた半導体装置が望まれている。 Therefore, a semiconductor device having a low on-resistance and high-speed switching is desired.

本発明に係る実施形態に従った半導体装置は、第１導電型の第１のベース層と、前記第１のベース層の第１の面に部分的に設けられた複数の第２導電型の第２のベース層と、前記第２のベース層の両側に形成されたトレンチと、前記第２のベース層のそれぞれの表面に前記トレンチに沿って形成されたエミッタ層と、前記第１の面とは反対側にある前記第１のベース層の第２の面に設けられた第２導電型のコレクタ層と、前記トレンチの内壁に形成された絶縁膜と、各前記トレンチ内の両側壁に沿って形成され、前記絶縁膜によって前記第２のベース層および前記エミッタ層から絶縁された複数のゲート電極と、前記トレンチ内の前記複数のゲート電極間に充填されたゲート間絶縁膜とを備えている。 A semiconductor device according to an embodiment of the present invention includes a first base layer of a first conductivity type and a plurality of second conductivity types partially provided on the first surface of the first base layer. A second base layer; a trench formed on both sides of the second base layer; an emitter layer formed along the trench on each surface of the second base layer; and the first surface A collector layer of the second conductivity type provided on the second surface of the first base layer on the opposite side of the first base layer, an insulating film formed on the inner wall of the trench, and on both side walls in each trench And a plurality of gate electrodes insulated from the second base layer and the emitter layer by the insulating film, and an inter-gate insulating film filled between the plurality of gate electrodes in the trench. ing.

本発明による半導体装置は、オン抵抗が低く、尚且つ、スイッチングを高速化させることができる。 The semiconductor device according to the present invention has low on-resistance and can increase the switching speed.

以下、図面を参照して本発明に係る実施形態を説明する。これらの実施形態は、本発明を限定するものではない。 Embodiments according to the present invention will be described below with reference to the drawings. These embodiments do not limit the present invention.

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＭＯＳ型半導体装置１００の断面図である。半導体装置１００は、電力用スイッチング素子のＩＥＧＴである。半導体装置１００は、ｎ⁻型の第１のベース層１１０と、ｐ型の第２のベース層１３０と、ｎ型のバッファ層１１２と、トレンチ１５５と、エミッタ層１４０と、ｐ^＋型のコレクタ層１２０と、絶縁膜１５０と、ゲート電極１６０と、ｐ型の半導体層１９０とを備えている。 (First embodiment)
FIG. 1 is a cross-sectional view of a MOS type semiconductor device 100 according to the first embodiment of the present invention. The semiconductor device 100 is an IEGT that is a power switching element. The semiconductor device 100 includes an n ⁻ -type first base layer 110, a p-type second base layer 130, an n-type buffer layer 112, a trench 155, an emitter layer 140, and a p ⁺ -type collector. A layer 120, an insulating film 150, a gate electrode 160, and a p-type semiconductor layer 190 are provided.

ベース層１３０は、ベース層１１０の表面に部分的に複数設けられているが、図面では、１個のベース層１３０のみが図示されている。トレンチ１５５は、ベース層１３０の両側に形成され、ベース層１３０よりも深く形成されている。エミッタ層１４０は、ベース層１３０のそれぞれの表面にトレンチ１５５の外縁に沿って形成されている。コレクタ層１２０は、ベース層１１０の表面とは反対側の裏面に設けられている。コレクタ層１２０とベース層１１０との間には、バッファ層１１２が設けられている。絶縁膜１５０は、トレンチ１５５の内壁に形成されている。ゲート電極１６０は、トレンチ１５５内に形成され、絶縁膜１５０によってベース層１３０およびエミッタ層１４０から絶縁されている。半導体層１９０は、隣り合うベース層１３０の間にトレンチを介して設けられている。さらに、半導体層１９０は、ベース層１３０よりも深く、エミッタ層１４０およびベース層１３０に対して電気的に絶縁されている。ベース層１３０および半導体層１９０は、それぞれ表面領域に部分的に形成され、トレンチ１５５を挟むように互いに隣接している。 A plurality of base layers 130 are partially provided on the surface of the base layer 110, but only one base layer 130 is shown in the drawing. The trench 155 is formed on both sides of the base layer 130 and is deeper than the base layer 130. The emitter layer 140 is formed along the outer edge of the trench 155 on each surface of the base layer 130. The collector layer 120 is provided on the back surface opposite to the front surface of the base layer 110. A buffer layer 112 is provided between the collector layer 120 and the base layer 110. The insulating film 150 is formed on the inner wall of the trench 155. The gate electrode 160 is formed in the trench 155 and is insulated from the base layer 130 and the emitter layer 140 by the insulating film 150. The semiconductor layer 190 is provided between adjacent base layers 130 via a trench. Further, the semiconductor layer 190 is deeper than the base layer 130 and is electrically insulated from the emitter layer 140 and the base layer 130. The base layer 130 and the semiconductor layer 190 are partially formed in the surface region, and are adjacent to each other with the trench 155 interposed therebetween.

さらに、半導体装置１００は、コレクタ電極１７０およびエミッタ電極１８０を備えている。コレクタ電極はコレクタ層１２０と接続されている。エミッタ電極１８０は、ベース層１３０およびエミッタ層１４０に接続されているが、半導体層１９０とは電気的に絶縁されている。 Further, the semiconductor device 100 includes a collector electrode 170 and an emitter electrode 180. The collector electrode is connected to the collector layer 120. The emitter electrode 180 is connected to the base layer 130 and the emitter layer 140, but is electrically insulated from the semiconductor layer 190.

ベース層１１０、バッファ層１１２、コレクタ層１２０、ベース層１３０、エミッタ層１４０および半導体層１９０は、例えば、ドープトシリコンでよい。絶縁膜１５０は、例えば、シリコン酸化膜、シリコン窒化膜等でよい。ゲート電極１６０は、例えば、ドープトポリシリコン等でよい。 The base layer 110, the buffer layer 112, the collector layer 120, the base layer 130, the emitter layer 140, and the semiconductor layer 190 may be doped silicon, for example. The insulating film 150 may be, for example, a silicon oxide film or a silicon nitride film. The gate electrode 160 may be, for example, doped polysilicon.

図２は、第１の実施形態による半導体装置１００の平面図である。この平面図は、エミッタ電極１８０の下の構造を示している。図２のＸ−Ｘ線に沿った断面が図１の断面に相当する。 FIG. 2 is a plan view of the semiconductor device 100 according to the first embodiment. This plan view shows the structure under the emitter electrode 180. A cross section taken along line XX in FIG. 2 corresponds to the cross section in FIG.

トレンチ１５５、エミッタ層１４０およびベース層１３０は、略平行に延伸し、半導体層１９０を隔ててその延伸方向と垂直方向に配列されている。これにより、トレンチ１５５、エミッタ層１４０およびベース層１３０は、ストライプ状の平面形状をなす。尚、図２では、２本のトレンチ１５５およびその周囲に設けられたエミッタ層１４０、ベース層１３０および半導体層１９０のみを示している。 The trench 155, the emitter layer 140, and the base layer 130 extend substantially in parallel, and are arranged in a direction perpendicular to the extending direction with the semiconductor layer 190 interposed therebetween. As a result, the trench 155, the emitter layer 140, and the base layer 130 have a striped planar shape. In FIG. 2, only two trenches 155 and the emitter layer 140, the base layer 130, and the semiconductor layer 190 provided therearound are shown.

半導体装置１００がオン状態であるときに、ゲート電極１６０、絶縁膜１５０および半導体層１９０は、正孔が流れ込まないスペース部として作用する。半導体装置１００がオン状態であるとき、ベース層１３０はエミッタ電極１８０と接続されているので、コレクタ層１２０から注入された正孔は、ベース層１１０をドリフトした後、ベース層１３０へ流れ込む。一方、半導体層１９０はエミッタ電極１８０と接続されていないので、正孔は、半導体層１９０には流れ込まない。従って、ＩＥ効果によって、ベース層１１０とトレンチ１５５底部近傍における過剰キャリア濃度が高くなり、注入効率が増大する。このＩＥ効果は、ベース層１３０の幅、即ち、ベース層１３０のあるトレンチ１５５間の距離を狭めることによってさらに効果的に発揮される。例えば、図１に示すように、ベース層１３０の幅Ｗ１の１／２が１〜３μｍである場合、スペース部の幅Ｗ２の１／２は、０．１〜１μｍと３〜３０μｍとの和となる。尚、図１に示す構造は、繰り返し形成されるので、ベース層１３０の幅Ｗ１は、２〜６μｍであり、スペース部の幅Ｗ２は、３〜３０数μｍとなる。また、トレンチ１５５の深さは、表面から３〜２０μｍ程度であり、一般にこれを深くするほどＩＥ効果はより大きくなる。 When the semiconductor device 100 is in an on state, the gate electrode 160, the insulating film 150, and the semiconductor layer 190 function as a space portion into which holes do not flow. When the semiconductor device 100 is in the on state, the base layer 130 is connected to the emitter electrode 180, so that holes injected from the collector layer 120 flow into the base layer 130 after drifting through the base layer 110. On the other hand, since the semiconductor layer 190 is not connected to the emitter electrode 180, holes do not flow into the semiconductor layer 190. Therefore, the IE effect increases the excess carrier concentration in the vicinity of the base layer 110 and the bottom of the trench 155, thereby increasing the injection efficiency. This IE effect is more effectively exhibited by reducing the width of the base layer 130, that is, the distance between the trenches 155 where the base layer 130 is located. For example, as shown in FIG. 1, when 1/2 of the width W1 of the base layer 130 is 1 to 3 μm, 1/2 of the width W2 of the space portion is the sum of 0.1 to 1 μm and 3 to 30 μm. It becomes. Since the structure shown in FIG. 1 is repeatedly formed, the width W1 of the base layer 130 is 2 to 6 μm, and the width W2 of the space portion is 3 to 30 μm. Further, the depth of the trench 155 is about 3 to 20 μm from the surface, and generally, the IE effect increases as the depth increases.

また、絶縁膜１５０は、ゲート電極１６０とベース層１３０との間においてゲート絶縁膜として作用するために比較的薄く形成されている。一方、絶縁膜１５０は、ゲート電極１６０と半導体層１９０との間においては、ゲート容量Ｃ_ＯＸを低減させるためにゲート絶縁膜よりも厚く形成されている。例えば、ベース層１３０側の絶縁膜１５０（ゲート絶縁膜）は約５００〜１０００Åであり、半導体層１９０側の絶縁膜１５０は約０．５〜２μｍである。ゲート電極１６０の底面とトレンチ１５５の底面との間の絶縁膜１５０もゲート電極１６０と半導体層１９０との間の絶縁膜と同程度以上に厚い。これにより、さらにゲート容量Ｃ_ＯＸが低減する。 In addition, the insulating film 150 is formed relatively thin in order to function as a gate insulating film between the gate electrode 160 and the base layer 130. On the other hand, the insulating film 150 is formed thicker than the gate insulating film between the gate electrode 160 and the semiconductor layer 190 in order to reduce the gate capacitance C _OX . For example, the insulating film 150 (gate insulating film) on the base layer 130 side is about 500 to 1000 mm, and the insulating film 150 on the semiconductor layer 190 side is about 0.5 to 2 μm. The insulating film 150 between the bottom surface of the gate electrode 160 and the bottom surface of the trench 155 is also thicker than the insulating film between the gate electrode 160 and the semiconductor layer 190. As a result, the gate capacitance C _OX is further reduced.

ＩＧＢＴやＩＥＧＴはＭＯＳ構造であるので、スイッチング速度はゲート容量Ｃ_ＯＸで律速される。ゲート電極１６０と半導体層１９０との間の絶縁膜１５０を厚くすることによって、ゲート−コレクタ間容量Ｃ_ＧＣが小さくなる。これに伴い、ゲート容量Ｃ_ＯＸが小さくなるので、半導体装置１００のスイッチングを高速化することができる。 Since the IGBT and IEGT have a MOS structure, the switching speed is limited by the gate capacitance C _OX . By increasing the thickness of the insulating film 150 between the gate electrode 160 and the semiconductor layer 190, the gate-collector capacitance _CGC is reduced. Along with this, the gate capacitance C _OX is reduced, so that the switching of the semiconductor device 100 can be speeded up.

第１の実施形態では、半導体層１９０がベース層１３０よりも深く形成され、トレンチ１５５の底部付近まで達している。これにより、ゲート電極１６０が絶縁膜１５０を介してｎ型ベース層１１０と隣接する面積は小さくなる。従って、ゲート−コレクタ間容量Ｃ_ＧＣおよびゲート容量Ｃ_ＯＸがさらに小さくなり、半導体装置１００のスイッチングが高速化され得る。 In the first embodiment, the semiconductor layer 190 is formed deeper than the base layer 130 and reaches the vicinity of the bottom of the trench 155. Thereby, the area where the gate electrode 160 is adjacent to the n-type base layer 110 through the insulating film 150 is reduced. Therefore, the gate-collector capacitance C _GC and the gate capacitance C _OX are further reduced, and the switching of the semiconductor device 100 can be speeded up.

第１の実施形態では、半導体層１９０がトレンチ１５５の底部付近まで達しているので、空乏層は、トレンチ１５５の底面からベース層１１０内の比較的離れた位置まで伸びる。その結果、半導体装置１００の耐圧が上昇する。 In the first embodiment, since the semiconductor layer 190 reaches the vicinity of the bottom of the trench 155, the depletion layer extends from the bottom surface of the trench 155 to a relatively distant position in the base layer 110. As a result, the breakdown voltage of the semiconductor device 100 increases.

第１の実施形態において、半導体層１９０は、ベース層１１０よりも不純物濃度が高いｎ型半導体であってもよい。これにより、ゲート−コレクタ間容量Ｃ_ＧＣを低減させることができる。 In the first embodiment, the semiconductor layer 190 may be an n-type semiconductor having a higher impurity concentration than the base layer 110. Thereby, the gate-collector capacitance _CGC can be reduced.

なお、本発明のゲート容量Ｃ_ＯＸ低減は、ゲート電極とコレクタ間の容量であるＣ_ＧＣの低減であり、これにより、ＩＧＢＴのターンオンやターンオフ時のスイッチング速度の高速化が可能となるのである。この高速化の基本的な原理については、ＭＯＳＦＥＴと同様であるが、ＩＧＢＴにおいてはオン電圧の低減とスイッチング速度の高速化の協調関係がＭＯＳＦＥＴと著しく異なる。すなわち、ＭＯＳＦＥＴでオン電圧を低減するためにはチャネル長を短くしチャネル幅を長くすることが必要である。ところが、ＩＧＢＴでは、本実施例で説明したようにスペース部を挿入してチャネル幅を逆に減少させた方が、オン電圧が小さくなるのである。このため、ＩＧＢＴでオン電圧の低減とスイッチング速度の高速化を図る構造としては、従来のＭＯＳＦＥＴの構造の延長ではなく全く独自の構造が必要となるのである。 The reduction of the gate capacitance C _{OX according to} the present invention is a reduction of C _GC which is the capacitance between the gate electrode and the collector, and this makes it possible to increase the switching speed when the IGBT is turned on and off. The basic principle of this speeding up is the same as that of the MOSFET, but in the IGBT, the cooperative relationship between the reduction of the ON voltage and the speeding up of the switching is significantly different from the MOSFET. That is, in order to reduce the on-voltage in the MOSFET, it is necessary to shorten the channel length and increase the channel width. However, in the IGBT, as described in the present embodiment, when the space portion is inserted to reduce the channel width, the on-voltage is reduced. For this reason, the structure for reducing the on-voltage and increasing the switching speed with the IGBT requires a completely unique structure, not an extension of the structure of the conventional MOSFET.

（第２の実施形態）
図３は、本発明に係る第２の実施形態に従ったＭＯＳ型半導体装置２０１の断面図である。第２の実施形態は、半導体層１９０がトレンチ１５５の一側面だけでなく、底面の一部に亘って設けられている点で第1の実施形態と異なる。これにより、ゲート電極１６０が絶縁膜１５０を介してベース層１１０と隣接する面積はさらに小さくなるので、ゲート−コレクタ間容量Ｃ_ＧＣおよびゲート容量Ｃ_ＯＸがさらに小さくなる。その結果、半導体装置２０１は、半導体装置１００よりもスイッチングにおいてさらに高速化され得る。さらに、第２の実施形態は、第1の実施形態の効果をも有する。 (Second Embodiment)
FIG. 3 is a sectional view of a MOS type semiconductor device 201 according to the second embodiment of the present invention. The second embodiment differs from the first embodiment in that the semiconductor layer 190 is provided not only on one side surface of the trench 155 but also on a part of the bottom surface. As a result, the area where the gate electrode 160 is adjacent to the base layer 110 via the insulating film 150 is further reduced, so that the gate-collector capacitance C _GC and the gate capacitance C _OX are further reduced. As a result, the semiconductor device 201 can be further increased in switching speed than the semiconductor device 100. Furthermore, the second embodiment also has the effect of the first embodiment.

第２の実施形態において、半導体層１９０は、ベース層１１０よりも不純物濃度が高いｎ型半導体であってもよい。これにより、ゲート−コレクタ間容量Ｃ_ＧＣを低減させることができる。 In the second embodiment, the semiconductor layer 190 may be an n-type semiconductor having a higher impurity concentration than the base layer 110. Thereby, the gate-collector capacitance _CGC can be reduced.

（第３の実施形態）
図４は、本発明に係る第３の実施形態に従ったＭＯＳ型半導体装置３００の断面図である。第３の実施形態は、トレンチ１５５の底面に設けられたｐ型の底部半導体層２００を備えている点で第1の実施形態と異なる。底部半導体層２００は、トレンチ１５５の側面およびトレンチ１５５の底面全面に亘って設けられている。底部半導体層２００は、トレンチ１５５の形成後に、トレンチ１５５の底部に不純物を注入することによって形成される。 (Third embodiment)
FIG. 4 is a cross-sectional view of a MOS type semiconductor device 300 according to the third embodiment of the present invention. The third embodiment differs from the first embodiment in that a p-type bottom semiconductor layer 200 provided on the bottom surface of the trench 155 is provided. The bottom semiconductor layer 200 is provided over the side surface of the trench 155 and the entire bottom surface of the trench 155. The bottom semiconductor layer 200 is formed by implanting impurities into the bottom of the trench 155 after the trench 155 is formed.

これにより、ゲート電極１６０が絶縁膜１５０を介してベース層１１０と隣接する面積はさらに小さくなるので、ゲート−コレクタ間容量Ｃ_ＧＣおよびゲート容量Ｃ_ＯＸがさらに小さくなる。その結果、半導体装置３００は、半導体装置２０１よりもスイッチングにおいて高速化され得る。 As a result, the area where the gate electrode 160 is adjacent to the base layer 110 via the insulating film 150 is further reduced, so that the gate-collector capacitance C _GC and the gate capacitance C _OX are further reduced. As a result, the semiconductor device 300 can be faster in switching than the semiconductor device 201.

また、隣り合うトレンチ１５５のそれぞれに設けられた底部半導体層２００の間の幅Ｗ３は、トレンチ１５５間の幅Ｗ１よりも狭い。これにより、半導体装置３００がオン状態であるとき、正孔がベース層１１０およびベース層１３０により多く蓄積される。よって、第３の実施形態は、注入効率をさらに増大させることができる。第３の実施形態は、第1の実施形態の効果をも有する。 Further, the width W3 between the bottom semiconductor layers 200 provided in the adjacent trenches 155 is narrower than the width W1 between the trenches 155. Accordingly, when the semiconductor device 300 is in the on state, more holes are accumulated in the base layer 110 and the base layer 130. Therefore, the third embodiment can further increase the injection efficiency. The third embodiment also has the effect of the first embodiment.

尚、第３の実施形態では、半導体層１９０および底部半導体層２００は、ベース層１１０よりも不純物濃度が高いｎ型半導体でもよい。ｎ型の底部半導体層２００により、第３の実施形態は、ＩＥ効果がさらに増大する。すなわち、隣り合うトレンチ１５５のそれぞれに設けられた底部半導体層２００の間の幅Ｗ３は、トレンチ１５５間の幅Ｗ１よりも狭い。これにより、半導体装置３００がオン状態であるとき、ベース層１１０のトレンチ１５５底部近傍における過剰キャリア濃度が高くなり、底部半導体層２００がｐ型半導体層である場合と比較してオン電圧をさらに低下させることができる。また、ｎ型底部半導体層２００によって、第３の実施形態は、注入された電子の横方向拡散を促進し、オン電圧をさらに低下させることができる。 In the third embodiment, the semiconductor layer 190 and the bottom semiconductor layer 200 may be an n-type semiconductor having a higher impurity concentration than the base layer 110. The n-type bottom semiconductor layer 200 further increases the IE effect in the third embodiment. That is, the width W3 between the bottom semiconductor layers 200 provided in each of the adjacent trenches 155 is narrower than the width W1 between the trenches 155. Thereby, when the semiconductor device 300 is in the on state, the excess carrier concentration in the vicinity of the bottom of the trench 155 of the base layer 110 is increased, and the on-voltage is further reduced as compared with the case where the bottom semiconductor layer 200 is a p-type semiconductor layer. Can be made. Also, the n-type bottom semiconductor layer 200 allows the third embodiment to promote lateral diffusion of injected electrons and further reduce the on-voltage.

（第４の実施形態）
図５は、本発明に係る第４の実施形態に従ったＭＯＳ型半導体装置４００の断面図である。第４の実施形態は、半導体層１９０上に絶縁膜１５０およびゲート電極１６０が形成されている点で第３の実施形態と異なる。絶縁膜１５０およびゲート電極１６０は、半導体層１９０の表面全面に設けられていてもよいが、その一部に設けられていてもよい。 (Fourth embodiment)
FIG. 5 is a cross-sectional view of a MOS type semiconductor device 400 according to the fourth embodiment of the present invention. The fourth embodiment differs from the third embodiment in that the insulating film 150 and the gate electrode 160 are formed on the semiconductor layer 190. The insulating film 150 and the gate electrode 160 may be provided over the entire surface of the semiconductor layer 190, or may be provided over a part thereof.

第４の実施形態では、ゲート電極１６０の抵抗が低下するので、半導体装置４００は、さらにスイッチングにおいて高速化され得る。第４の実施形態は、第３の実施形態の効果をも有する。尚、半導体層１９０および底部半導体層２００は、第１の実施形態または第２の実施形態のように形成してもよい。 In the fourth embodiment, since the resistance of the gate electrode 160 decreases, the semiconductor device 400 can be further speeded up in switching. The fourth embodiment also has the effect of the third embodiment. The semiconductor layer 190 and the bottom semiconductor layer 200 may be formed as in the first embodiment or the second embodiment.

（第５の実施形態）
図６は、本発明に係る第５の実施形態に従ったＭＯＳ型半導体装置５００の断面図である。第５の実施形態は、半導体層１９０や底部半導体層２００を有さず、スペース部全体に絶縁膜１５０およびゲート電極１６０が形成されている点で第１から第４の実施形態と異なる。第５の実施形態では、絶縁膜１５０およびゲート電極１６０は、正孔が流れ込まないスペース部として作用する。よって、トレンチ１５５の幅（絶縁膜１５０およびゲート電極１６０の幅）Ｗ２がスペース部の幅となる。 (Fifth embodiment)
FIG. 6 is a sectional view of a MOS semiconductor device 500 according to the fifth embodiment of the present invention. The fifth embodiment is different from the first to fourth embodiments in that the semiconductor layer 190 and the bottom semiconductor layer 200 are not provided, and the insulating film 150 and the gate electrode 160 are formed in the entire space portion. In the fifth embodiment, the insulating film 150 and the gate electrode 160 act as a space portion where holes do not flow. Therefore, the width of the trench 155 (the width of the insulating film 150 and the gate electrode 160) W2 is the width of the space portion.

第５の実施形態は、第１の実施形態と同様の効果を有する。さらに、第５の実施形態は、半導体層１９０や底部半導体層２００を形成する必要がないので、その製造が第１から第４の実施形態に比較して簡単である。 The fifth embodiment has the same effect as the first embodiment. Furthermore, since it is not necessary to form the semiconductor layer 190 and the bottom semiconductor layer 200 in the fifth embodiment, the manufacture thereof is simpler than in the first to fourth embodiments.

（第６の実施形態）
図７は、本発明に係る第６の実施形態に従ったＭＯＳ型半導体装置６００の断面図である。第６の実施形態は、トレンチ１５５の底部に底部半導体層２００が設けられている点で第５の実施形態と異なる。底部半導体層２００は、第３の実施形態における底部半導体層２００と同様の効果を有する。よって、第６の実施形態は、第５の実施形態よりもさらにスイッチングにおいて高速化され、また、注入効率を増大させることができる。 (Sixth embodiment)
FIG. 7 is a cross-sectional view of a MOS type semiconductor device 600 according to the sixth embodiment of the present invention. The sixth embodiment differs from the fifth embodiment in that a bottom semiconductor layer 200 is provided at the bottom of the trench 155. The bottom semiconductor layer 200 has the same effect as the bottom semiconductor layer 200 in the third embodiment. Therefore, in the sixth embodiment, the switching speed is further increased as compared with the fifth embodiment, and the injection efficiency can be increased.

第６の実施形態において、底部半導体層２００は、ベース層１１０よりも不純物濃度が高いｎ型半導体であってもよい。これにより、ＩＥ効果が増大する。 In the sixth embodiment, the bottom semiconductor layer 200 may be an n-type semiconductor having a higher impurity concentration than the base layer 110. This increases the IE effect.

（第７の実施形態）
図８は、本発明に係る第７の実施形態に従ったＭＯＳ型半導体装置７００の断面図である。第７の実施形態では、トレンチ１５５内において、絶縁膜１５０を介してゲート電極１６０が設けられ、さらにゲート電極１６０の内側に絶縁膜１５５が充填されている。第７の実施形態の他の要素は、第６の実施形態と同様でよい。 (Seventh embodiment)
FIG. 8 is a sectional view of a MOS semiconductor device 700 according to the seventh embodiment of the present invention. In the seventh embodiment, the gate electrode 160 is provided in the trench 155 via the insulating film 150, and the insulating film 155 is filled inside the gate electrode 160. Other elements of the seventh embodiment may be the same as those of the sixth embodiment.

第７の実施形態においてトレンチ１５５の内部は、次のように製造される。まず、トレンチ１５５の内壁に絶縁膜およびゲート電極材料を順次堆積する。このとき、ゲート電極材料は、トレンチ１５５を充填することなく、トレンチ１５５の側壁を被覆するのに充分な膜厚に堆積する。さらに、このゲート電極材料上に絶縁膜を堆積し、トレンチ１５５を充填する。第７の実施形態は第５の実施形態と同様の効果を有する。 In the seventh embodiment, the inside of the trench 155 is manufactured as follows. First, an insulating film and a gate electrode material are sequentially deposited on the inner wall of the trench 155. At this time, the gate electrode material is deposited to a thickness sufficient to cover the sidewall of the trench 155 without filling the trench 155. Further, an insulating film is deposited on the gate electrode material to fill the trench 155. The seventh embodiment has the same effect as the fifth embodiment.

（第８の実施形態）
図９は、本発明に係る第８の実施形態に従ったＭＯＳ型半導体装置８００の断面図である。第８の実施形態のトレンチ１５５上部では絶縁膜１５０を介してゲート電極１６０が充填されており、トレンチ１５５下部ではゲート電極１６０内側に絶縁膜１５５が充填されている。ゲート電極１６０内側に充填された絶縁膜１５５は、順テーパー形状を有する。第８の実施形態の他の要素は、第７の実施形態と同様でよい。 (Eighth embodiment)
FIG. 9 is a sectional view of a MOS semiconductor device 800 according to the eighth embodiment of the present invention. In the eighth embodiment, the upper portion of the trench 155 is filled with the gate electrode 160 via the insulating film 150, and the lower portion of the trench 155 is filled with the insulating film 155 inside the gate electrode 160. The insulating film 155 filled inside the gate electrode 160 has a forward tapered shape. Other elements of the eighth embodiment may be the same as those of the seventh embodiment.

第８の実施形態においてトレンチ１５５の内部は、例えば公知のＬＯＣＯＳ法を活用して次のように製造される。まず、トレンチ１５５内壁に窒化膜Ｓｉ_３Ｎ_４を形成し、ＲＩＥなどの等方性エッチングによりトレンチ底部のみの窒化膜Ｓｉ_３Ｎ_４を削除する。その後、酸化するとトレンチ底部のみが酸化され、底部のみ厚い酸化膜を形成できる。その後、窒化膜Ｓｉ_３Ｎ_４を削除し、トレンチの側壁にゲート酸化膜を形成する。その後、トレンチ１５５上部にゲート電極材料を堆積する。ＬＯＣＯＳ法による厚い酸化膜は、図９に示すように順テーパー形状に形成される。このため、ゲート電極材料は容易に充填される。 In the eighth embodiment, the inside of the trench 155 is manufactured as follows by utilizing, for example, a known LOCOS method. First, a nitride film _Si 3 _{N 4} in the trench 155 inner wall, by isotropic etching such as RIE to remove the nitride layer _Si 3 _{N 4} of the trench bottom only. Thereafter, when oxidized, only the bottom of the trench is oxidized, and a thick oxide film can be formed only at the bottom. Thereafter, the nitride film Si ₃ N ₄ is removed, and a gate oxide film is formed on the sidewall of the trench. Thereafter, a gate electrode material is deposited on the trench 155. A thick oxide film formed by the LOCOS method is formed in a forward tapered shape as shown in FIG. For this reason, the gate electrode material is easily filled.

第８の実施形態は第７の実施形態と同様の効果を有する。また、第８の実施形態は、第７の実施形態とは異なりトレンチ１５５の底部にゲート電極１６０が無いので、ゲート−コレクタ間容量Ｃ_ＧＣがさらに低くなる。よって、第８の実施形態は、さらにスイッチングにおいて高速化され得る。 The eighth embodiment has the same effect as the seventh embodiment. Further, unlike the seventh embodiment, the eighth embodiment does not have the gate electrode 160 at the bottom of the trench 155, and therefore the gate-collector capacitance _CGC is further reduced. Therefore, the eighth embodiment can be further speeded up in switching.

（第９の実施形態）
図１０は、本発明に係る第９の実施形態に従ったＭＯＳ型半導体装置９００の断面図である。第９の実施形態は、トレンチ１５５底部にｎ型またはｐ型の底部半導体層２００が形成されている点で第８の実施形態と異なる。第９の実施形態の他の要素は、第８の実施形態と同様でよい。 (Ninth embodiment)
FIG. 10 is a cross-sectional view of a MOS semiconductor device 900 according to the ninth embodiment of the present invention. The ninth embodiment is different from the eighth embodiment in that an n-type or p-type bottom semiconductor layer 200 is formed at the bottom of the trench 155. Other elements of the ninth embodiment may be the same as those of the eighth embodiment.

これにより、ゲート電極１６０が絶縁膜１５０を介してベース層１１０と隣接する面積はさらに小さくなるので、ゲート−コレクタ間容量Ｃ_ＧＣおよびゲート容量Ｃ_ＯＸがさらに小さくなる。その結果、半導体装置９００は、半導体装置２０１よりもスイッチングにおいて高速化され得る。 As a result, the area where the gate electrode 160 is adjacent to the base layer 110 via the insulating film 150 is further reduced, so that the gate-collector capacitance C _GC and the gate capacitance C _OX are further reduced. As a result, the semiconductor device 900 can be faster in switching than the semiconductor device 201.

また、第９の実施形態は、第３の実施形態と同様にオン状態であるときに、正孔がベース層１１０およびベース層１３０により多く蓄積される。よって、第９の実施形態は、注入効率をさらに増大させることができる。 In the ninth embodiment, more holes are accumulated in the base layer 110 and the base layer 130 when the ninth embodiment is in the ON state as in the third embodiment. Therefore, the ninth embodiment can further increase the injection efficiency.

第９の実施形態において、底部半導体層２００は、ベース層１１０よりも不純物濃度が高いｎ型半導体であってもよい。これにより、ＩＥ効果が増大する。 In the ninth embodiment, the bottom semiconductor layer 200 may be an n-type semiconductor having a higher impurity concentration than the base layer 110. This increases the IE effect.

（第１０の実施形態）
図１１は、本発明に係る第１０の実施形態に従ったＭＯＳ型半導体装置１０００の断面図である。第１０の実施形態のトレンチ１５５上部では絶縁膜１５０を介してゲート電極１６０が充填されており、トレンチ１５５下部では絶縁膜１５５が充填されている。第１０の実施形態の他の要素は、第８の実施形態と同様でよい。 (Tenth embodiment)
FIG. 11 is a cross-sectional view of a MOS type semiconductor device 1000 according to the tenth embodiment of the present invention. In the tenth embodiment, the upper portion of the trench 155 is filled with the gate electrode 160 via the insulating film 150, and the lower portion of the trench 155 is filled with the insulating film 155. Other elements of the tenth embodiment may be the same as those of the eighth embodiment.

第１０の実施形態においてトレンチ１５５の内部は、次のように製造される。まず、トレンチ１５５内に絶縁膜を充填し、この絶縁膜をベース層１３０よりも深くエッチバックする。次に、トレンチ１５５の内壁に絶縁膜を堆積し、さらに、ゲート電極材料を絶縁膜内に充填する。 In the tenth embodiment, the inside of the trench 155 is manufactured as follows. First, the trench 155 is filled with an insulating film, and this insulating film is etched back deeper than the base layer 130. Next, an insulating film is deposited on the inner wall of the trench 155, and further, a gate electrode material is filled in the insulating film.

第１０の実施形態は、第８の実施形態と同様の効果を有する。また、第１０の実施形態は、第８の実施形態とは異なりトレンチ１５５の上部にのみゲート電極１６０が形成されているので、ゲート−コレクタ間容量Ｃ_ＧＣがさらに低くなる。よって、第１０の実施形態は、さらにスイッチングにおいて高速化され得る。 The tenth embodiment has the same effect as the eighth embodiment. In the tenth embodiment, unlike the eighth embodiment, since the gate electrode 160 is formed only on the trench 155, the gate-collector capacitance _CGC is further reduced. Therefore, the tenth embodiment can be further speeded up in switching.

（第１１の実施形態）
図１２は、本発明に係る第１１の実施形態に従ったＭＯＳ型半導体装置１１００の断面図である。第１１の実施形態において、トレンチ１５５の側壁に沿って絶縁膜１５５およびゲート電極１６０が形成されており、ゲート電極１６０間には絶縁膜が充填されている。第１１の実施形態の他の要素は、第９の実施形態と同様でよい。 (Eleventh embodiment)
FIG. 12 is a cross-sectional view of a MOS type semiconductor device 1100 according to the eleventh embodiment of the present invention. In the eleventh embodiment, the insulating film 155 and the gate electrode 160 are formed along the sidewall of the trench 155, and the insulating film is filled between the gate electrodes 160. Other elements of the eleventh embodiment may be the same as those of the ninth embodiment.

第１１の実施形態においてトレンチ１５５の内部は、次のように製造される。まず、トレンチ１５５内に絶縁膜およびゲート電極材料を順次堆積する。このとき、ゲート電極材料は、トレンチ１５５を充填することなく、トレンチ１５５の側壁を被覆するのに充分な膜厚に堆積する。次に、ゲート電極材料を異方的にエッチングし、トレンチ１５５の底部のゲート電極材料を除去する。さらに、絶縁膜でトレンチ１５５を充填する。第１１の実施形態は第９の実施形態と同様の効果を有する。 In the eleventh embodiment, the inside of the trench 155 is manufactured as follows. First, an insulating film and a gate electrode material are sequentially deposited in the trench 155. At this time, the gate electrode material is deposited to a thickness sufficient to cover the sidewall of the trench 155 without filling the trench 155. Next, the gate electrode material is anisotropically etched to remove the gate electrode material at the bottom of the trench 155. Further, the trench 155 is filled with an insulating film. The eleventh embodiment has the same effect as the ninth embodiment.

（第１２の実施形態）
図１３は、本発明に係る第１２の実施形態に従ったＭＯＳ型半導体装置１２００の断面図である。第１２の実施形態においては、トレンチ１５５の上部のみにトレンチ１５５の側壁に沿ってゲート電極１６０が形成されている。第１２の実施形態の他の要素は、第１１の実施形態と同様でよい。 (Twelfth embodiment)
FIG. 13 is a cross-sectional view of a MOS semiconductor device 1200 according to the twelfth embodiment of the present invention. In the twelfth embodiment, the gate electrode 160 is formed along the side wall of the trench 155 only at the top of the trench 155. Other elements of the twelfth embodiment may be the same as those of the eleventh embodiment.

第１２の実施形態においてトレンチ１５５の内部は、次のように製造される。まず、トレンチ１５５内に絶縁膜を充填し、この絶縁膜をベース層１３０よりも深くエッチバックする。次に、トレンチ１５５の内壁に絶縁膜およびゲート電極材料を堆積し、さらに、ゲート電極材料内に絶縁膜を充填する。 In the twelfth embodiment, the inside of the trench 155 is manufactured as follows. First, the trench 155 is filled with an insulating film, and this insulating film is etched back deeper than the base layer 130. Next, an insulating film and a gate electrode material are deposited on the inner wall of the trench 155, and the gate electrode material is filled with the insulating film.

第１２の実施形態は、第１１の実施形態と同様の効果を有する。さらに、第１２の実施形態は、第１１の実施形態とは異なりトレンチ１５５の上部にのみゲート電極１６０が形成されているので、ゲート−コレクタ間容量Ｃ_ＧＣがさらに低くなる。よって、第１２の実施形態は、さらにスイッチングにおいて高速化され得る。 The twelfth embodiment has the same effect as the eleventh embodiment. Furthermore, unlike the eleventh embodiment, the gate electrode 160 is formed only on the upper portion of the trench 155 in the twelfth embodiment, so that the gate-collector capacitance C _GC is further reduced. Therefore, the twelfth embodiment can be further speeded up in switching.

（第１３の実施形態）
図１４は、本発明に係る第１３の実施形態に従ったＭＯＳ型半導体装置１３００の断面図である。第１３の実施形態において、トレンチ１５５の側壁に沿って絶縁膜１５５を介してゲート電極１６０が形成されており、ゲート電極１６０間には絶縁膜を介してエミッタ電極１８０が形成されている。第１３の実施形態の他の要素は、第１１の実施形態と同様でよい。 (13th Embodiment)
FIG. 14 is a cross-sectional view of a MOS semiconductor device 1300 according to the thirteenth embodiment of the present invention. In the thirteenth embodiment, the gate electrode 160 is formed along the sidewall of the trench 155 via the insulating film 155, and the emitter electrode 180 is formed between the gate electrodes 160 via the insulating film. Other elements of the thirteenth embodiment may be the same as those of the eleventh embodiment.

第１３の実施形態においてトレンチ１５５の内部は、次のように製造される。まず、トレンチ１５５内に絶縁膜およびゲート電極材料を順次堆積する。このとき、ゲート電極材料は、トレンチ１５５を充填することなく、トレンチ１５５の側壁を被覆するのに充分な膜厚に堆積する。次に、ゲート電極材料を異方的にエッチングし、トレンチ１５５の底部のゲート電極材料を除去する。さらに、絶縁膜およびエミッタ電極材料をトレンチ１５５内に堆積する。 In the thirteenth embodiment, the inside of the trench 155 is manufactured as follows. First, an insulating film and a gate electrode material are sequentially deposited in the trench 155. At this time, the gate electrode material is deposited to a thickness sufficient to cover the sidewall of the trench 155 without filling the trench 155. Next, the gate electrode material is anisotropically etched to remove the gate electrode material at the bottom of the trench 155. Further, an insulating film and emitter electrode material are deposited in the trench 155.

第１３の実施形態は第１１の実施形態と同様の効果を有する。さらに、第１３の実施形態はエミッタ電極１８０がトレンチ１５５内にも形成されるので、エミッタ電極１８０の抵抗が低下する。これにより、半導体装置１３００は、スイッチングにおいてさらに高速化され得る。 The thirteenth embodiment has the same effect as the eleventh embodiment. Furthermore, since the emitter electrode 180 is also formed in the trench 155 in the thirteenth embodiment, the resistance of the emitter electrode 180 is lowered. Thereby, the semiconductor device 1300 can be further speeded up in switching.

（第１４の実施形態）
図１５は、本発明に係る第１４の実施形態に従ったＭＯＳ型半導体装置１４００の断面図である。第１４の実施形態では、絶縁膜１５０はトレンチ１５５の底部において厚く、両側面においてゲート絶縁膜と同じ厚みで形成されている。第１４の実施形態の他の要素は、第１の実施形態と同様でよい。 (Fourteenth embodiment)
FIG. 15 is a sectional view of a MOS type semiconductor device 1400 according to the fourteenth embodiment of the present invention. In the fourteenth embodiment, the insulating film 150 is thick at the bottom of the trench 155 and has the same thickness as the gate insulating film on both side surfaces. Other elements in the fourteenth embodiment may be the same as those in the first embodiment.

ゲート電極１６０と半導体層１９０との間において絶縁膜１５０はゲート絶縁膜と同じ厚みであるので、第１４の実施形態は第１の実施形態よりも容易に製造することができる。また、半導体層１９０が深く形成されているので、第１４の実施形態は第１の実施形態と同様の効果を有する。 Since the insulating film 150 has the same thickness as the gate insulating film between the gate electrode 160 and the semiconductor layer 190, the fourteenth embodiment can be manufactured more easily than the first embodiment. In addition, since the semiconductor layer 190 is formed deeply, the fourteenth embodiment has the same effect as the first embodiment.

第１４の実施形態において、半導体層１９０は、ベース層１１０よりも不純物濃度が高いｎ型半導体であってもよい。これにより、ゲート−コレクタ間容量Ｃ_ＧＣを低減させることができる。 In the fourteenth embodiment, the semiconductor layer 190 may be an n-type semiconductor having a higher impurity concentration than the base layer 110. Thereby, the gate-collector capacitance _CGC can be reduced.

（第１５の実施形態）
図１６は、本発明に係る第１５の実施形態に従ったＭＯＳ型半導体装置１５００の断面図である。第１５の実施形態では、半導体層１９０は、スペース部の一部の領域に形成されている点で第２の実施形態と異なる。第１５の実施形態の他の要素は、第２の実施形態と同様でよい。 (Fifteenth embodiment)
FIG. 16 is a cross-sectional view of a MOS semiconductor device 1500 according to the fifteenth embodiment of the present invention. The fifteenth embodiment differs from the second embodiment in that the semiconductor layer 190 is formed in a partial region of the space portion. Other elements in the fifteenth embodiment may be the same as those in the second embodiment.

第１５の実施形態の半導体層１９０は、次のように製造される。トレンチ１５５形成後、スペース部側のトレンチ１５５の底面および側面に不純物を斜めに注入する。その後、トレンチ１５５の底面および側面に注入された不純物を拡散することによって半導体層１９０が形成される。 The semiconductor layer 190 of the fifteenth embodiment is manufactured as follows. After the trench 155 is formed, impurities are implanted obliquely into the bottom and side surfaces of the trench 155 on the space portion side. Thereafter, the semiconductor layer 190 is formed by diffusing impurities implanted into the bottom and side surfaces of the trench 155.

半導体層１９０がスペース部の全体に形成されてはいないが、トレンチ１５５の底面および一側面に亘って半導体層１９０が形成されているので、第１５の実施形態は第２の実施形態と同様にコレクタ−ゲート間容量Ｃ_ＣＧを低減させることができる。尚、絶縁膜１５０は、トレンチ１５５の底部のみがゲート絶縁膜より厚く、側面においてはゲート絶縁膜と同じ厚みでもよい。 Although the semiconductor layer 190 is not formed in the entire space portion, the semiconductor layer 190 is formed over the bottom surface and one side surface of the trench 155, so that the fifteenth embodiment is the same as the second embodiment. The collector-gate capacitance _CCG can be reduced. The insulating film 150 may be thicker than the gate insulating film only at the bottom of the trench 155 and may have the same thickness as the gate insulating film on the side surface.

第１５の実施形態において、半導体層１９０は、ベース層１１０よりも不純物濃度が高いｎ型半導体であってもよい。これにより、ゲート−コレクタ間容量Ｃ_ＧＣを低減させることができる。 In the fifteenth embodiment, the semiconductor layer 190 may be an n-type semiconductor having a higher impurity concentration than the base layer 110. Thereby, the gate-collector capacitance _CGC can be reduced.

（第１６の実施形態）
図１７は、本発明に係る第１６の実施形態に従ったＭＯＳ型半導体装置１６００の断面図である。第１６の実施形態では、絶縁膜１５０は、トレンチ１５５の内壁にほぼ均一の膜厚（ゲート絶縁膜の膜厚）で堆積されている。半導体層１９０の深さは、ベース層１３０の深さとほぼ同じである。一方、トレンチ１５５の底部には、ｐ型またはｎ型の底部半導体層２００が形成されている。第１６の実施形態の他の構成要素は、第３の実施形態の構成要素と同様でよい。 (Sixteenth embodiment)
FIG. 17 is a sectional view of a MOS semiconductor device 1600 according to the sixteenth embodiment of the present invention. In the sixteenth embodiment, the insulating film 150 is deposited on the inner wall of the trench 155 with a substantially uniform film thickness (film thickness of the gate insulating film). The depth of the semiconductor layer 190 is substantially the same as the depth of the base layer 130. On the other hand, a p-type or n-type bottom semiconductor layer 200 is formed at the bottom of the trench 155. The other components of the sixteenth embodiment may be the same as the components of the third embodiment.

第１６の実施形態は、底部半導体層２００が設けられているので、従来よりもゲート−コレクタ間容量Ｃ_ＧＣを低減させることができる。また、底部半導体層２００の間の幅Ｗ３は、トレンチ１５５間の幅Ｗ１よりも狭いので、第３の実施形態と同様に、正孔の注入効率を増大させることができる。さらに、半導体層１９０は、ベース層１１０よりも不純物濃度が高いｎ型半導体であってもよい。これにより、ゲート−コレクタ間容量Ｃ_ＧＣを低減させることができる。底部半導体層２００がｎ型半導体であるので、ＩＥ効果がさらに増大し、オン電圧の低減効果が大きくなる。 In the sixteenth embodiment, since the bottom semiconductor layer 200 is provided, the gate-collector capacitance C _GC can be reduced as compared with the related art. Further, since the width W3 between the bottom semiconductor layers 200 is narrower than the width W1 between the trenches 155, the hole injection efficiency can be increased as in the third embodiment. Further, the semiconductor layer 190 may be an n-type semiconductor having a higher impurity concentration than the base layer 110. Thereby, the gate-collector capacitance _CGC can be reduced. Since the bottom semiconductor layer 200 is an n-type semiconductor, the IE effect is further increased, and the on-voltage reduction effect is increased.

尚、絶縁膜１５０は、トレンチ１５５の底部においてゲート絶縁膜より厚くてもよい。また、絶縁膜１５０は、トレンチ１５５のスペース部側の側面においてゲート絶縁膜より厚くてもよい。 Note that the insulating film 150 may be thicker than the gate insulating film at the bottom of the trench 155. The insulating film 150 may be thicker than the gate insulating film on the side surface of the trench 155 on the space portion side.

（第１７の実施形態）
図１８は、本発明に係る第１７の実施形態に従ったＭＯＳ型半導体装置１７００の断面図である。第１７の実施形態では、トレンチ１５５が比較的浅く形成され、それに伴いゲート電極１６０も短く形成されている。ただし、半導体装置１７００がスイッチングするために、ゲート電極１６０は、ベース層１３０よりも深い位置まで形成されている必要がある。第１７の実施形態の他の構成要素は、第１６の実施形態と同様でよい。 (Seventeenth embodiment)
FIG. 18 is a cross-sectional view of a MOS semiconductor device 1700 according to the seventeenth embodiment of the present invention. In the seventeenth embodiment, the trench 155 is formed relatively shallow, and accordingly, the gate electrode 160 is also formed short. However, the gate electrode 160 needs to be formed deeper than the base layer 130 in order for the semiconductor device 1700 to switch. Other components in the seventeenth embodiment may be the same as those in the sixteenth embodiment.

半導体層１９０がベース層１３０と同程度に浅くとも、ゲート電極１６０が比較的短いので、本実施形態は、ゲート−コレクタ間容量Ｃ_ＧＣを従来よりも低下させることができる。また、底部半導体層２００がトレンチ１５５の底部を被覆しているので、本実施形態は、ゲート−コレクタ間容量Ｃ_ＧＣをさらに低下させることができる。さらに、本実施形態は、第１６の実施形態と同様の効果を有する。 Even if the semiconductor layer 190 is as shallow as the base layer 130, since the gate electrode 160 is relatively short, the present embodiment can reduce the gate-collector capacitance _CGC as compared with the conventional case. In addition, since the bottom semiconductor layer 200 covers the bottom of the trench 155, the present embodiment can further reduce the gate-collector capacitance _CGC . Furthermore, this embodiment has the same effect as the sixteenth embodiment.

尚、半導体層１９０は、第１４の実施形態のそれぞれと同様に深く形成してもよい。絶縁膜１５０は、トレンチ１５５の底部においてゲート絶縁膜より厚くてもよい。また、絶縁膜１５０は、トレンチ１５５のスペース部側の側面においてゲート絶縁膜より厚くてもよい。 The semiconductor layer 190 may be formed deeply as in each of the fourteenth embodiments. The insulating film 150 may be thicker than the gate insulating film at the bottom of the trench 155. The insulating film 150 may be thicker than the gate insulating film on the side surface of the trench 155 on the space portion side.

第１７の実施形態では、半導体層１９０および底部半導体層２００は、ベース層１１０よりも不純物濃度が高いｎ型半導体でもよい。ｎ型の底部半導体層２００により、ＩＥ効果がさらに増大する。また、ｎ型半導体層２１０およびｎ型底部半導体層２００によって、注入された電子の横方向拡散を促進し、オン電圧をさらに低下させることができる。 In the seventeenth embodiment, the semiconductor layer 190 and the bottom semiconductor layer 200 may be an n-type semiconductor having an impurity concentration higher than that of the base layer 110. The n-type bottom semiconductor layer 200 further increases the IE effect. Further, the n-type semiconductor layer 210 and the n-type bottom semiconductor layer 200 can promote the lateral diffusion of the injected electrons and further reduce the on-voltage.

この構造は、トレンチが浅いのでＩＥ効果の一部は低減されるが、第４の実施形態で述べたように、底部半導体層２００が、不純物濃度が高いｎ型半導体の場合には、トレンチの幅が実質狭くなりＩＥ効果が保たれるので、オン電圧の低減効果はある。しかも、トレンチが浅いので製造し易いというメリットもある。 In this structure, since the trench is shallow, a part of the IE effect is reduced. However, as described in the fourth embodiment, when the bottom semiconductor layer 200 is an n-type semiconductor having a high impurity concentration, the trench Since the width is substantially narrowed and the IE effect is maintained, there is an effect of reducing the on-voltage. Moreover, since the trench is shallow, there is an advantage that it is easy to manufacture.

（第１８の実施形態）
図１９は、本発明に係る第１８の実施形態に従ったＭＯＳ型半導体装置１８００の断面図である。第１８の実施形態は、ｐ型半導体層１９０の下にさらにベース層１１０よりも不純物濃度が高いｎ型半導体層２１０が形成されている点で第１６の実施形態と異なる。 (Eighteenth embodiment)
FIG. 19 is a sectional view of a MOS semiconductor device 1800 according to the eighteenth embodiment of the present invention. The eighteenth embodiment differs from the sixteenth embodiment in that an n-type semiconductor layer 210 having an impurity concentration higher than that of the base layer 110 is formed below the p-type semiconductor layer 190.

ｎ型底部半導体層２００によって、第１８の実施形態は、ＩＥ効果を増大させることができる。また、ｎ型半導体層２１０およびｎ型底部半導体層２００によって、第１８の実施形態は、注入された電子の横方向拡散を促進し、オン電圧をさらに低下させることができる。さらに、第１８の実施形態は、第１６の実施形態と同様の効果を有する。尚、絶縁膜１５０は、トレンチ１５５の底部においてゲート絶縁膜より厚くてもよい。また、絶縁膜１５０は、トレンチ１５５のスペース部側の側面においてゲート絶縁膜より厚くてもよい。 With the n-type bottom semiconductor layer 200, the eighteenth embodiment can increase the IE effect. In addition, the n-type semiconductor layer 210 and the n-type bottom semiconductor layer 200 allow the eighteenth embodiment to promote lateral diffusion of injected electrons and further reduce the on-voltage. Furthermore, the eighteenth embodiment has the same effects as the sixteenth embodiment. Note that the insulating film 150 may be thicker than the gate insulating film at the bottom of the trench 155. The insulating film 150 may be thicker than the gate insulating film on the side surface of the trench 155 on the space portion side.

（第１９の実施形態）
図２０は、本発明に係る第１９の実施形態に従ったＭＯＳ型半導体装置１９００の断面図である。第１９の実施形態は、ｐ型半導体層１９０が無く、ベース層１１０よりも不純物濃度が高いｎ型半導体層２１０がスペース部表面に形成されている点で第１８の実施形態と異なる。 (Nineteenth embodiment)
FIG. 20 is a cross-sectional view of a MOS semiconductor device 1900 according to the nineteenth embodiment of the present invention. The nineteenth embodiment is different from the eighteenth embodiment in that an n-type semiconductor layer 210 having no p-type semiconductor layer 190 and having an impurity concentration higher than that of the base layer 110 is formed on the surface of the space portion.

ｎ型半導体層２１０およびｎ型底部半導体層２００によって、第１９の実施形態は、注入された電子の横方向拡散を促進し、オン電圧をさらに低下させることができる。また、第１９の実施形態は、第１８の実施形態と同様の効果を有する。 With the n-type semiconductor layer 210 and the n-type bottom semiconductor layer 200, the nineteenth embodiment can promote the lateral diffusion of the injected electrons and further reduce the on-voltage. The nineteenth embodiment has the same effects as the eighteenth embodiment.

第１９の実施形態において、底部半導体層２００は、ベース層１１０よりも不純物濃度が高いｎ型半導体であってもよい。これにより、ＩＥ効果が増大する。 In the nineteenth embodiment, the bottom semiconductor layer 200 may be an n-type semiconductor having a higher impurity concentration than the base layer 110. This increases the IE effect.

（第２０の実施形態）
図２１は、本発明に係る第２０の実施形態に従ったＭＯＳ型半導体装置２０００の断面図である。第２０の実施形態は、ベース層１１０よりも不純物濃度が高いｎ型半導体層１９０がスペース部に形成されている。半導体層１９０の深さは、特に限定しない。よって、半導体層１９０の深さは、ベース層１３０と同じ深さでもよい。 (20th embodiment)
FIG. 21 is a sectional view of a MOS semiconductor device 2000 according to the twentieth embodiment of the present invention. In the twentieth embodiment, an n-type semiconductor layer 190 having an impurity concentration higher than that of the base layer 110 is formed in the space portion. The depth of the semiconductor layer 190 is not particularly limited. Therefore, the depth of the semiconductor layer 190 may be the same as that of the base layer 130.

ｎ型半導体層１９０によって、第２０の実施形態は、注入された電子の横方向拡散を促進し、オン電圧を低下させることができる。また、第２０の実施形態は、第１９の実施形態のようにトレンチ１５５の底部に底部半導体層２００を備えていてもよい。それによって、ゲート−コレクタ間容量Ｃ_ＧＣを低減させることができる。 With the n-type semiconductor layer 190, the twentieth embodiment can promote the lateral diffusion of the injected electrons and reduce the on-voltage. In the twentieth embodiment, the bottom semiconductor layer 200 may be provided at the bottom of the trench 155 as in the nineteenth embodiment. As a result, the gate-collector capacitance _CGC can be reduced.

（第２１の実施形態）
第１から第１９の実施形態では、図２に示すようにトレンチ１５５、エミッタ層１４０およびベース層１３０は、平面図においてストライプ状に形成されてよい。しかし、これらの実施形態において、エミッタ層１４０は、図２２に示すように、はしご状に形成されてもよい。この場合、図２２のＸ−Ｘ断面は、図１、図３〜図２０と同様である。図２２のＹ−Ｙ断面では、見かけ上、ベース層１３０の表面全体にエミッタ層１４０が形成され、エミッタ電極１８０はベース層１３０に直に接触していない。尚、図２および図２２において、半導体層１９０の領域には、第４から第１３の実施形態では絶縁層１５０またはエミッタ電極１８０が現れる。 (21st Embodiment)
In the first to nineteenth embodiments, as shown in FIG. 2, the trench 155, the emitter layer 140, and the base layer 130 may be formed in a stripe shape in the plan view. However, in these embodiments, the emitter layer 140 may be formed in a ladder shape as shown in FIG. In this case, the XX cross section of FIG. 22 is the same as that of FIGS. In the YY section of FIG. 22, the emitter layer 140 is apparently formed on the entire surface of the base layer 130, and the emitter electrode 180 is not in direct contact with the base layer 130. 2 and 22, the insulating layer 150 or the emitter electrode 180 appears in the region of the semiconductor layer 190 in the fourth to thirteenth embodiments.

第２１の実施形態では、エミッタ層１４０がはしご状に形成されていることによって、エミッタ層１４０が全体として一体化されるので、エミッタ電極とのコンタクト抵抗が低下する。これにより、エミッタ層１４０のラッチアップを防ぐことができる。その結果、第２１の実施形態による半導体装置は、破壊耐性を向上させることができる。 In the twenty-first embodiment, since the emitter layer 140 is formed in a ladder shape, the emitter layer 140 is integrated as a whole, so that the contact resistance with the emitter electrode is lowered. Thereby, latch-up of the emitter layer 140 can be prevented. As a result, the semiconductor device according to the twenty-first embodiment can improve breakdown resistance.

（第２２の実施形態）
第１から第２０の実施形態では、図２に示すようにトレンチ１５５、エミッタ層１４０およびベース層１３０は、平面図においてトレンチ１５５と並行にストライプ状に形成されていた。しかし、これらの実施形態において、エミッタ層１４０およびベース層１３０は、図２３に示すように、トレンチと垂直にストライプ状に形成されてもよい。 (Twenty-second embodiment)
In the first to twentieth embodiments, as shown in FIG. 2, the trench 155, the emitter layer 140, and the base layer 130 are formed in stripes in parallel with the trench 155 in the plan view. However, in these embodiments, the emitter layer 140 and the base layer 130 may be formed in stripes perpendicular to the trench, as shown in FIG.

第２２の実施形態では、エミッタ層１４０が細く分割形成されていることによって、エミッタ層１４０の下部のｐベース抵抗が低下する。これにより、エミッタ層１４０のラッチアップを防ぐことができる。その結果、第２２の実施形態による半導体装置は、破壊耐性を向上させることができる。 In the twenty-second embodiment, since the emitter layer 140 is formed to be finely divided, the p base resistance below the emitter layer 140 is lowered. Thereby, latch-up of the emitter layer 140 can be prevented. As a result, the semiconductor device according to the twenty-second embodiment can improve breakdown resistance.

（第２３の実施形態）
第１から第２２の実施形態では、図２、図２２または図２３に示すようにトレンチ１５５が平面図においてストライプ状に形成されていた。しかし、図２４に示す実施形態では、トレンチ１５５がメッシュ状に形成されている。このメッシュ状のトレンチ１５５によって囲まれたマス目領域にベース層１３０およびエミッタ層１４０が形成されている。ベース層１３０およびエミッタ層１４０が形成されたマス目領域を第１のメス目領域とすると、第１のマス目領域の周囲にあるマス目領域には、半導体層１９０が形成されている。この半導体層１９０が形成されたマス目領域を第２のマス目領域とする。 (23rd embodiment)
In the first to twenty-second embodiments, the trench 155 is formed in a stripe shape in the plan view as shown in FIG. 2, FIG. 22, or FIG. However, in the embodiment shown in FIG. 24, the trench 155 is formed in a mesh shape. A base layer 130 and an emitter layer 140 are formed in a grid region surrounded by the mesh-shaped trench 155. When the grid region in which the base layer 130 and the emitter layer 140 are formed is the first female region, the semiconductor layer 190 is formed in the grid region around the first grid region. A grid area in which the semiconductor layer 190 is formed is defined as a second grid area.

第２３の実施形態では、第２のマス目領域およびその周囲にあるトレンチ１５５がスペース部を成す。このように、トレンチ１５５をメッシュ状にしても、上記実施形態と同様の効果を得ることができる。尚、第４から第１３の実施形態を本実施形態に適合させた場合、半導体層１９０の領域に代えて、絶縁層１５０、ゲート電極１６０またはエミッタ電極１８０が設けられる。 In the twenty-third embodiment, the second grid region and the surrounding trench 155 form a space portion. Thus, even if the trench 155 is meshed, the same effect as that of the above embodiment can be obtained. When the fourth to thirteenth embodiments are adapted to this embodiment, the insulating layer 150, the gate electrode 160, or the emitter electrode 180 is provided in place of the region of the semiconductor layer 190.

（第２４の実施形態）
図２５に示す第２４の実施形態は、トレンチ１５５がメッシュ状に形成されている点で第２３の実施形態と同様である。しかし、第２４の実施形態は、第１のマス目領域の両側にある第２のマス目領域が第１のマス目領域に対して半ピッチずれている点で第２３の実施形態と異なる。第２４の実施形態のように、マス目領域のピッチがずれていても、第１のマス目領域の周囲に、第２のマス目領域が設けられていることによって、上記実施形態と同様の効果を得ることができる。尚、第４から第１３の実施形態を本実施形態に適合させた場合、半導体層１９０の領域に代えて、絶縁層１５０、ゲート電極１６０またはエミッタ電極１８０が設けられる。 (24th Embodiment)
The twenty-fourth embodiment shown in FIG. 25 is the same as the twenty-third embodiment in that the trench 155 is formed in a mesh shape. However, the twenty-fourth embodiment differs from the twenty-third embodiment in that the second grid regions on both sides of the first grid region are shifted by a half pitch with respect to the first grid region. As in the twenty-fourth embodiment, even if the pitch of the grid area is shifted, the second grid area is provided around the first grid area, so that the same as in the above-described embodiment. An effect can be obtained. When the fourth to thirteenth embodiments are adapted to this embodiment, the insulating layer 150, the gate electrode 160, or the emitter electrode 180 is provided in place of the region of the semiconductor layer 190.

第１から第２４の実施形態において、ｎ型のバッファ層１１２は、耐圧を維持しつつ第１のベース層１１０を薄くするために設けられており、上記実施形態の効果を得るためには必ずしも設ける必要は無い。 In the first to twenty-fourth embodiments, the n-type buffer layer 112 is provided to reduce the thickness of the first base layer 110 while maintaining the withstand voltage. In order to obtain the effects of the above-described embodiments, the n-type buffer layer 112 is not necessarily provided. There is no need to provide it.

また、上記実施形態は、ＩＧＢＴまたはＩＥＧＴに関して説明したが、ＭＯＳ構造を有する他の半導体装置、例えばＭＯＳＦＥＴ等にも適用することができる。これは、先に述べたようにＭＯＳＦＥＴにおいてはオン電圧は上昇するものの、ゲート容量を低減させることを優先する場合には有効である。上記実施形態において、ｐ型半導体の構成要素に代えてｎ型半導体の構成要素を採用し、かつ、ｎ型半導体の構成要素に代えてｐ型半導体の構成要素を採用してもよい。 Moreover, although the said embodiment demonstrated IGBT or IEGT, it is applicable also to the other semiconductor device which has a MOS structure, for example, MOSFET. This is effective when priority is given to reducing the gate capacitance, although the on-voltage increases in the MOSFET as described above. In the above-described embodiment, an n-type semiconductor component may be employed instead of the p-type semiconductor component, and a p-type semiconductor component may be employed instead of the n-type semiconductor component.

上記実施形態は、いずれもゲート−コレクタ間容量の低減とオン電圧の低減を両立させるための構造であり、ゲート酸化膜の厚さをチャネル領域以外で厚くすること、トレンチゲート底部に拡散層を付加することによりゲート−コレクタ間容量の低減を達成し、更にチャネル領域の外のスペース部をｐ型もしくはｎ型半導体層とすること、ゲート幅を広くすることによりオン電圧の低減を図ることが要点であり、このような目的のために以上に述べた実施例以外の組み合わせもできることは明らかである。 Each of the above embodiments is a structure for achieving both a reduction in gate-collector capacitance and a reduction in on-voltage. The thickness of the gate oxide film is increased except for the channel region, and a diffusion layer is provided at the bottom of the trench gate. The gate-collector capacitance can be reduced by the addition, the space outside the channel region can be a p-type or n-type semiconductor layer, and the on-voltage can be reduced by increasing the gate width. Obviously, combinations other than those described above can be made for this purpose.

本発明に係る第１の実施形態に従ったＭＯＳ型半導体装置１００の断面図。1 is a cross-sectional view of a MOS type semiconductor device 100 according to a first embodiment of the present invention. 第１の実施形態による半導体装置１００の平面図。1 is a plan view of a semiconductor device 100 according to a first embodiment. 本発明に係る第２の実施形態に従ったＭＯＳ型半導体装置２０１の断面図。Sectional drawing of the MOS type semiconductor device 201 according to 2nd Embodiment concerning this invention. 本発明に係る第３の実施形態に従ったＭＯＳ型半導体装置３００の断面図。Sectional drawing of the MOS type semiconductor device 300 according to 3rd Embodiment concerning this invention. 本発明に係る第４の実施形態に従ったＭＯＳ型半導体装置４００の断面図。Sectional drawing of the MOS type semiconductor device 400 according to 4th Embodiment concerning this invention. 本発明に係る第５の実施形態に従ったＭＯＳ型半導体装置５００の断面図。Sectional drawing of the MOS type semiconductor device 500 according to 5th Embodiment concerning this invention. 本発明に係る第６の実施形態に従ったＭＯＳ型半導体装置６００の断面図。Sectional drawing of the MOS type semiconductor device 600 according to 6th Embodiment concerning this invention. 本発明に係る第７の実施形態に従ったＭＯＳ型半導体装置７００の断面図。Sectional drawing of MOS type semiconductor device 700 according to a 7th embodiment concerning the present invention. 本発明に係る第８の実施形態に従ったＭＯＳ型半導体装置８００の断面図。Sectional drawing of MOS type semiconductor device 800 according to an 8th embodiment concerning the present invention. 本発明に係る第９の実施形態に従ったＭＯＳ型半導体装置９００の断面図。A sectional view of MOS type semiconductor device 900 according to a ninth embodiment of the present invention. 本発明に係る第１０の実施形態に従ったＭＯＳ型半導体装置１０００の断面図。Sectional drawing of MOS type semiconductor device 1000 according to 10th Embodiment concerning this invention. 本発明に係る第１１の実施形態に従ったＭＯＳ型半導体装置１１００の断面図。A sectional view of MOS type semiconductor device 1100 according to an eleventh embodiment of the present invention. 本発明に係る第１２の実施形態に従ったＭＯＳ型半導体装置１２００の断面図。A sectional view of MOS type semiconductor device 1200 according to a twelfth embodiment of the present invention. 本発明に係る第１３の実施形態に従ったＭＯＳ型半導体装置１３００の断面図。A sectional view of MOS type semiconductor device 1300 according to a thirteenth embodiment of the present invention. 本発明に係る第１４の実施形態に従ったＭＯＳ型半導体装置１４００の断面図。A sectional view of MOS type semiconductor device 1400 according to a fourteenth embodiment of the present invention. 本発明に係る第１５の実施形態に従ったＭＯＳ型半導体装置１５００の断面図。A sectional view of MOS type semiconductor device 1500 according to a fifteenth embodiment of the present invention. 本発明に係る第１６の実施形態に従ったＭＯＳ型半導体装置１６００の断面図。A sectional view of MOS type semiconductor device 1600 according to a sixteenth embodiment of the present invention. 本発明に係る第１７の実施形態に従ったＭＯＳ型半導体装置１７００の断面図。A sectional view of MOS type semiconductor device 1700 according to a seventeenth embodiment of the present invention. 本発明に係る第１８の実施形態に従ったＭＯＳ型半導体装置１８００の断面図。A sectional view of MOS type semiconductor device 1800 according to an eighteenth embodiment of the present invention. 本発明に係る第１９の実施形態に従ったＭＯＳ型半導体装置１９００の断面図。A sectional view of MOS type semiconductor device 1900 according to a nineteenth embodiment of the present invention. 本発明に係る第２０の実施形態に従ったＭＯＳ型半導体装置２０００の断面図。Sectional drawing of MOS type semiconductor device 2000 according to 20th Embodiment concerning this invention. エミッタ層１４０がはしご状に形成された第１３の実施形態を示す平面図。The top view which shows 13th Embodiment in which the emitter layer 140 was formed in the shape of a ladder. エミッタ層１４０がトレンチと垂直方向にストライプ状に形成された第２１の実施形態を示す平面図。The top view which shows 21st Embodiment by which the emitter layer 140 was formed in stripe form at right angles to a trench. トレンチ１５５がメッシュ状に形成された第１４の実施形態を示す平面図。The top view which shows 14th Embodiment in which the trench 155 was formed in mesh shape. トレンチ１５５がメッシュ状に形成された第１５の実施形態を示す平面図。The top view which shows 15th Embodiment in which the trench 155 was formed in mesh shape.

１００半導体装置
１１０第１のベース層
１３０第２のベース層
１４０エミッタ層
１５０絶縁膜
１５５トレンチ
１６０ゲート電極
Ｓスペース部 100 Semiconductor Device 110 First Base Layer 130 Second Base Layer 140 Emitter Layer 150 Insulating Film 155 Trench 160 Gate Electrode S Space Part

Claims

A first base layer of a first conductivity type;
A plurality of second conductivity type second base layers partially provided on the first surface of the first base layer;
Trenches formed on both sides of the second base layer;
An emitter layer formed along the trench on each surface of the second base layer;
A collector layer of a second conductivity type provided on the second surface of the first base layer on the opposite side of the first surface;
An insulating film formed on the inner wall of the trench;
A plurality of gate electrodes formed along both side walls in each of the trenches and insulated from the second base layer and the emitter layer by the insulating film;
A semiconductor device comprising: an inter-gate insulating film filled between the plurality of gate electrodes in the trench.

The semiconductor device according to claim 1, wherein the plurality of gate electrodes are provided only on an upper portion of the trench.

The semiconductor device according to claim 1, further comprising an emitter electrode provided between the plurality of gate electrodes with the gate insulating film interposed therebetween.

The trench is formed wider than the second base layer between the adjacent second base layers, and deeper than the second base layer,
4. The space portion including a gate electrode formed in the trench and insulated from the second base layer and the emitter layer by the insulating film. A semiconductor device according to 1.

The semiconductor device according to claim 4, wherein the gate electrode is filled between insulating films provided on both side walls of the trench.

6. The gate electrode according to claim 4, wherein the gate electrode is provided on both side walls of the trench through an insulating film, and further, an insulating film is filled inside the gate electrode. Semiconductor device.