JP2011039201A - パターンデータの作成方法及び半導体装置の製造方法 - Google Patents

Abstract

【課題】基板上に形成するパターンが角部分を有する複雑な２次元形状である場合でも、ＯＰＣを容易且つ正確に行う。
【解決手段】第１のターゲット図形を作成し、第１のターゲット図形について、実際に用いる露光条件よりもλ／ＮＡ（λは露光装置の光波長、ＮＡは露光装置の開口数）が小さい光学条件で光強度シミュレーションを施して第２のターゲット図形を作成した後、この第２のターゲット図形を目標としてＯＰＣを実行する。
【選択図】図５

Description

本発明は、基板上にパターンを形成する際の光近接効果の影響を補正する、パターンデータの作成方法及び半導体装置の製造方法に関する。

近年では、半導体装置に対する小型化・高集積化の要請が高まっている。この要請に応えるには、半導体装置の各種パターンの更なる微細化が要求される。そのため、微細なパターンを形成する際に問題となる光近接効果の影響を事前に取得して設計通りの寸法を得るべく、設計データの回路パターンを補正する光近接効果補正（Optical Proximity Correction：以下、ＯＰＣと言う。）の技術が採用されている。例えば、ＯＰＣの精度を向上させる技術が特許文献１に開示されている。

特開平１０−２３９８２６号公報

しかしながら、半導体基板上に形成する回路パターンが角部分を有する複雑な２次元形状である場合、リソグラフィーにおける露光光で当該形状を十分に実現することは困難である。特に上記の角部分では、ＯＰＣが過剰な補正となって所期のパターンデータが得られないという問題がある。

本発明は、上記の課題に鑑みてなされたものであり、基板上に形成するパターンが例えば角部分を有する複雑な２次元形状である場合でも、ＯＰＣを容易且つ正確に行うことを可能とするパターンデータの作成方法及び当該作成方法を適用して信頼性の高い半導体装置を実現することを可能とする半導体装置の製造方法を提供することを目的とする。

パターンデータの作成方法の一態様は、基板上にパターンを形成するためのパターンデータの作成方法であって、入力した設計図形について光強度シミュレーションを行ってターゲット図形を作成する工程と、前記ターゲット図形を目標として光近接効果補正を行う工程とを含む。

半導体装置の製造方法の一態様は、パターンデータを作成する工程と、前記パターンデータに基づいて、半導体基板上のレジストを露光及び現像してレジストパターンを形成する工程とを含み、前記パターンデータを作成する工程は、入力した設計図形について光強度シミュレーションを行ってターゲット図形を作成する工程と、前記ターゲット図形を目標として光近接効果補正を行う工程とを含む。

上記のパターンデータの作成方法によれば、基板上に形成するパターンが例えば角部分を有する複雑な２次元形状である場合でも、ＯＰＣを容易且つ正確に行うことが可能となる。当該作成方法を半導体装置の製造方法に適用することにより、信頼性の高い半導体装置が実現する。

本実施形態の比較例１の様子を示す模式図である。 本実施形態の比較例２を説明するための模式図である。 本実施形態の比較例２の様子を示す模式図である。 第１の実施形態によるマスクパターンデータの作成装置を示す概略構成図である。 第１の実施形態によるマスクパターンデータの作成方法を工程順に示すフロー図である。 第１の実施形態の様子を示す模式図である。 第１の実施形態により作成されたマスクパターンデータを用いてリソグラフィー及びエッチングした場合のレジストパターン及び回路パターンを示す模式図である。 第２の実施形態によるマスクパターンデータの作成方法を工程順に示すフロー図である。 第２の実施形態の様子を示す模式図である。 第３の実施形態による半導体装置の製造方法を工程順に示すフロー図である。 コンピュータの内部構成を示す模式図である。

一般的に、半導体装置の製造時のリソグラフィーによる露光工程におけるマスクパターンの解像線幅ｄは、開口数ＮＡ、露光波長λ、比例定数ｋを用いて、以下の（１）式で表現できる。
ｄ＝ｋ・λ／ＮＡ ・・・（１）
（１）式では、露光装置の投影光学系の解像能力は、露光波長λに比例し、開口数ＮＡに反比例することが示されている。露光波長λは光源によって決定され、開口数ＮＡは投影光学系によって決定される。このことが、以前より露光装置の短波長化及び高ＮＡ化が進められてきた理由である。液浸型の露光装置では、屈折率を大きくすることでＮＡ値を大きくすることができる。使用する露光装置として、ある縮小投影露光装置を選択した場合に、その解像性能を向上するための唯一の手段は、比例定数ｋの値を小さくすることである。
このｋ値を小さくする超解像技術の１つとして、光近接効果の影響を事前に取得して設計通りの回路パターン寸法が得られるように、設計図形を補正するＯＰＣの技術が近年一般的に採用されている。

ＯＰＣには、ルールベースＯＰＣとモデルベースＯＰＣとがある。ルールベースＯＰＣは、設計データにおいて、回路パターンの幅、及び隣接する回路パターンまでの距離に応じた補正量を規定した補正テーブルを用いて補正する手法である。モデルベースＯＰＣは、光強度シミュレーションを用いて補正を行う手法であり、ルールベースＯＰＣでは補正が困難な、複雑な形状の回路パターンの補正に適している。ｋ値が例えば０.４以下となる６５ｎｍ以下の世代の微細加工には、モデルベースＯＰＣを行うことが必須である。

本実施形態では、上記のモデルベースＯＰＣを実行することを前提とする。
なお、「光強度シミュレーション」とは、マスクパターンデータの光強度分布からレジストパターン形状（閾値における等高線）を予測する手法である。「リソグラフィーシミュレーション」とは、レジストの厚み及び露光後のベーク中にレジスト中の酸が拡散する現象も考慮して修正された光強度分布からレジストパターンの形状を予測する手法である。

先ず、本実施形態について説明するに先立って、本実施形態の比較例について説明する。

（比較例１）
図１(ａ)に、いわゆる６５ｎｍ世代のゲート電極及びコンタクトの設計図形１０１，１０２を示す。ゲート電極の先端部分はコンタクトとの重ね合わせ部分であるため、いわゆるハンマーヘッド形状に当該先端部分の幅を増加させて、設計ルールで定めた最小スペースを確保している。ＯＰＣでは、エッチングプロセス後における半導体基板上の回路パターンと設計図形が等しくなるように、マスクパターンデータにフィードバックをかけている。そのため、ＯＰＣではエッチングプロセスで生じると見込まれるシフト量も含めて補正を行う。図１(ｂ)に、エッチングの効果を考慮したＯＰＣのターゲット図形１０３をゲート電極の設計図形１０１と重ねて示す。

ＯＰＣにおけるマスクパターンデータへのフィードバック補正量の算出について説明する。
図１(ｃ)に示すように、ターゲット図形１０３と、ターゲット図形１０３のリソグラフィーシミュレーション図形１０４との差分（一例を図中矢印で示す。）を計算し、補正量を算出する。
しかしながら、ターゲット図形１０３の角（コーナー）部分は、露光光により適宜実現することができない直角形状となっている。そのため、図１(ｄ)に示すように、ＯＰＣを実行した後のリソグラフィーシミュレーション図形１０５では、この角部分で過剰な補正がされてしまう。

（比較例２）
上記した比較例１の問題に対処した比較例２について説明する。
ここでは、ターゲット図形１０３の角部分における過剰な補正を抑制すべく、いわゆるスプライン補間を用いて、角部分を除去したターゲット図形を再作成する。スプライン補間では、図２に示すように、ターゲット図形１０３上で制御点を発生させ、制御点の位置を複数のパラメータから決定し、この制御点を連結するように補間を行う。この場合、必ずターゲット図形１０３の全ての辺を通らなければならないという制約がある。スプライン補間のパラメータには、ターゲット図形１０３の角部分からスプライン補間図形１１１の先端までの距離、スプライン補間図形１１１の先端のオフセット量、中間点のオフセット量がある。これら３つのパラメータの最適化をランダムロジックパターンの様々なケースにおいて行うことは、極めて困難な作業である。

図３(ａ)に、スプライン補間を用いてターゲット図形を再作成した一例を示す。ここでは、再作成されたターゲット図形１１２と、ターゲット図形１１２のリソグラフィーシミュレーション図形１１３とを重ねて示す。ターゲット図形１１２では、直角形状部分を除去することはできたが、角部分においてリソグラフィーシミュレーション図形１１３との差分量が大きい。ターゲット図形１１２は未だ、露光光では実現できないような曲率の角部分を有するターゲットである。そのため、図３(ｂ)に示すように、ＯＰＣを実行した後のリソグラフィーシミュレーション図形１１４では、やはりこの角部分で過剰な補正がされてしまう。

以下、上記した比較例１，２の問題点を踏まえ、本実施形態について説明する。本実施形態では、ターゲット図形を再作成する際に、光強度シミュレーションを用いる。この場合、角部分においてリソグラフィーシミュレーション図形とターゲット図形との差分量が大きく、この角部に対して適度な補正を行うと、回路パターンの断線及びショート発生の抑制につながる。
また、光強度シミュレーションを用いた手法であるため、比較例２で説明したスプライン補間のような難解なパラメータの最適化の作業が不要である。従って、本実施形態を用いれば、最適なターゲット図形を容易且つ正確に作成し、ＯＰＣの精度を大幅に向上させることができる。

本実施形態では、ＯＰＣの精度を更に向上させるべく、光強度シミュレーションによりターゲット図形を再作成する際に、上記の（１）式におけるマスクパターンの解像線幅の比例定数ｋを、超解像技術であるＯＰＣを不要とする程度の値、例えば０.７よりも大きく設定する。即ち、実際に回路パターン等を形成するための露光に用いる露光条件よりもλ／ＮＡ（λは露光装置の光波長、ＮＡは露光装置の開口数）が小さい光学条件で光強度シミュレーションを行う。具体的には、実際に用いる露光条件、即ちパターンデータに基づく露光工程における露光条件よりも開口数ＮＡが大きい高ＮＡ値の光学条件に設定したり、実際に用いる露光条件よりも露光波長λが小さい短波長の光学条件に設定する。勿論、実際に用いる露光条件よりもλ／ＮＡが小さくなるように、露光波長λ及び開口数ＮＡを適宜設定しても良い。

（第１の実施形態）
本実施形態では、マスクパターンデータの作成方法を開示する。マスクパターンデータとして、ＭＯＳトランジスタ等のゲート電極を形成するためのデータを例示する。

［マスクパターンデータの作成装置］
図４は、第１の実施形態によるマスクパターンデータの作成装置を示す概略構成図である。
マスクパターンデータの作成装置は、ターゲット作成部１、ターゲット再作成部２、比較部３、補正量算出部４、ＯＰＣ実行部５、及び記憶部６を備えて構成されている。

ターゲット作成部１は、エッチングプロセス後における半導体基板上の回路パターンと設計図形とを一致させるように、入力した設計図形を修正し、第１のターゲット図形を作成する。

ターゲット再作成部２は、第１のターゲット図形の光強度シミュレーションを行い、第１のターゲット図形に存する角部分を除去した第２のターゲット図形を作成する。ここで、光強度シミュレーションは、実際に用いる露光条件よりもλ／ＮＡ（λは露光装置の光波長、ＮＡは露光装置の開口数）が小さい光学条件で、具体的には、実際に用いる露光条件よりも開口数ＮＡが大きい高ＮＡ値の光学条件に設定して実行される。

比較部３は、第１のターゲット図形のリソグラフィーシミュレーションを行い、得られたリソグラフィーシミュレーション図形と第２のターゲット図形とを比較するために両者を重ね合わせる。
補正量算出部４は、比較部３で重ね合わせられた、リソグラフィーシミュレーション図形と第２のターゲット図形との差分値を計算し、マスクパターンデータへのフィードバック補正量を算出する。具体的には、例えば、第２のターゲット図形の接線に垂直な方向にリソグラフィーシミュレーション図形との差分値を計算するようにして、当該差分値を算出する。

ＯＰＣ実行部５は、補正量算出部４で算出された上記のフィードバック補正量に基づいて、モデルベースＯＰＣを実行する。このとき、モデルベースＯＰＣにより補正された、例えばゲート電極に対応したマスクパターンデータが形成される。
記憶部６は、ターゲット作成部１で作成された第１のターゲット図形、ターゲット再作成部２で作成された第２のターゲット図形、比較部３で作成された第１のターゲット図形のリソグラフィーシミュレーション図形、補正量算出部４で算出されたフィードバック補正量、ＯＰＣ実行部５で補正されたマスクパターンデータ等を適宜格納する。

［マスクパターンデータの作成方法］
図５は、第１の実施形態によるマスクパターンデータの作成方法を工程順に示すフロー図である。
先ず、設計図面、ここではゲート電極に対応した設計図面を入力する（ステップＳ１）。
続いて、ターゲット作成部１は、エッチングプロセス後における半導体基板上の回路パターンと設計図形とを一致させるように、入力した設計図形を修正し、第１のターゲット図形を作成する（ステップＳ２）。第１のターゲット図形のデータは記憶部６に格納される。

続いて、ターゲット再作成部２は、記憶部６から第１のターゲット図形のデータを読み出し、第１のターゲット図形の光強度シミュレーションを行い、第１のターゲット図形に存する角部分を除去した第２のターゲット図形を作成する（ステップＳ３）。第２のターゲット図形のデータは記憶部６に格納される。
この光強度シミュレーションは、実際に用いる露光条件、即ちマスクパターンデータに基づく露光工程における露光条件よりもλ／ＮＡが小さい光学条件で、具体的には、実際に用いる露光条件よりも開口数ＮＡが大きい高ＮＡ値の光学条件に設定して実行される。詳細には、本実施形態で実際の回路パターン（例えばゲート電極）を形成する際に用いる露光装置を、光源の露光波長が１９３ｎｍ、投影光学系の開口数が１．３５である例えば液浸型の縮小投影露光装置（ステッパー）とする。この場合、開口数ＮＡを例えば１．８に設定して光強度シミュレーションを行う。この光強度シミュレーションの光学条件を以下に示す。
照明形状 ：円形照明
光源の露光波長：１９３ｎｍ
開口数 ：１．８（高屈折率液浸リソグラフィー）
液浸液の屈折率：２．０
デフォーカス ：０

続いて、比較部３は、先ず第１のターゲット図形のリソグラフィーシミュレーションを行ってリソグラフィーシミュレーション図形を作成する。リソグラフィーシミュレーション図形のデータは記憶部６に格納される。その後、比較部３は、記憶部６から第２のターゲット図形のデータを読み出し、得られたリソグラフィーシミュレーション図形と第２のターゲット図形とを比較するために両者を重ね合わせる（ステップＳ４）。
このときの様子を図６（ａ）に示す。図示の例では、ゲート電極に対応する第２のターゲット図形を「光強度シミュレーションで作成したターゲット図形１１」、第１のターゲット図形のリソグラフィーシミュレーション図形を「ＯＰＣ前のリソグラフィーシミュレーション図形１２」として、両者を重ね合わせて示している。

続いて、補正量算出部４は、比較部３で重ね合わせられた、リソグラフィーシミュレーション図形と第２のターゲット図形との差分値を計算し、マスクパターンデータへのフィードバック補正量を算出する（ステップＳ５）。算出されたフィードバック補正量は記憶部６に格納される。

続いて、ＯＰＣ実行部５は、補正量算出部４で算出された上記のフィードバック補正量に基づいて、モデルベースＯＰＣを実行する（ステップＳ６）。このとき、モデルベースＯＰＣにより補正された、例えばゲート電極に対応するマスクパターンデータが形成される（ステップＳ７）。ＯＰＣ実行部５で補正されたマスクパターンデータは記憶部６に格納される。

ＯＰＣ実行部５で補正された、ゲート電極に対応するマスクパターンデータの様子を図６（ｂ）に示す。図示の例では、ゲート電極に対応する第１のターゲット図形を「ターゲット図形１０３」、補正されたマスクパターンデータのリソグラフィーシミュレーション図形を「ＯＰＣ後のリソグラフィーシミュレーション図形１３」として、両者を重ね合わせて示している。本実施形態により、マスクパターンデータでは角部分における過剰な補正が十分に抑制されていることが判る。図６（ｃ）に示すように、本実施形態の結果のマスクパターンデータ１４を例えば比較例１の結果のマスクパターンデータ１０６と比較すると、角部分（例えば図中の円内に示す部分）における補正量に大きな差異があることが判る。

図７に、本実施形態により作成されたマスクパターンデータを用いてリソグラフィー及びエッチングした場合のレジストパターン及び回路パターンを示す。
図７（ａ）には、本実施形態により作成された、ゲート電極に対応するレチクルのマスクパターン１５を示す。マスクパターン１５のレチクルを用いてリソグラフィープロセスで形成されたレジストパターンは、例えば図７（ｂ）のレジストパターン１６のようになる。エッチングプロセスで形成された回路パターンであるゲート電極は、例えば図７（ｃ）のゲート電極１７のようになる。レジストパターン１６とゲート電極１７とを重ね合わせた様子を図７（ｄ）に示す。このように、エッチングプロセス後のゲート電極１７は、角部分を含めて設計図形に可及的に一致するように形成されることが判る。

以上説明したように、本実施形態によれば、半導体基板上に形成する回路パターンが角部分を有する複雑な２次元形状である場合でも、当該回路パターンに対応するマスクパターンデータのＯＰＣを容易且つ正確に行うことが可能となる。

（第２の実施形態）
本実施形態では、第１の実施形態と同様に、マスクパターンデータの作成方法を開示するが、ターゲット図形を再作成する際の光強度シミュレーションの光学条件が第１の実施形態と相違する。

［マスクパターンデータの作成装置］
本実施形態では、マスクパターンデータの作成装置は第１の実施形態と同様である。ここで、ターゲット再作成部２で行う光強度シミュレーションは、実際に用いる露光条件よりも露光波長λが小さい短波長の光学条件に設定して実行される。

［マスクパターンデータの作成方法］
図８は、第２の実施形態によるマスクパターンデータの作成方法を工程順に示すフロー図である。
先ず、設計図面、ここではゲート電極に対応した設計図面を入力する（ステップＳ１１）。
続いて、ターゲット作成部１は、エッチングプロセス後における半導体基板上の回路パターンと設計図形とを一致させるように、入力した設計図形を修正し、第１のターゲット図形を作成する（ステップＳ１２）。第１のターゲット図形のデータは記憶部６に格納される。

続いて、ターゲット再作成部２は、記憶部６から第１のターゲット図形のデータを読み出し、第１のターゲット図形の光強度シミュレーションを行い、第１のターゲット図形に存する角部分を除去した第２のターゲット図形を作成する（ステップＳ１３）。第２のターゲット図形のデータは記憶部６に格納される。
この光強度シミュレーションは、実際に用いる露光条件よりもλ／ＮＡが小さい光学条件で、具体的には、実際に用いる露光条件、即ちマスクパターンデータに基づく露光工程における露光条件よりも露光波長λが小さい短波長の光学条件に設定して実行される。詳細には、本実施形態で実際の回路パターン（例えばゲート電極）を形成する際に用いる露光装置を、光源の露光波長が１９３ｎｍ、投影光学系の開口数が１．３５である例えば液浸型の縮小投影露光装置（ステッパー）とする。この場合、露光波長λを例えば１４５ｎｍに設定して光強度シミュレーションを行う。この光強度シミュレーションの光学条件を以下に示す。
照明形状 ：円形照明
光源の露光波長：１４５ｎｍ
開口数 ：１．３５（液浸リソグラフィー）
液浸液の屈折率：１．４４
デフォーカス ：０

続いて、比較部３は、先ず第１のターゲット図形のリソグラフィーシミュレーションを行ってリソグラフィーシミュレーション図形を作成する。リソグラフィーシミュレーション図形のデータは記憶部６に格納される。その後、比較部３は、記憶部６から第２のターゲット図形のデータを読み出し、得られたリソグラフィーシミュレーション図形と第２のターゲット図形とを比較するために両者を重ね合わせる（ステップＳ１４）。
このときの様子を図９（ａ）に示す。図示の例では、ゲート電極に対応する第２のターゲット図形を「光強度シミュレーションで作成したターゲット図形２１」、第１のターゲット図形のリソグラフィーシミュレーション図形を「ＯＰＣ前のリソグラフィーシミュレーション図形１２」として、両者を重ね合わせて示している。

続いて、補正量算出部４は、比較部３で重ね合わせられた、リソグラフィーシミュレーション図形と第２のターゲット図形との差分値を計算し、マスクパターンデータへのフィードバック補正量を算出する（ステップＳ１５）。算出されたフィードバック補正量は記憶部６に格納される。

続いて、ＯＰＣ実行部５は、補正量算出部４で算出された上記のフィードバック補正量に基づいて、モデルベースＯＰＣを実行する（ステップＳ１６）。このとき、モデルベースＯＰＣにより補正された、例えばゲート電極に対応するマスクパターンデータが形成される（ステップＳ１７）。ＯＰＣ実行部５で補正されたマスクパターンデータは記憶部６に格納される。

ＯＰＣ実行部５で補正された、ゲート電極に対応するマスクパターンデータの様子を図９（ｂ）に示す。図示の例では、ゲート電極に対応する第１のターゲット図形を「ターゲット図形１０３」、補正されたマスクパターンデータのリソグラフィーシミュレーション図形を「ＯＰＣ後のリソグラフィーシミュレーション図形２２」として、両者を重ね合わせて示している。本実施形態により、マスクパターンデータでは角部分における過剰な補正が十分に抑制されていることが判る。図９（ｃ）に示すように、本実施形態の結果のマスクパターンデータ２３を例えば比較例１の結果のマスクパターンデータ１０６と比較すると、角部分（例えば図中の円内に示す部分）における補正量に大きな差異があることが判る。

以上説明したように、本実施形態によれば、半導体基板上に形成する回路パターンが角部分を有する複雑な２次元形状である場合でも、当該回路パターンに対応するマスクパターンデータのＯＰＣを容易且つ正確に行うことが可能となる。

（第３の実施形態）
本実施形態では、第１又は第２の実施形態によるマスクパターンデータの作成方法を適用した、半導体装置の製造方法について説明する。本実施形態では、半導体装置として、機能素子としてＭＯＳトランジスタを含む半導体装置を例示する。なお、本実施形態の対象となる半導体装置は、ＭＯＳトランジスタを含む半導体装置に限定されるものではなく、情報記憶用のキャパシタ又は他の各種トランジスタ等を含む半導体装置に適用することができる。

先ず、ＭＯＳトランジスタの各層に対応した各レチクル（フォトマスク）を形成する。
レチクルを作製する際には、先ず、例えば石英ガラス基板の一方の主面上を覆ってクロム（Ｃｒ）層を堆積する。
続いて、当該クロム層上にレジストを塗布し、当該レジスト層に、対応する層のマスクパターンのマスクパターンデータに従って、マスクパターンの潜像を、例えば電子線露光装置を用いて描画する。

本実施形態では、ＭＯＳトランジスタの素子分離構造、ゲート電極、及び各種の配線等を形成する際に用いるレジストパターンに対応したマスクパターンを備えたレチクルを作製する場合に、第１又は第２の実施形態によるマスクパターンデータの作成方法を適用する。即ち、図５又は図８のマスクパターンデータの作成方法を用いて補正されたマスクパターンデータを作成し、このマスクパターンデータに従って、マスクパターンの潜像を描画する。

続いて、当該レジストの現像処理等を行って、レジストパターンを形成し、当該レジストパターンをマスクとして、クロム層を選択エッチングし、石英ガラス基板上にマスクパターンを形成する。
以上により、石英ガラス基板の一方の主面に、マスク層として、マスクパターンを含むクロム層が選択的に配されたレチクルが形成される。

上記のように作製したレチクルを用いて、半導体基板上に、機能素子としてＭＯＳトランジスタを含む半導体装置を形成する。
第３の実施形態による半導体装置の製造方法を工程順に示すフローを図１０に示す。本実施形態では、レチクルＡ１〜Ｄ１を用いてリソグラフィープロセスを行う。

先ず、シリコン（Ｓｉ）半導体基板の一方の主面に、ＳＴＩ素子分離構造を形成し、活性領域を画定する（ステップＳ２１）。そのため、ＳＴＩ素子分離構造の溝に対応したマスクパターンを有するレチクルＡ１を用いる。レチクルＡ１には、第１又は第２の実施形態により作成されたマスクパターンデータに基づいて、ＳＴＩ素子分離構造の素子分離用溝に対応したマスクパターンが形成されている。

レチクルＡ１を用いたリソグラフィープロセスにより、半導体基板にＳＴＩ素子分離構造の形成部位を規定するレジストパターンＡ２を形成する。
次に、レジストパターンＡ２をマスクとして用い、半導体基板をドライエッチングしてＳＴＩ素子分離用溝を形成する。
しかる後、レジストパターンＡ２を、灰化処理又は所定の薬液を用いた処理等により除去する。

次に、化学気相成長（ＣＶＤ）法等により、素子分離用溝を埋め込む絶縁膜（例えばシリコン酸化膜等）を堆積し、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法等により平坦化して、素子分離用溝内が絶縁物により充填されたＳＴＩ素子分離構造を形成する。

続いて、ゲート絶縁層及びその上にゲート電極を形成する（ステップＳ２２）。
先ず、熱酸化法等により、活性領域の表面に、例えばシリコン酸化膜からなる絶縁層を形成した後、当該絶縁層上にＣＶＤ法等により多結晶シリコン層を堆積する。
絶縁層は、ＭＯＳトランジスタのゲート絶縁層を、また多結晶シリコン層は、ＭＯＳトランジスタのゲート電極を形成するものである。

次に、ゲート電極の形成パターンに対応したレチクルＢ１を用いて、前記多結晶シリコン層及び絶縁層を一括してパターニングする。レチクルＢ１には、第１又は第２の実施形態により作成されたマスクパターンデータに基づいて、ゲート電極に対応したマスクパターンが形成されている。
当該レチクルＢ１を用いたリソグラフィー処理により、多結晶シリコン層上にゲート電極用のレジストパターンＢ２を形成する。
次に、レジストパターンＢ２をマスクとして用い、多結晶シリコン層及び絶縁層をドライエッチングする。これにより、半導体基板上にゲート絶縁層を介したゲート電極が形成される。
しかる後、レジストパターンＢ２を、灰化処理又は所定の薬液を用いた処理等により除去する。

続いて、ゲート電極をマスクとして、所定の活性領域のゲート電極の両側部位に不純物を導入し、エクステンション領域を形成する（ステップＳ２３）。そのため、所定の活性領域を露出させる開口を有するレジストパターンに対応したマスクパターンを有するレチクルを用いる。

上記のレチクルを用いたリソグラフィー処理により、半導体基板に、活性領域を露出させる開口を有するレジストパターンを形成する。
次に、上記のレジストパターンをマスクとして用い、半導体基板に不純物を導入する。形成するＭＯＳトランジスタがＮ型であれば、リン（Ｐ⁺）又は砒素（Ａｓ⁺）等のＮ型不純物をイオン注入する。形成するＭＯＳトランジスタがＰ型であれば、ホウ素（Ｂ⁺）等のＰ型不純物をイオン注入する。これにより、所定の活性領域のゲート電極の両側部位にエクステンション領域が形成される。
しかる後、上記のレジストパターンを、灰化処理又は所定の薬液を用いた処理等により除去する。

続いて、ゲート電極及びゲート絶縁層の両側面にサイドウォール絶縁膜を形成する（ステップＳ２４）。
先ず、ＣＶＤ法等により、ゲート電極を含む半導体基板の全面に絶縁皮膜（例えばシリコン酸化膜）を堆積する。
次に、当該絶縁皮膜に対して全面に異方性ドライエッチング（エッチバック）処理を施す。これにより、ゲート電極及びゲート絶縁層の両側面にのみ絶縁皮膜が残り、サイドウォール絶縁膜が形成される。

続いて、ゲート電極及びサイドウォール絶縁膜をマスクとして、所定の活性領域のゲート電極の両側部位に不純物を導入し、ソース／ドレイン領域を形成する（ステップＳ２５）。そのため、所定の活性領域を露出させる開口を有するレジストパターンに対応したマスクパターンを有するレチクルを用いる。

上記のレチクルを用いたリソグラフィー処理により、半導体基板に、所定の活性領域を露出させる開口を有するレジストパターンを形成する。
次に、上記のレジストパターンをマスクとして用い、半導体基板に不純物を導入する。形成するＭＯＳトランジスタがＮ型であれば、リン（Ｐ⁺）又は砒素（Ａｓ⁺）等のＮ型不純物をイオン注入する。形成するＭＯＳトランジスタがＰ型であれば、ホウ素（Ｂ⁺）等のＰ型不純物をイオン注入する。これにより、所定の活性領域のゲート電極の両側部位に、エクステンション領域と一部重畳するようにソース／ドレイン領域が形成される。
しかる後、上記のレジストパターンを、灰化処理又は所定の薬液を用いた処理等により除去する。

続いて、ＣＶＤ法等により、半導体基板上の全面に、ゲート電極を埋め込む膜厚を有する絶縁膜を堆積して、第１層間絶縁膜を形成する（ステップＳ２６）。
当該第１層間絶縁膜を形成する絶縁物としては、酸化シリコンが適用される。

続いて、第１層間絶縁膜に選択的に開孔処理を施して、いわゆる層間接続孔（コンタクト孔）を形成する（ステップＳ２７）。
当該層間接続孔の形成パターンに対応したレチクルを適用して、第１層間絶縁膜をパターニングする。
先ず、上記のレチクルを用いたリソグラフィー処理により、第１層間絶縁膜に層間接続孔形成用のレジストパターンを形成する。
次に、上記のレジストパターンをマスクとして第１層間絶縁膜に層間接続孔を形成する。
しかる後、上記のレジストパターンを、灰化処理又は所定の薬液を用いた処理等により除去する。

続いて、コンタクトプラグ構造を形成する（ステップＳ２８）。
先ず、所定のグルー膜等を介して層間接続孔内を埋め込むように、例えばタングステン（Ｗ）からなる導電材料を、ＣＶＤ法等により第１層間絶縁膜上に被着する。
次に、当該導電材料をＣＭＰ法等により平坦化する。これにより、層間接続孔内が導電材料により充填されたコンタクトプラグ構造が形成される。

続いて、第１層間絶縁膜上に第１配線層を形成する（ステップＳ２９）。
先ず、第１層間絶縁膜上に、例えばアルミニウム（Ａｌ）合金からなる配線材料層を被着する。当該アルミニウム合金を被着する際には、スパッタ法等を適用することができる。
次に、当該配線材料層を選択的に除去して、電極配線層を形成する。当該電極配線層の形成パターンに対応したレチクルＣ１を用いて、配線材料層をパターニングする。レチクルＣ１には、第１又は第２の実施形態により作成されたマスクパターンデータに基づいて、第１配線層に対応したマスクパターンが形成されている。
次に、レチクルＣ１を用いたリソグラフィー処理により、配線材料層上に電極配線層形成用のレジストパターンＣ２を形成する。
次に、レジストパターンＣ２をマスクとして配線材料層を選択エッチングする。これにより、第１層間絶縁膜上に第１配線層が形成される。
しかる後、レジストパターンＣ２を、灰化処理又は所定の薬液を用いた処理等により除去する。

続いて、第１配線層及び第１層間絶縁膜の露出部を覆って、第２層間絶縁膜を形成する（ステップＳ３０）。
当該第２層間絶縁膜も、その材料として酸化シリコンを適用することができ、またその被着方法としてＣＶＤ法を適用することができる。

続いて、第２層間絶縁膜に選択的に開孔処理を施して、層間接続孔（ビア孔）を形成する（ステップＳ３１）。
層間接続孔の形成パターンに対応したレチクルを適用して、第１層間絶縁膜をパターニングする。
先ず、上記のレチクルを用いたリソグラフィー処理により、第１層間絶縁膜に層間接続孔形成用のレジストパターンを形成する。
次に、上記のレジストパターンをマスクとして第２層間絶縁膜をドライエッチングする。これにより、第２層間絶縁膜に層間接続孔が形成する。
しかる後、上記のレジストパターンを、灰化処理又は所定の薬液を用いた処理等により除去する。

続いて、ビアプラグ構造を形成する（ステップＳ３２）。
先ず、所定のグルー膜等を介して層間接続孔内を埋め込むように、例えばタングステン（Ｗ）からなる導電材料を、ＣＶＤ法等により第１層間絶縁膜上に被着する。
次に、当該導電材料をＣＭＰ法等により平坦化する。これにより、ビア孔内が導電材料により充填されたビアプラグ構造が形成される。

続いて、第２層間絶縁膜上に第２配線層を形成する（ステップＳ３２）。
先ず、第２層間絶縁膜上に、例えばアルミニウム（Ａｌ）合金、或いは銅（Ｃｕ）からなる配線材料層を被着する。
次に、当該配線材料層を選択的に除去して、電極配線層を形成する。
当該電極配線層の形成パターンに対応したレチクルＤ１を用いて、配線材料層をパターニングする。レチクルＤ１には、第１又は第２の実施形態により作成されたマスクパターンデータに基づいて、第２配線層に対応したマスクパターンが形成されている。
即ち、レチクルＤ１を用いたリソグラフィー処理により、配線材料層上に電極配線層形成用のレジストパターンＤ２を形成する。
次に、レジストパターンＤ２をマスクとして配線材料層を選択エッチングする。これにより、第１層間絶縁膜上に第２配線層が形成される。
しかる後、レジストパターンＤ２を、灰化処理又は所定の薬液を用いた処理等により除去する。

続いて、第２配線層及び第２層間絶縁膜の露出部を覆って、第３層間絶縁膜を形成する（ステップＳ３４）。
当該第３層間絶縁膜も、その材料として酸化シリコンを適用することができ、またその被着方法としてＣＶＤ法を適用することができる。

そして、必要に応じて、より上層の配線層を、層間絶縁膜を介して形成し、更に窒化シリコンからなる安定化層（パッシベーション層）、外部接続用端子などを形成して、半導体基板の一方の主面に、ＭＯＳトランジスタを含む半導体装置を形成する。

なお、前記配線層を構成する配線層材料として、アルミニウム合金等の代わりに、銅（Ｃｕ）を主体とする配線材料を適用することもできる。
当該銅配線は、所謂ダマシン法により形成することができる。
この場合、層間絶縁膜に形成された配線溝内に、窒化チタン（ＴｉＮ）等の下地導電層を介して銅を主体とする配線材料を埋め込む。
当該銅を主体とする配線材料の被着方法としては、例えばメッキ法を適用することができる。
そして、層間絶縁膜上に在る導電材料及び下地導電層をＣＭＰ法により除去し、電極配線層が層間絶縁膜の配線溝内に配設された構造を得る。

以上説明したように、本実施形態によれば、第１又は第２の実施形態によるマスクパターンデータの作成方法を適用することにより、信頼性の高い半導体装置が実現する。

（その他の実施形態）
上述した第１及び第２の実施形態によるパターンデータの作成装置の各構成要素（図４のターゲット作成部１、ターゲット再作成部２、比較部３、補正量算出部４、ＯＰＣ実行部５等）の機能は、例えばコンピュータのＲＡＭやＲＯＭ等に記憶されたプログラムであるソフトウェアが動作することによって実現できる。
同様に、第１及び第２のパターンデータの作成方法の各ステップ（図５のステップＳ１〜Ｓ７、図８のステップＳ１１〜Ｓ１７等）は、例えばコンピュータのＲＡＭやＲＯＭ等に記憶されたプログラムであるソフトウェアが動作することによって実現できる。このプログラム及び当該プログラムを記録したコンピュータ読み取り可能な記憶媒体は本実施形態に含まれる。

具体的に、前記プログラムは、例えばＣＤ−ＲＯＭのような記録媒体に記録し、或いは各種伝送媒体を介し、コンピュータに提供される。前記プログラムを記録する記録媒体としては、ＣＤ−ＲＯＭ以外に、フレキシブルディスク、ハードディスク、磁気テープ、光磁気ディスク、不揮発性メモリカード等を用いることができる。他方、前記プログラムの伝送媒体としては、プログラム情報を搬送波として伝搬させて供給するためのコンピュータネットワークシステムにおける通信媒体を用いることができる。ここで、コンピュータネットワークとは、ＬＡＮ、インターネットの等のＷＡＮ、無線通信ネットワーク等であり、通信媒体とは、光ファイバ等の有線回線や無線回線等である。

また、本実施形態に含まれるプログラムとしては、供給されたプログラムをコンピュータが実行することにより上述の実施形態の機能が実現されるようなもののみではない。例えば、そのプログラムがコンピュータにおいて稼働しているＯＳ（オペレーティングシステム）或いは他のアプリケーションソフト等と共同して上述の実施形態の機能が実現される場合にも、かかるプログラムは本実施形態に含まれる。また、供給されたプログラムの処理の全て或いは一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて上述の実施形態の機能が実現される場合にも、かかるプログラムは本実施形態に含まれる。

例えば、図１１は、コンピュータの内部構成を示す模式図である。この図１１において、１２００はＣＰＵ１２０１を備えたパーソナルコンピュータ（ＰＣ）である。ＰＣ１２００は、ＲＯＭ１２０２またはハードディスク（ＨＤ）１２１１に記憶された、又はフレキシブルディスクドライブ（ＦＤ）１２１２より供給されるデバイス制御ソフトウェアを実行する。このＰＣ１２００は、システムバス１２０４に接続される各デバイスを総括的に制御する。

ＰＣ１２００のＣＰＵ１２０１、ＲＯＭ１２０２またはハードディスク（ＨＤ）１２１１に記憶されたプログラムにより、本実施形態の図５におけるステップＳ１〜Ｓ７、及び図８におけるステップＳ１１〜Ｓ１７の手順等が実現される。

１２０３はＲＡＭであり、ＣＰＵ１２０１の主メモリ、ワークエリア等として機能する。１２０５はキーボードコントローラ（ＫＢＣ）であり、キーボード（ＫＢ）１２０９や不図示のデバイス等からの指示入力を制御する。

１２０６はＣＲＴコントローラ（ＣＲＴＣ）であり、ＣＲＴディスプレイ（ＣＲＴ）１２１０の表示を制御する。１２０７はディスクコントローラ（ＤＫＣ）である。ＤＫＣ１２０７は、ブートプログラム、複数のアプリケーション、編集ファイル、ユーザファイルそしてネットワーク管理プログラム等を記憶するハードディスク（ＨＤ）１２１１、及びフレキシブルディスク（ＦＤ）１２１２とのアクセスを制御する。ここで、ブートプログラムとは、起動プログラム：パソコンのハードやソフトの実行（動作）を開始するプログラムである。

１２０８はネットワーク・インターフェースカード（ＮＩＣ）で、ＬＡＮ１２２０を介して、ネットワークプリンタ、他のネットワーク機器、或いは他のＰＣと双方向のデータのやり取りを行う。

以下、諸態様を付記としてまとめて記載する。

（付記１）基板上にパターンを形成するためのパターンデータの作成方法であって、
入力した設計図形について光強度シミュレーションを行ってターゲット図形を作成する工程と、
前記ターゲット図形を目標として光近接効果補正を行う工程と
を含むことを特徴とするパターンデータの作成方法。

（付記２）前記光強度シミュレーションを、前記パターンデータに基づく露光工程における露光条件よりもλ／ＮＡ（λは露光装置の光波長、ＮＡは露光装置の開口数）が小さい光学条件で行うことを特徴とする付記１に記載のパターンデータの作成方法。

（付記３）前記光強度シミュレーションを、前記パターンデータに基づく露光工程における露光条件よりもλ（λは露光装置の光波長）が小さい光学条件で行うことを特徴とする付記２に記載のパターンデータの作成方法。

（付記４）前記光強度シミュレーションを、前記パターンデータに基づく露光工程における露光条件よりもＮＡ（ＮＡは露光装置の開口数）が大きい光学条件で行うことを特徴とする付記２に記載のパターンデータの作成方法。

（付記５）前記光強度シミュレーションを行う工程の前に、前記基板上に形成する回路パターンと前記設計図形とを一致させるように、入力した前記設計図形を修正する工程を更に含み、
修正された前記設計図形について前記光強度シミュレーションを行うことを特徴とする付記１〜４のいずれか１項に記載のパターンデータの作成方法。

（付記６）パターンデータを作成する工程と、
前記パターンデータに基づいて、半導体基板上のレジストを露光及び現像してレジストパターンを形成する工程と
を含み、
前記パターンデータを作成する工程は、
入力した設計図形について光強度シミュレーションを行ってターゲット図形を作成する工程と、
前記ターゲット図形を目標として光近接効果補正を行う工程と
を含むことを特徴とする半導体装置の製造方法。

（付記７）前記光強度シミュレーションを、前記レジストを露光する工程において用いられる露光条件よりもλ／ＮＡ（λは露光装置の光波長、ＮＡは露光装置の開口数）が小さい光学条件で行うことを特徴とする付記６に記載の半導体装置の製造方法。

（付記８）前記光強度シミュレーションを、前記レジストを露光する工程において用いられる露光条件よりもλ（λは露光装置の光波長）が小さい光学条件で行うことを特徴とする付記７に記載の半導体装置の製造方法。

（付記９）前記光強度シミュレーションを、前記レジストを露光する工程において用いられる露光条件よりもＮＡ（ＮＡは露光装置の開口数）が大きい光学条件で行うことを特徴とする付記７に記載の半導体装置の製造方法。

（付記１０）前記光強度シミュレーションを行う工程の前に、前記半導体基板上に形成する回路パターンと前記設計図形とを一致させるように、入力した前記設計図形を修正する工程を更に含み、
修正された前記設計図形について前記光強度シミュレーションを行うことを特徴とする付記６〜９のいずれか１項に記載の半導体装置の製造方法。

１ ターゲット作成部
２ ターゲット再作成部
３ 比較部
４ 補正量算出部
５ ＯＰＣ実行部
６ 記憶部
１１，２１，１０３，１１２ ターゲット図形
１２，１３，２２，１０４，１０５，１１３，１１４ リソグラフィーシミュレーション図形
１４，２３，１０６ マスクパターンデータ
１５ マスクパターン
１６ レジストパターン
１７ ゲート電極
１０１ 設計図形
１０２ コンタクト

Claims (6)

1. 基板上にパターンを形成するためのパターンデータの作成方法であって、
   入力した設計図形について光強度シミュレーションを行ってターゲット図形を作成する工程と、
   前記ターゲット図形を目標として光近接効果補正を行う工程と
   を含むことを特徴とするパターンデータの作成方法。
2. 前記光強度シミュレーションを、前記パターンデータに基づく露光工程における露光条件よりもλ／ＮＡ（λは露光装置の光波長、ＮＡは露光装置の開口数）が小さい光学条件で行うことを特徴とする請求項１に記載のパターンデータの作成方法。
3. 前記光強度シミュレーションを行う工程の前に、前記基板上に形成する回路パターンと前記設計図形とを一致させるように、入力した前記設計図形を修正する工程を更に含み、
   修正された前記設計図形について前記光強度シミュレーションを行うことを特徴とする請求項１又は２に記載のパターンデータの作成方法。
4. パターンデータを作成する工程と、
   前記パターンデータに基づいて、半導体基板上のレジストを露光及び現像してレジストパターンを形成する工程と
   を含み、
   前記パターンデータを作成する工程は、
   入力した設計図形について光強度シミュレーションを行ってターゲット図形を作成する工程と、
   前記ターゲット図形を目標として光近接効果補正を行う工程と
   を含むことを特徴とする半導体装置の製造方法。
5. 前記光強度シミュレーションを、前記レジストを露光する工程において用いられる露光条件よりもλ／ＮＡ（λは露光装置の光波長、ＮＡは露光装置の開口数）が小さい光学条件で行うことを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記光強度シミュレーションを行う工程の前に、前記半導体基板上に形成する回路パターンと前記設計図形とを一致させるように、入力した前記設計図形を修正する工程を更に含み、
   修正された前記設計図形について前記光強度シミュレーションを行うことを特徴とする請求項４又は５に記載の半導体装置の製造方法。

Images