JP2011039346A - 半導体装置の設計方法、半導体装置、プログラム、及び半導体設計装置 - Google Patents

Abstract

【課題】第１配線の端部に金属膜を埋め込みやすくする。
【解決手段】この半導体装置の設計方法は、配線データ生成工程（ステップＳ２０）、第１補正後データ生成工程（ステップＳ４０）、及びＯＰＣ処理工程（ステップＳ６０）を備える。配線データ生成工程（ステップＳ２０）では、第１配線を設計し、第１配線のレイアウトおよび形状を示す配線データを生成する。第１補正後データ生成工程（ステップＳ４０）では、第１の補正ルールに従って、第１配線データに、第１配線の端部を少なくとも幅方向に太らせるための第１の補正パターンデータを付加して第１補正後データを生成する。ＯＰＣ処理工程（ステップＳ６０）では、第１補正後データに、第２の補正ルールに従って光近接効果補正（Optical Proximity Correction：ＯＰＣ）を行い、ＯＰＣ処理後データを生成する。
【選択図】図１

Description

本発明は、設計された配線の形状に補正を行う半導体装置の設計方法、半導体装置、プログラム、及び半導体設計装置に関する。

近年は半導体装置の微細化が進み、これに伴って配線の間隔が狭くなっている。配線の間隔が狭くなると、露光時に光近接効果が生じ、レチクルに設けられた配線パターンをフォトレジスト膜に正確に転写できなくなる。そこで、半導体装置を設計する際、配線パターンに予め光近接効果を相殺するための補正（光近接効果補正：ＯＰＣ）を加えることが行われている（例えば特許文献１〜４参照）。

特開２００１−３５６４６５号公報 特開２００７−８６５８６号公報 特開２００２−５５４３１号公報 特開平１１−９５４０６号公報

半導体装置の微細化が進むと、配線も細くなる。配線が細くなると、ダマシン構造を有する配線では、配線溝に金属膜を埋め込む工程において、特に配線溝の端部に金属膜が埋め込まれにくくなり、配線の端部にボイドが発生しやすくなる。このボイドは、製造時にプラグの上に位置している場合のみではなく、製造時にプラグの上に位置していない場合であっても、エレクトロマイグレーションなどによってプラグの上に移動することがあるため、配線とプラグの接続不良の原因になることがある。このため、配線溝の端部に金属膜が埋め込まれやすくする必要がある。

本発明によれば、第１配線を設計し、前記第１配線のレイアウトおよび形状を示す配線データを生成する配線データ生成工程と、
前記第１配線データに、第１の補正ルールに従って、前記第１配線の端部を少なくとも幅方向に太らせるための第１の補正パターンデータを付加して第１補正後データを生成する第１補正後データ生成工程と、
前記第１補正後データに、第２の補正ルールに従って光近接効果補正（Optical Proximity Correction：ＯＰＣ）を行い、ＯＰＣ処理後データを生成するＯＰＣ処理工程と、
を備える半導体装置の設計方法が提供される。

この半導体装置の設計方法によれば、光近接効果補正を行う前に、第１配線の端部を少なくとも幅方向に太らせている。そして、端部を太らせた後の第１配線のレイアウト及び形状を示すデータである第１補正後データに対して光近接効果補正を行っている。このため、半導体装置の製造時に、光近接効果による配線の変形を抑制して第１配線の端部を太らせることができる。従って、第１配線の端部に金属膜が埋め込まれやすくなる。

本発明によれば、絶縁層と、
前記絶縁層に埋め込まれた第１配線と、
を備え、
前記第１配線の端部は、前記第１配線の直線部分の中央部より１．４倍以上太い半導体装置が提供される。

この半導体装置によれば、第１配線の端部は、第１配線の直線部分の中央部より１．４倍以上太い。このため、第１配線の端部に金属膜が埋め込まれやすくなる。

本発明によれば、コンピュータを、半導体装置の設計を行う半導体製造装置として機能させるためのプログラムであって、
前記コンピュータに、
第１配線のレイアウトおよび形状を示す配線データを取得する機能と、
前記第１配線データに、第１の補正ルールに従って、前記第１配線の端部を少なくとも幅方向に太らせるための第１の補正パターンデータを付加して第１補正後データを生成する第１補正後データ生成機能と、
前記第１補正後データに、第２の補正ルールに従って光近接効果補正を行うＯＰＣ機能と、
を実現させるプログラムが提供される。

本発明によれば、第１配線のレイアウトおよび形状を示す配線データを取得する配線データ取得部と、
前記第１配線データに、第１の補正ルールに従って、前記第１配線の端部を少なくとも幅方向に太らせるための第１の補正パターンデータを付加して第１補正後データを生成する第１補正後データ生成部と、
前記第１補正後データに、第２の補正ルールに従って光近接効果補正を行うＯＰＣ処理部と、
を備える半導体設計装置が提供される。

本発明によれば、配線の端部に金属膜を埋め込みやすくすることができる。

実施形態に係る半導体装置の設計方法のフローチャートである。 図１に示した処理を行うための半導体設計装置の構成を示すブロック図である。 最小ルール記憶部が記憶しているデータをテーブル形式で示す図である。 （ａ）は、第１配線と第２配線のレイアウト、付加パターンの形状、及び第２補正パターンの形状の第１例を示す図であり、（ｂ）は配線溝の端部の形状を示す図である。 （ａ）は、第１配線と第２配線のレイアウト、付加パターンの形状、及び第２補正パターンの形状の第２例を示す図であり、（ｂ）は配線溝の端部の形状を示す図である。 （ａ）は、第１配線と第２配線のレイアウト、付加パターンの形状、及び第２補正パターンの形状の第３例を示す図であり、（ｂ）は配線溝の端部の形状を示す図である。 第１補正後データ生成部が第１補正後データを生成するときの条件を説明する図である。 第１補正後データ生成部が第１補正後データを生成するときの条件を説明する図である。 第１配線を含む多層配線層の構成の第１例を示す断面図である。 第１配線を含む多層配線層の構成の第２例を示す断面図である。 第１配線を含む多層配線層の構成の第３例を示す断面図である。 第１配線の端部を太らせないときの、第１配線の幅と端部におけるボイドの発生確率の関係を示すグラフである。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、実施形態に係る半導体装置の設計方法のフローチャートである。この半導体装置の設計方法は、配線データ生成工程（ステップＳ２０）、第１補正後データ生成工程（ステップＳ４０）、及びＯＰＣ処理工程（ステップＳ６０）を備える。配線データ生成工程（ステップＳ２０）では、第１配線を設計し、第１配線のレイアウトおよび形状を示す配線データを生成する。第１補正後データ生成工程（ステップＳ４０）では、第１の補正ルールに従って、第１配線データに、第１配線の端部を少なくとも幅方向に太らせるための第１の補正パターンデータを付加して第１補正後データを生成する。ＯＰＣ処理工程（ステップＳ６０）では、第１補正後データに、第２の補正ルールに従って光近接効果補正（Optical Proximity Correction：ＯＰＣ）を行い、ＯＰＣ処理後データを生成する。

半導体装置の配線は、ダマシン法、例えばデュアルダマシン法により形成される。ただし半導体装置の配線はシングルダマシン法により形成されても良い。半導体装置の配線を埋め込む配線溝を形成するためのレチクルは、ＯＰＣ処理後データに従って作製される。そして配線溝は、このレチクルを用いて形成される。

なお、第１配線の幅は８０ｎｍ以下である。また上記したレチクルにより製造された半導体装置において、第１配線の端部は第１配線の直線部分の中央部より１．４倍以上太い。このため、第１配線の端部において、配線溝に対する金属膜の埋め込み性が向上する。

図２は、図１に示した処理を行うための半導体設計装置の構成を示すブロック図である。この半導体設計装置は、第１補正後データ生成部１６及びＯＰＣ処理部１８を備える。第１補正後データ生成部１６は、図１のステップＳ４０に示した処理を行い、第１補正後データを生成する。ＯＰＣ処理部１８は、図１のステップＳ６０に示した処理を行い、第１補正後データに光近接効果補正を行う。

本実施形態に係る半導体設計装置は、さらに入力部１２、配線データ生成部１４、配線データ記憶部２０、最小ルール記憶部２２、第１補正ルール記憶部２４、及びＯＰＣルール記憶部２６を備える。入力部１２は、半導体設計装置の使用者が半導体設計装置に対して各種入力を行うために設けられている。

配線データ生成部１４は、入力部１２に入力される指示に従って、半導体装置が有する各配線層の配線パターンを設計する。設計される配線パターンには第１配線及び第２配線が含まれる。第２配線は、第１配線と同一層に位置しており、平面視において第１配線の周囲に位置する。

配線データ記憶部２０は、配線データ生成部１４が生成した配線パターンのデータ、第１補正後データ生成部１６が生成した第１補正後データ、及びＯＰＣ処理部１８が生成したＯＰＣ処理後データを互いに対応付けて記憶する。

最小ルール記憶部２２は、隣り合う配線の間で確保すべき間隔を示す最小スペースを記憶している。最小スペースは、隣り合う配線それぞれの太さによって異なっている。最小ルール記憶部２２が記憶しているデータは、配線データ生成部１４及び第１補正後データ生成部１６が使用する。

具体的には、配線データ生成部１４は、図１のステップＳ２０において、隣り合う配線の間隔が最小スペース以上となるように配線パターンを設計する。また第１補正後データ生成部１６は、図１のステップＳ４０において、第１配線の端部と第２配線の間隔が最小スペースより大きいか否かを判断する。そして第１配線の端部と第２配線の間隔が最小スペースより大きいときに、第１補正後データを生成し、第１配線の端部と第２配線の間隔が最小スペースに等しいときに、第１補正後データを生成しない。なお第１補正後データ生成部１６は、第１補正後データにおいて第１配線の端部と第２配線の間隔が最小スペース以上となるようにする。

第１補正ルール記憶部２４は、第１補正後データ生成部１６が第１補正後データを生成するために必要な第１の補正ルール、例えば後述する付加パターンデータと、その付加パターンデータを使用するときの基準を互いに対応付けて記憶している。ＯＰＣルール記憶部２６は、ＯＰＣ処理部１８がＯＰＣ処理後データを生成するために必要な第２の補正ルール、例えば後述する付加パターンデータと、その付加パターンデータを使用するときの基準を互いに対応付けて記憶している。第１補正ルール記憶部２４が記憶している第１の補正ルールと、ＯＰＣルール記憶部２６が記憶している第２の補正ルールは、互いに異なっている。

なお、図２において、本発明の本質に関わらない部分の構成については省略している。図２に示した半導体設計装置の各構成要素は、ハードウエア単位の構成ではなく、機能単位のブロックを示している。半導体設計装置の各構成要素は、任意のコンピュータのＣＰＵ、メモリ、メモリにロードされた本図の構成要素を実現するプログラム、そのプログラムを格納するハードディスクなどの記憶ユニット、ネットワーク接続用インタフェースを中心にハードウエアとソフトウエアの任意の組合せによって実現される。そして、その実現方法、装置には様々な変形例があることは、当業者には理解されるところである。上記したプログラムは、例えば予めリムーバブルメディアに記憶されており、このリムーバブルメディアからコンピュータにインストールされる。

図３は、最小ルール記憶部２２が記憶しているデータをテーブル形式で示す図である。上記したように、最小スペースは、配線の幅によって異なっている。そして最小ルール記憶部２２は、配線の幅ｗ_２別に、最小スペースｔ_１を記憶している。そして第１補正後データ生成部１６は、図１のステップＳ４０において、第２配線の幅ｗ_２を取得し、この幅ｗ_２に対応する最小スペースを最小ルール記憶部２２から読み出して使用する。図３においては、配線溝が○○（ｎｍ）のときには最小スペースが△△（ｎｍ）であり、配線溝が□□（ｎｍ）のときには最小スペースが××（ｎｍ）であることが示されている。

図４（ａ）は、第１配線１００と第２配線１１０のレイアウト、第１の補正パターンデータが示す付加パターン１２２の形状、及びＯＰＣ補正時に用いられる第２補正パターン１３０の形状の第１例を示す図である。本図に示す例では、平面視において、第２配線１１０は第１配線１００の短辺に最も近く、かつその距離ｔ_１が基準値以下である。このような場合、第１補正後データ生成部１６は、第１の補正パターンデータとして長辺用付加パターンデータを用いる。長辺用付加パターンデータは、第１配線１００の端部１０２の長手方向の辺に付加される付加パターン１２２を示すデータである。第１補正後データ生成部１６は、付加パターン１２２を付加した後の第１配線１００と第２配線１１０の間隔が最小スペース以上となるようにする。そしてＯＰＣ処理部１８は、付加パターン１２２を付加した後の第１配線１００に対して第２補正パターン１３０を付加する処理を行う。なおＯＰＣ処理部１８は、第２補正パターン１３０の付加に際して最小スペースを考慮しない。

図４（ｂ）は、付加パターン１２２及び第２補正パターン１３０を付加した後の第１配線１００に従ってレチクルを形成し、このレチクルを用いてレジスト膜の露光及び現像、並びにドライエッチングによる配線溝形成を行ったときの、配線溝の端部の形状を示している。この配線溝は、第１配線１００の端部１０２に対応する部分が、第１配線１００の直線部分に対応する部分の中央部より１．４倍以上太くなっているが、第２配線１１０に近づく方向には広がっていない。またこの配線溝は、直線部分の幅ｗ_１が８０ｎｍ以下である。

図５（ａ）は、第１配線１００と第２配線１１０のレイアウト、付加パターン１２２，１２４の形状、及び第２補正パターン１３０の形状の第２例を示す図である。本図に示す例では、平面視において、第２配線１１０は第１配線１００の端部１０２の角に最も近く、かつその距離ｔ_１が基準値以下である。このような場合、第１補正後データ生成部１６は、第１の補正パターンデータとして、図４（ａ）を用いて説明した長辺用付加パターンデータ、及び短辺用付加パターンデータを用いる。短辺用付加パターンデータは、第１配線１００の短辺に付加され、幅が第１配線１００と等しい付加パターン１２４を示すデータである。なお端部１０２の角部には付加パターンが付加されていない。第１補正後データ生成部１６は、付加パターン１２２，１２４を付加した後の第１配線１００と第２配線１１０の間隔が最小スペース以上となるようにする。そしてＯＰＣ処理部１６は、付加パターン１２２，１２４を付加した後の第１配線１００に対して第２補正パターン１３０を付加する処理を行う。

図５（ｂ）は、付加パターン１２２，１２４及び第２補正パターン１３０を付加した後の第１配線１００に従ってレチクルを形成し、このレチクルを用いてレジスト膜の露光及び現像、並びにドライエッチングによる配線溝形成を行ったときの、配線溝の端部の形状を示している。この配線溝も、第１配線１００の端部１０２に対応する部分が、第１配線１００の直線部分に対応する部分の中央部より１．４倍以上太くなっているが、第１配線１００の角部を第２配線１１０に近づける方向には広がっていない。またこの配線溝は、直線部分の幅ｗ_１が８０ｎｍ以下である。

図６（ａ）は、第１配線１００と第２配線１１０のレイアウト、付加パターン１２６の形状、及び第２補正パターン１３０の形状の第３例を示す図である。本図に示す例では、平面視において、第１配線１００の近くには第２配線１１０が位置しておらず、第１配線１００の何れの部分からも第２配線１１０は基準値以上離れている。このような場合、第１補正後データ生成部１６は、第１の補正パターンデータとして、全周付加パターンデータを用いる。全周付加パターンデータは、第１配線１００の端部を全周にわたって太らせる付加パターン１２６を示すデータである。そしてＯＰＣ処理部１６は、付加パターン１２６を付加した後の第１配線１００に対して第２補正パターン１３０を付加する処理を行う。

図６（ｂ）は、付加パターン１２６及び第２補正パターン１３０を付加した後の第１配線１００に従ってレチクルを形成し、このレチクルを用いてレジスト膜の露光及び現像、並びにドライエッチングによる配線溝形成を行ったときの、配線溝の端部の形状を示している。この配線溝も、第１配線１００の端部１０２に対応する部分が、第１配線１００の直線部分に対応する部分の中央部より１．４倍以上太くなっている。またこの配線溝は、直線部分の幅ｗ_１が８０ｎｍ以下である。

なお、図４（ｂ）、図５（ｂ）、及び図６（ｂ）の各図に示した配線溝の端部の形状は一例である。すなわち図４（ａ）、図５（ａ）、及び図６（ａ）の各図に示した補正を行ったとき、配線溝の端部の形状は、露光条件によってはこれらに示した形状より複雑になる場合がある。ただしいずれの露光条件においても、配線の端部の幅は太くなる。

図７及び図８は、第１補正後データ生成部１６が第１補正後データを生成するときの条件を説明する図である。図２を用いて説明したように第１補正後データ生成部１６は、第１配線１００の端部１０２と第２配線１１０の間隔ｔ_１が最小スペースｔ_ｍｉｎより大きいときに、付加パターン（例えば付加パターン１２２）を第１配線１００に付加して補正後データを生成し、間隔ｔ_１が最小スペースｔ_ｍｉｎに等しいときに、補正後データを生成しない。

また第１補正後データ生成部１６は、複数の第１配線１００が並んで配置されている場合は、上記した条件に加え、図７に示すように第１配線１００の間隔ｔ_２が最小スペースｔ_ｍｉｎより大きいときに付加パターン（例えば付加パターン１２２）を第１配線１００に付加して補正後データを生成する。このとき、付加パターンを付加した後の第１配線１００の間隔ｔ_３が最小スペースｔ_ｍｉｎ以上となるようにする。

また図８に示すように、第１配線１００の間隔ｔ_２が最小スペースｔ_ｍｉｎに等しいときには付加パターンを第１配線１００に付加せず、補正後データを生成しない。この場合、ＯＰＣ処理部１８は、配線データ生成部１４が生成した配線データに対して直接ＯＰＣ処理を行う。

図９は、第１配線１００を含む多層配線層の構成の第１例を示す断面図である。本図に示す例において、第１配線１００は、絶縁層１２０に形成された配線溝に埋め込まれている。そして第１配線１００の下面は、絶縁層１２０に埋め込まれたプラグ１４０に接続している。プラグ１４０は、第１配線１００を、第１配線１００より下層の配線（不図示）、ＭＯＳＦＥＴトランジスタのゲート電極（不図示）、又は半導体基板に形成された不純物拡散層（不図示）に接続する。

絶縁層１２０及び第１配線１００の上には、絶縁層２２０が形成されている。絶縁層２２０には、プラグ２４０及び配線２００が埋め込まれている。プラグ２４０は、第１配線１００を配線２００に接続している。

第１配線１００の端部１０２の端からプラグ１４０の外周面までの最短距離ｗ_３は、プラグ１４０，２４０の直径ｒより広い。また第１配線１００の端部１０２の端からプラグ２４０の外周面までの最短距離ｗ_４は、プラグ１４０，２４０の直径ｒより広い。すなわち第１配線１００の端部１０２は、平面視においてプラグ１４０，２４０と重なっていない。

図１０は、第１配線１００を含む多層配線層の構成の第２例を示す断面図である。本図に示す例は、第１配線１００の端部１０２の端からプラグ２４０までの距離ｗ_４が、プラグ１４０，２４０の直径ｒ以下である点を除いて、図９に示した例と同様である。第１配線１００の端部１０２の範囲を、第１配線１００の長手方向の開放端からプラグ２４０の直径に等しい幅ほど内側に入った領域までと定義した場合、第１配線１００の端部１０２は、平面視においてプラグ２４０と重なっている。

図１１は、第１配線１００を含む多層配線層の構成の第３例を示す断面図である。本図に示す例は、第１配線１００の端部１０２の端からプラグ１４０までの距離ｗ_３が、プラグ１４０，２４０の直径ｒ以下である点を除いて、図９に示した例と同様である。第１配線１００の端部１０２の範囲を、第１配線１００の長手方向の開放端からプラグ２４０の直径に等しい幅ほど内側に入った領域までと定義した場合、第１配線１００の端部１０２は、平面視においてプラグ１４０と重なっている。

半導体装置が図１０及び図１１に示す構造を有する場合、半導体設計装置の配線データ生成部１４は、図４〜図６に例示した補正を行う前に、第１配線１００の端部１０２を予め太らせてプラグ１４０，２４０の位置ずれに対応できるようにしておく。そして第１補正後データ生成部１６は、図４〜図６に例示した補正を行うとき、第１配線１００の端部１０２に付加する付加パターン（例えば図４〜６に示した付加パターン１２２，１２４，１２６）の幅を、図９に示す構造を有する場合と比較して大きくする。

次に、本実施形態の作用及び効果について説明する。本実施形態によれば、半導体設計装置の第１補正後データ生成部１６が第１配線１００の端部１０２を少なくとも幅方向に太らせた後に、ＯＰＣ処理部１８は光近接効果補正を行っている。このため、半導体装置の製造時に、光近接効果による第１配線１００の変形を抑制して第１配線１００の端部１０２を太らせることができる。従って、第１配線１００の端部１０２に金属膜が埋め込まれやすくなる。

特に第１配線１００の端部１０２がコンタクト又はビアとなるプラグ１４０，２４０に接続していない場合、一般的に行われているＯＰＣ補正などでは端部１０２を太くする処理は行われない。このため、第１配線１００の端部１０２に金属膜が埋め込まれないという問題が生じやすくなる。これに対して本実施形態では、第１補正後データ生成部１６が付加パターンを生成するため、第１配線１００の端部１０２に金属膜が埋め込まれやすくなる。

また、第１補正後データ生成部１６は、太らせた後の端部１０２とその周囲に位置する配線との間隔が最小スペース以上となるようにする。具体的には、第１補正後データ生成部１６は、端部１０２とその周囲に位置する配線との間隔が最小スペースである場合には第１補正後データの生成処理を行わない。また第１補正後データ生成部１６は、第１補正後データにおいても第１配線１００の端部１０２とその周囲に位置する配線の間隔が最小スペース以上となるようにする。このため、最小ルールを満たすことにより最適なＯＰＣ処理が施され、半導体装置の製造時に第１配線１００が変形することを抑制して第１配線１００の端部１０２を太らせることができる。

図１２は、第１配線１００の端部１０２を太らせないときの、第１配線１００の幅と端部１０２におけるボイドの発生確率の関係を示すグラフである。第１配線１００の幅が９０ｎｍである場合、端部１０２にはボイドがほとんど発生しない。しかし第１配線１００の幅が７０ｎｍの場合には端部１０２にボイドがある程度発生し、第１配線１００の幅が５０ｎｍの場合には端部１０２にボイドがかなりの確立で発生する。本図から、本実施形態による効果は、配線幅が８０ｎｍ以下の場合に顕著になることがわかる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

１２ 入力部
１４ 配線データ生成部
１６ 第１補正後データ生成部
１８ ＯＰＣ処理部
２０ 配線データ記憶部
２２ 最小ルール記憶部
２４ 第１補正ルール記憶部
２６ ＯＰＣルール記憶部
１００ 第１配線
１０２ 端部
１１０ 第２配線
１２０ 絶縁層
１２２ 付加パターン
１２４ 付加パターン
１２６ 付加パターン
１３０ 第２補正パターン
１４０ プラグ
２００ 配線
２２０ 絶縁層
２４０ プラグ

Claims (14)

1. 第１配線を設計し、前記第１配線のレイアウトおよび形状を示す配線データを生成する配線データ生成工程と、
   第１の補正ルールに従って、前記第１配線データに、前記第１配線の端部を少なくとも幅方向に太らせるための第１の補正パターンデータを付加して第１補正後データを生成する第１補正後データ生成工程と、
   前記第１補正後データに、第２の補正ルールに従って光近接効果補正を行い、ＯＰＣ処理後データを生成するＯＰＣ処理工程と、
   を備える半導体装置の設計方法。
2. 請求項１に記載の半導体装置の設計方法において、
   前記第１補正後データ生成工程において、
   前記第１配線の端部と前記第１配線の端部の周囲に位置する第２配線の間隔が、隣り合う配線の間で確保すべき間隔を示す最小スペースより大きいときに、前記第１配線の端部と前記第２配線の間隔が最小スペース以上となるように前記補正後データを生成し、
   前記第１配線の端部と前記第２配線の間隔が最小スペースに等しいときに、前記補正後データを生成しない半導体装置の設計方法。
3. 請求項２に記載の半導体装置の設計方法において、
   前記第１配線と前記第２配線の間隔に適用される前記最小スペースは、前記第２配線の幅によって異なる半導体装置の設計方法。
4. 請求項２又は３に記載の半導体装置の設計方法において、
   平面視で、前記第２配線が前記第１配線の短辺に最も近く、かつその距離が基準値以下のときに、前記第１の補正パターンデータとして前記第１配線の端部の長手方向の辺に付加される長辺用付加パターンデータを用いる半導体装置の設計方法。
5. 請求項２又は３に記載の半導体装置の設計方法において、
   平面視で、前記第２配線が前記第１配線の端部のうち角部に最も近く、かつその距離が基準値以下のときに、
   前記第１の補正パターンデータとして、
   前記第１配線の短辺に付加され、幅が前記第１配線と等しい短辺用付加パターンデータと、
   前記第１配線の端部の長手方向の辺に付加される長辺用付加パターンデータと、
   を用いる半導体装置の設計方法。
6. 請求項２又は３に記載の半導体装置の設計方法において、
   平面視で、前記第２配線が前記第１配線の端部の何れの場所からも基準値以上離れているときに、前記第１の補正パターンデータとして、前記第１配線の端部を全周にわたって太らせる全周付加パターンデータを用いる半導体装置の設計方法。
7. 請求項１〜６のいずれか一つに記載の半導体装置の設計方法において、
   前記第１配線の幅は８０ｎｍ以下である半導体装置の設計方法。
8. 請求項１〜７のいずれか一つに記載の半導体装置の設計方法において、
   前記第１補正後データは、製造される前記第１配線の端部が、前記第１配線の直線部分の中央部より１．４倍以上太くなるように生成される半導体装置の設計方法。
9. 絶縁層と、
   前記絶縁層に埋め込まれた第１配線と、
   を備え、
   前記第１配線の端部は、前記第１配線の直線部分の中央部より１．４倍以上太い半導体装置。
10. 請求項９に記載の半導体装置において、
    前記第１配線の幅は８０ｎｍ以下である半導体装置。
11. 請求項９又は１０に記載の半導体装置において、
    前記第１配線の端部は、コンタクト又はビアに接続していない半導体装置。
12. コンピュータを、半導体装置の設計を行う半導体製造装置として機能させるためのプログラムであって、
    前記コンピュータに、
    第１配線のレイアウトおよび形状を示す配線データを取得する機能と、
    前記第１配線データに、第１の補正ルールに従って、前記第１配線の端部を少なくとも幅方向に太らせるための第１の補正パターンデータを付加して第１補正後データを生成する第１補正後データ生成機能と、
    前記第１補正後データに、第２の補正ルールに従って光近接効果補正を行うＯＰＣ機能と、
    を実現させるプログラム。
13. 請求項１２に記載のプログラムにおいて、
    第１補正後データ生成機能は、
    前記第１配線の端部と前記第１配線の端部の周囲に位置する第２配線の間隔が、隣り合う配線の間で確保すべき間隔を示す最小スペースより大きいときに、前記補正後データを生成し、
    前記第１配線の端部と前記第２配線の間隔が最小スペースに等しいときに、前記補正後データを生成しないプログラム。
14. 第１配線のレイアウトおよび形状を示す配線データを取得し、前記第１配線データに、第１の補正ルールに従って、前記第１配線の端部を少なくとも幅方向に太らせるための第１の補正パターンデータを付加して第１補正後データを生成する第１補正後データ生成部と、
    前記第１補正後データに、第２の補正ルールに従って光近接効果補正を行うＯＰＣ処理部と、
    を備える半導体設計装置。

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