JP2011023386A

JP2011023386A - 電源システム

Info

Publication number: JP2011023386A
Application number: JP2009164509A
Authority: JP
Inventors: Yu Nakayama; 悠中山; Haruhiko Saito; 治彦斉藤; Satoshi Fujisaki; 聡藤崎
Original assignee: Toppan Printing Co Ltd
Current assignee: Toppan Inc
Priority date: 2009-07-13
Filing date: 2009-07-13
Publication date: 2011-02-03

Abstract

【課題】内部電源端子と外部電源端子を出力端子へつなぎ替えの際に電圧が不安定にならずにスムーズに電圧を切り替えることができる電源システムを得る。
【解決手段】Ｐ形半導体基板上にＮ型ウェルが設けられ、前記Ｎ型ウェル内にＰ型ＭＯＳＦＥＴから成る第１のスイッチ素子と第２のスイッチ素子が設けれたダイオードＯＲ回路により内部電源端子と外部電源端子を出力端子へつなぎ替えて出力端子に電源電圧を供給する電源システムであって、前記Ｎ型ウェル内に一列に順番に、第１のスイッチ素子の第１のＰ型拡散層と、第１のゲート電極端子と、第２のＰ型拡散層と、前記Ｎ型ウェルの電位を供給するＮ型拡散層と、第２のスイッチ素子の第４のＰ型拡散層と、第２のゲート電極端子と、第３のＰ型拡散層の順に拡散層を配列し、前記第１のゲート電極端子と前記第２のゲート電極端子を前記Ｎ型ウェルの領域を横切るパターンに形成する。
【選択図】図２

Description

この発明は、内部電源端子と外部電源端子を出力端子につなぎ替えて使用する電源システムに関する。

従来の内部電源端子と外部電源端子を出力端子につなぎ替えて使用する電源システムは、特許文献１のように、第１のダイオードの一端を出力端子に接続し他端を内部電源端子に接続し、第２のダイオードの一端を出力端子に接続し他端を外部電源端子に接続して構成したダイオードＯＲ回路を用いて内部電源端子と外部電源端子を出力端子につなぎ替える電源システムを構成していた。

特開２００８−０２９０５８号公報

しかしながら、特許文献１の方式では、第１のダイオード及び第２のダイオードに、トランジスタのしきい値により順方向に電圧降下が発生し、出力端子の電圧が内部電源の内部電源端子の電圧及び外部電源の外部電源端子の電圧と異なる問題があった。

そのため、先ず、２つのＭＯＳトランジスタのドレイン端子とゲート電極端子とをたすきがけに結合する交差結合対回路を用いてしきい値の影響を取り除くことが考えられた。しかし、研究の結果、その場合には、ＭＯＳトランジスタの電極間に寄生ダイオードが発生してしまい、以下の問題を生じることがわかった。すなわち、内部電源の内部電源端子と外部電源の外部電源端子を出力端子につなぎ替える際に、内部電源端子と外部電源端子の電圧が近い値になる場合に、寄生ダイオードに起因して電圧降下が起こる電圧の不安定現象が発生し、内部電源端子と外部電源端子の出力端子へのつなぎ替えがスムーズに行なえない問題が発生することがわかった。

そのため、本発明の課題は、出力端子の電圧を内部電源端子及び外部電源端子の電圧値から低下させない電源システムで、しかも内部電源端子と外部電源端子の出力端子へのつなぎ替えの際に電圧が不安定になることなく、内部電源端子と外部電源端子の出力端子へのつなぎ替えがスムーズに行なえる電源システムを得ることにある。

上記の課題を解決するために、本発明は、Ｐ形半導体基板上にＮ型ウェルが設けられ、前記Ｎ型ウェル内にＰ型ＭＯＳＦＥＴから成る第１のスイッチ素子と第２のスイッチ素子が設けられたダイオードＯＲ回路により内部電源端子と外部電源端子を出力端子へつなぎ替えて出力端子に電源電圧を供給する電源システムであって、前記Ｎ型ウェル内に一列に順番に、第１のスイッチ素子の第１のＰ型拡散層と、第１のゲート電極端子と、第２のＰ型拡散層と、前記Ｎ型ウェルの電位を供給するＮ型拡散層と、第２のスイッチ素子の第４のＰ型拡散層と、第２のゲート電極端子と、第３のＰ型拡散層の順に拡散層を配列し、前記第１のゲート電極端子と前記第２のゲート電極端子を前記Ｎ型ウェルの領域を横切るパターンに形成し、前記Ｎ型拡散層と前記第２のＰ型拡散層と前記第４のＰ型拡散層を前記出力端子に電気接続し、前記第１のＰ型拡散層と前記第２のゲート電極端子を前記外部電源端子に接続し、前記第３のＰ型拡散層と前記第１のゲート電極端子を前記内部電源端子
に接続したことを特徴とする電源システムである。

また、本発明は、Ｎ形半導体基板上にＰ型ウェルが設けられ、前記Ｐ型ウェル内にＮ型ＭＯＳＦＥＴから成る第１のスイッチ素子と第２のスイッチ素子が設けられたダイオードＯＲ回路により内部電源端子と外部電源端子を出力端子へつなぎ替えて出力端子に電源電圧を供給する電源システムであって、前記Ｐ型ウェル内に一列に順番に、第１のスイッチ素子の第１のＮ型拡散層と、第１のゲート電極端子と、第２のＮ型拡散層と、前記Ｐ型ウェルの電位を供給するＰ型拡散層と、第２のスイッチ素子の第４のＮ型拡散層と、第２のゲート電極端子と、第３のＮ型拡散層の順に拡散層を配列し、前記第１のゲート電極端子と前記第２のゲート電極端子を前記Ｐ型ウェルの領域を横切るパターンに形成し、前記Ｐ型拡散層と前記第２のＮ型拡散層と前記第４のＮ型拡散層を前記出力端子に電気接続し、前記第１のＮ型拡散層と前記第２のゲート電極端子を前記外部電源端子に接続し、前記第３のＮ型拡散層と前記第１のゲート電極端子を前記内部電源端子に接続したことを特徴とする電源システムである。

本発明によれば、外部電源端子Ｖｃｃの電圧が内部電源端子Ｖｂａｔの電圧に近づいた時刻Ｔ１でも、Ｖｃｃ＜Ｖｂａｔである限り、スイッチ素子ＳＷ１は安定して出力端子Ｖｏｕｔを外部電源端子Ｖｃｃから切り離し、スイッチ素子ＳＷ２は安定して出力端子Ｖｏｕｔを内部電源端子Ｖｂａｔに接続する。また、時刻Ｔ２を過ぎてＶｃｃ＞Ｖｂａｔになると、速やかにスイッチ素子ＳＷ１が導通状態に切り替わり、スイッチ素子ＳＷ２は非導通状態に切り替わり、内部電源端子Ｖｂａｔと外部電源端子Ｖｃｃの出力端子Ｖｏｕｔへの接続の切り替えをスムーズに行なえる効果がある。

本発明の実施形態の回路構成を示す図である。本発明の実施形態の回路の集積回路の断面概略図である。出力端子Ｖｏｕｔの電圧の時間変化を示すグラフである。

本発明の実施形態について図面を参照して以下に説明する。
＜第１の実施形態＞
図１に本発明の第１の実施形態の回路構成を示し、また、表１に、図１の回路の各節点の電圧の関係を示す。本発明の第１の実施形態は、図１のように、ＰＭＯＳＦＥＴから成る第１のスイッチ素子ＳＷ１と第２のスイッチ素子ＳＷ２を有する。第１のスイッチ素子ＳＷ１のドレイン端子２と第２のスイッチ素子ＳＷ２のゲート電極端子７を外部電源端子Ｖｃｃに接続し、第２のスイッチ素子ＳＷ２のドレイン端子６と第１のスイッチ素子ＳＷ１のゲート電極端子３を内部電源端子Ｖｂａｔに接続する。そして、第１のスイッチ素子ＳＷ１のソース端子４と第２のスイッチ素子ＳＷ２のソース端子８を出力端子Ｖｏｕｔに接続する。また、第１のスイッチ素子ＳＷ１の基板電位と第２のスイッチ素子ＳＷ２の基板電位は共通に接続して出力端子Ｖｏｕｔに接続する。

図２に、Ｐ型半導体基板１上に構成されたＰ型ＭＯＳＦＥＴによるスイッチ素子ＳＷ１とスイッチ素子ＳＷ２の断面概略図を示す。図２を参照して、本実施形態の回路の構成を詳しく説明する。図２（ａ）のように、本実施形態は、Ｐ型半導体基板ＰＳＵＢ上にＮ型ウェル（Ｎｗｅｌｌ）５を設け、Ｐ型ＭＯＳＦＥＴから成るスイッチ素子ＳＷ１とＳＷ２を、Ｎ型ウェル５の電位を供給するためのＮ型拡散層１の両側にソース端子を隣接させて左右対称に配置したｂａｃｋ−ｔｏ−ｂａｃｋ構成に配置し、スイッチ素子ＳＷ１とＳＷ２のソース端子とＮ型拡散層１とを同電位にする配線で接続した構成である。

Ｐ型ＭＯＳＦＥＴから成るスイッチ素子ＳＷ１はＮ型ウェル５内に形成されたＰ型拡散層２ａ、４ａとゲート電極端子３で構成する。図１の回路図と対比させると、Ｐ型拡散層４ａはスイッチ素子ＳＷ１のソース端子４であり、Ｐ型拡散層２ａはドレイン端子２である。また、Ｐ型ＭＯＳＦＥＴから成るスイッチ素子ＳＷ２はＮ型ウェル５内に形成されたＰ型拡散層６ａ、８ａとゲート電極端子７で構成する。図１の回路図と対比させると、Ｐ型拡散層８ａはスイッチ素子ＳＷ２のソース端子８であり、Ｐ型拡散層６ａはドレイン端子６である。

図２（ａ）に示すように、本実施形態の回路は、スイッチ素子ＳＷ１のＰ型拡散層４ａとスイッチ素子ＳＷ２のＰ型拡散層８ａを、Ｎ型ウェル５の電位を供給するためのＮ型拡散層１に隣接させて、Ｎ型拡散層１を中心にした左右対称にスイッチ素子ＳＷ１とスイッチ素子ＳＷ２の回路要素を配置したｂａｃｋ−ｔｏ−ｂａｃｋ構成に形成する。ゲート電極端子３とゲート電極端子７のパターンは、それらが半導体基板面のＮ型ウェル５の領域を横切って左右の領域に分割するように形成する。そして、第１のスイッチ素子ＳＷ１のＰ型拡散層４ａと第２のスイッチ素子ＳＷ２のＰ型拡散層８ａとＮ型ウェル５の電位を供給するためのＮ型拡散層１を共通の出力端子Ｖｏｕｔに電気接続する配線を形成する。また、ｂａｃｋ−ｔｏ−ｂａｃｋ構成の一端のスイッチ素子ＳＷ１のＰ型拡散層２ａとスイッチ素子ＳＷ２のゲート電極端子７を外部電源端子Ｖｃｃに電気接続させる配線を形成し、ｂａｃｋ−ｔｏ−ｂａｃｋ構成の他端のスイッチ素子ＳＷ２のＰ型拡散層６ａとスイッチ素子ＳＷ１のゲート電極端子３は内部電源端子Ｖｂａｔに接続する配線を形成する。

次に、表１と図２を参照して、本発明の実施形態の第１のスイッチ素子ＳＷ１と第２のスイッチ素子ＳＷ２の動作を説明する。

（Ｖｃｃ＞Ｖｂａｔの場合）
先ず、表１でＶｃｃ＞Ｖｂａｔの場合を図２（ｂ）を用いて説明する。例えば、内部電源端子Ｖｂａｔの電位が１１Ｖであり、外部電源端子Ｖｃｃの電圧が１２Ｖの場合を考える。この場合は、Ｐ型ＭＯＳＦＥＴのスイッチ素子ＳＷ１のゲート電極端子３にＶｃｃの電位より低い１１Ｖが印加されるのでＰ型ＭＯＳＦＥＴのスイッチ素子ＳＷ１が導通状態にされる。そのため、外部電源端子Ｖｃｃの１２Ｖの電圧はＰ型ＭＯＳＦＥＴのスイッチ素子ＳＷ１を介して出力端子Ｖｏｕｔに伝達され、出力端子Ｖｏｕｔは１２Ｖになる。一方、Ｐ型ＭＯＳＦＥＴのスイッチ素子ＳＷ２のゲート電極端子７には１２Ｖが印加されるので、スイッチ素子ＳＷ２は非導通状態にされ、内部電源端子Ｖｂａｔと出力端子Ｖｏｕｔ間は完全に分離される。

この回路動作を以下で詳しく説明する。１２Ｖの外部電源端子Ｖｃｃの電位が第１のスイッチ素子ＳＷ１のＰ型拡散層２ａに接続するので、第１のスイッチ素子ＳＷ１のＰ型拡散層２ａとＮ型ウェル５間のＰＮ接合は順方向バイアス状態になり、Ｐ型拡散層２ａからＮ型ウェル５に対しホールが注入される。Ｎ型ウェル５内に注入された少数キャリアであるホールは第１のスイッチ素子ＳＷ１のＰ型拡散層４ａに達し出力端子Ｖｏｕｔに供給され、出力Ｖｏｕｔの電位を上昇させる。これは、スイッチ素子ＳＷ１において、Ｐ型拡散層２ａとＮ型ウェル５とＰ型拡散層４ａにより構成されたＰＮＰ接合がバイポーラトランジスタとして動作していることになる。その後、出力端子Ｖｏｕｔに接続するＮ型ウェル５の電位が上昇しホールの注入が終了するとＰ型ＭＯＳＦＥＴであるスイッチ素子ＳＷ１は通常のＭＯＳＦＥＴとして動作する。

この回路には、第１のスイッチ素子ＳＷ１と第２のスイッチ素子ＳＷ２が共通のＮ型ウェル５内に形成されているので、第２のスイッチ素子ＳＷ２のＰ型拡散層とＮ型ウェル５を結ぶ寄生ダイオード９が形成されている。しかし、その寄生ダイオード９のＮ型ウェル５内の電流経路の途中にゲート電極端子７が、外部電源端子Ｖｃｃの電位の１２Ｖの電位障壁を形成して電流を妨げているので、この寄生ダイオード９に電流が流れず寄生ダイオード９による誤動作を防止することができる効果がある。

（Ｖｃｃ＜Ｖｂａｔの場合）
次に、表１でＶｃｃ＜Ｖｂａｔの場合を図２（ｃ）を参照して説明する。例えば、内部電源端子Ｖｂａｔの電位が１２Ｖあり、外部電源端子Ｖｃｃの電圧が５Ｖの場合を考える。この場合は、Ｐ型ＭＯＳＦＥＴのスイッチ素子ＳＷ２のゲート電極端子７にＶｂａｔの電位より低い５Ｖが印加されるのでＰ型ＭＯＳＦＥＴのスイッチ素子ＳＷ２が導通状態にされる。そのため、内部電源端子Ｖｂａｔの１２Ｖの電圧はＰ型ＭＯＳＦＥＴのスイッチ素子ＳＷ２を介して出力端子Ｖｏｕｔに伝達され、出力端子Ｖｏｕｔは１２Ｖになる。一方、Ｐ型ＭＯＳＦＥＴのスイッチ素子ＳＷ１のゲート電極端子３には１２Ｖが印加されるので、スイッチ素子ＳＷ２は非導通状態にされ、外部電源端子Ｖｃｃと出力端子Ｖｏｕｔ間は完全に分離される。

この回路では、１２Ｖの内部電源端子Ｖｂａｔの電位が第２のスイッチ素子ＳＷ２のＰ型拡散層６ａに接続するので、第２のスイッチ素子ＳＷ２のＰ型拡散層６ａとＮ型ウェル５間のＰＮ接合は順方向バイアス状態になり、Ｐ型拡散層６ａからＮ型ウェル５に対しホールが注入される。Ｎ型ウェル５内に注入された少数キャリアであるホールは第２のスイッチ素子ＳＷ２のＰ型拡散層４ａに達し出力端子Ｖｏｕｔに供給され、出力Ｖｏｕｔの電位を上昇させる。その後、出力端子Ｖｏｕｔに接続するＮ型ウェル５の電位が上昇しホールの注入が終了するとＰ型ＭＯＳＦＥＴであるスイッチ素子ＳＷ２は通常のＭＯＳＦＥＴとして動作する。

この回路には、第１のスイッチ素子ＳＷ１と第２のスイッチ素子ＳＷ２が共通のＮ型ウェル５内に形成されているので、第１のスイッチ素子ＳＷ１のＰ型拡散層とＮ型ウェル５を結ぶ寄生ダイオード１０が形成されている。しかし、その寄生ダイオード１０のＮ型ウェル５内の電流経路の途中にゲート電極端子３が、内部電源端子Ｖｂａｔの電位の１２Ｖの電位障壁を形成して電流を妨げているので、この寄生ダイオード１０に電流が流れず寄生ダイオード１０による誤動作を防止することができる効果がある。第１の実施形態の回路は、以上で説明したように、内部電源端子Ｖｂａｔと外部電源端子Ｖｃｃを出力端子Ｖｏｕｔへつなぎ替える動作に問題が無い。

なお、本発明のＮ型ウェル５の半導体基板面における領域の形は直線の帯状の形に限定されず、拡散層を一列に配列する曲線状の帯状のＮ型ウェル５に形成しても良い。また、Ｎ型ウェル５の形状は、そのＮ型ウェル５がゲート電極端子３の位置とゲート電極端子７の位置で左右の領域に分割される形状であれば十分である。その形状は、細い帯状のＮ型ウェル５を形成しても良いし、ゲート電極端子３と７が領域を左右に分割するような細い首部を有しそれ以外は広い領域を有する形のＮ型ウェル５を形成しても良い。また、Ｎ型ウェル５の領域自体は幅が広くても、ゲート電極端子３と７の形状を、Ｎ型ウェル５の領域を横切って、Ｎ型ウェル５の領域を左右に分割するように形成しても良い。

＜比較例＞
次に、図３に示した電圧波形図を参照して、比較回路の動作と第１の実施形態の動作を比較して説明する。比較例の回路は、図１の回路図のように、２つのＭＯＳトランジスタのドレイン端子とゲート電極端子とをたすきがけに結合する交差結合対回路を用いるが、比較例の回路では、第１のスイッチ素子ＳＷ１と第２のスイッチ素子ＳＷ２は半導体基板上で共通のＮ型ウェル５内に形成され、第１のスイッチ素子ＳＷ１と第２のスイッチ素子ＳＷ２の配置は、共通のＮ型ウェル５内でｂａｃｋ−ｔｏ−ｂａｃｋには配置されず並列に配置されているものとする。

比較例の回路では、内部電源端子Ｖｂａｔの電圧が一定で、外部電源端子Ｖｃｃの電圧がＶｂａｔの電圧より低い電圧からＶｂａｔより高い電圧まで変化する場合の動作を、図２（ｃ）を参照して説明する。最初に、外部電源端子Ｖｃｃの電圧が内部電源端子Ｖｂａｔの電圧より低い場合は、スイッチ素子ＳＷ１は非導通状態でスイッチ素子ＳＷ２が導通して、出力端子Ｖｏｕｔには内部電源端子Ｖｂａｔの電圧があらわれる。次に、時刻Ｔ１に、外部電源端子Ｖｃｃの電圧が内部電源端子Ｖｂａｔの電圧より低い電圧から内部電源端子Ｖｂａｔの電圧に近づく。その場合は、外部電源端子Ｖｃｃの電位が高くなるので、スイッチ素子ＳＷ２の導通が抑制され始め、一方、共通のＮ型ウェル５内で接続するスイッチ素子ＳＷ１のＰ形拡散層２ａから寄生ダイオードを通じて共通のＮ型ウェル５内に多くの電流が流れ、その電流による電圧降下の効果も加わり、図３に示すように、Ｎ型ウェル５の電位を下げ、それに接続する出力端子Ｖｏｕｔの電圧が低下する。そして、この出力端子Ｖｏｕｔの電圧低下傾向は、外部電源端子Ｖｃｃの電圧がＶｂａｔの電圧と同じになる時刻Ｔ２になっても継続し、外部電源端子Ｖｃｃの電圧がＶｂａｔの電圧よりある程度高くなるまで続く。

この比較例に対して、第１の実施形態の回路構成では、外部電源端子Ｖｃｃの電圧が内部電源端子Ｖｂａｔの電圧より近づいた時刻Ｔ１でも、Ｖｃｃ＜Ｖｂａｔである限り、スイッチ素子ＳＷ１は安定して出力端子Ｖｏｕｔを外部電源端子Ｖｃｃから切り離し、また、寄生ダイオード９及び１０の動作も抑制されるため、スイッチ素子ＳＷ２は安定して出力端子Ｖｏｕｔを内部電源端子Ｖｂａｔに接続する。また、時刻Ｔ２を過ぎてＶｃｃ＞Ｖｂａｔになると、速やかにスイッチ素子ＳＷ１が導通状態に切り替わり、スイッチ素子ＳＷ２は非導通状態に切り替わり、内部電源端子Ｖｂａｔと外部電源端子Ｖｃｃの出力端子Ｖｏｕｔへの接続の切り替えをスムーズに行なえる効果がある。

＜第２の実施形態＞
なお、本発明は、上記した第１の実施形態に限定的に制限されるものではなく、本発明の原理に準ずる各種形態及び変形を本発明が含むものであることは勿論である。すなわち、第１の実施形態で、スイッチング素子ＳＷ１及びＳＷ２をＰＭＯＳＦＥＴで構成したが、これらの回路は、ＰＭＯＳＦＥＴに限定されるもので無く、ＮＭＯＳＦＥＴを用いてスイッチング素子ＳＷ１及びＳＷ２を構成する第２の実施形態も可能である。すなわち、Ｎ形半導体基板上にＰ型ウェルを設け、そのＰ型ウェル内に一列に順番に、Ｎ型ＭＯＳＦＥＴから成る第１のスイッチ素子と第２のスイッチ素子が、Ｐ型ウェルの電位を供給するためのＰ型拡散層を中心にした左右対称に回路要素を配置したｂａｃｋ−ｔｏ−ｂａｃｋ構成で配置されたダイオードＯＲ回路により内部電源端子Ｖｂａｔと外部電源端子Ｖｃｃを出力端子Ｖｏｕｔへつなぎ替えて出力端子Ｖｏｕｔに電源電圧を供給する電源システムを構成することもできる。この場合は、その共通のＰ型ウェル内に、第１のスイッチ素子の第１のＮ型拡散層と、第１のゲート電極端子と、第２のＮ型拡散層と、Ｐ型ウェルの電位を供給するためのＰ型拡散層と、第２のスイッチ素子の第４のＮ型拡散層と、第２のゲート電極端子と、第３のＮ型拡散層をこの順に一列に配列する。そして、Ｐ型拡散層と第２のＮ型拡散層と第４のＮ型拡散層を出力端子Ｖｏｕｔに電気接続し、第１のＮ型拡散層と第２のゲート電極端子を外部電源端子Ｖｃｃに接続し、第３のＮ型拡散層と第１のゲート電極端子を内部電源端子Ｖｂａｔに接続することで、第２の実施形態の電源システムを構成することができる。

１・・・Ｎ型拡散層
２、６・・・ドレイン端子
２ａ、４ａ、６ａ、８ａ・・・Ｐ型拡散層
３、７・・・ゲート電極端子
４、８・・・ソース端子
５・・・Ｎ型ウェル（Ｎｗｅｌｌ）
９、１０・・・寄生ダイオード
ＰＳＵＢ・・・Ｐ型半導体基板
ＳＷ１・・・第１のスイッチング素子
ＳＷ２・・・第２のスイッチング素子
Ｖｂａｔ・・・内部電源端子
Ｖｃｃ・・・外部電源端子
Ｖｏｕｔ・・・出力端子

Claims

Ｐ形半導体基板上にＮ型ウェルが設けられ、前記Ｎ型ウェル内にＰ型ＭＯＳＦＥＴから成る第１のスイッチ素子と第２のスイッチ素子が設けれたダイオードＯＲ回路により内部電源端子と外部電源端子を出力端子へつなぎ替えて出力端子に電源電圧を供給する電源システムであって、前記Ｎ型ウェル内に一列に順番に、第１のスイッチ素子の第１のＰ型拡散層と、第１のゲート電極端子と、第２のＰ型拡散層と、前記Ｎ型ウェルの電位を供給するＮ型拡散層と、第２のスイッチ素子の第４のＰ型拡散層と、第２のゲート電極端子と、第３のＰ型拡散層の順に拡散層を配列し、前記第１のゲート電極端子と前記第２のゲート電極端子を前記Ｎ型ウェルの領域を横切るパターンに形成し、前記Ｎ型拡散層と前記第２のＰ型拡散層と前記第４のＰ型拡散層を前記出力端子に電気接続し、前記第１のＰ型拡散層と前記第２のゲート電極端子を前記外部電源端子に接続し、前記第３のＰ型拡散層と前記第１のゲート電極端子を前記内部電源端子に接続したことを特徴とする電源システム。
Ｎ形半導体基板上にＰ型ウェルが設けられ、前記Ｐ型ウェル内にＮ型ＭＯＳＦＥＴから成る第１のスイッチ素子と第２のスイッチ素子が設けれたダイオードＯＲ回路により内部電源端子と外部電源端子を出力端子へつなぎ替えて出力端子に電源電圧を供給する電源システムであって、前記Ｐ型ウェル内に一列に順番に、第１のスイッチ素子の第１のＮ型拡散層と、第１のゲート電極端子と、第２のＮ型拡散層と、前記Ｐ型ウェルの電位を供給するＰ型拡散層と、第２のスイッチ素子の第４のＮ型拡散層と、第２のゲート電極端子と、第３のＮ型拡散層の順に拡散層を配列し、前記第１のゲート電極端子と前記第２のゲート電極端子を前記Ｐ型ウェルの領域を横切るパターンに形成し、前記Ｐ型拡散層と前記第２のＮ型拡散層と前記第４のＮ型拡散層を前記出力端子に電気接続し、前記第１のＮ型拡散層と前記第２のゲート電極端子を前記外部電源端子に接続し、前記第３のＮ型拡散層と前記第１のゲート電極端子を前記内部電源端子に接続したことを特徴とする電源システム。