JP2011009505A - ３次元実装基板および３次元実装基板の製法 - Google Patents

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Abstract

【課題】誘導性配線となってしまうＺ方向配線があっても、インピーダンス整合がとれる三次元実装基板を提供する。
【解決手段】第１のプリント配線基板１の板厚方向に、第２のプリント配線基板２を、空間を介して積み重ねられるように設ける。第１のプリント配線基板１と、第２のプリント配線基板２との間の空間を介して板厚方向にＺ方向配線部３を設けて、第１のプリント配線基板１と、第２のプリント配線基板２とを接続する。Ｚ方向配線部３と第１のプリント配線基板１および第２のプリント配線基板２との接続部分には、それぞれ容量性とされる先端開放スタブ９１、９２が設ける。
【選択図】図１

Description

この発明は、３次元実装基板および３次元実装基板の製法に関する。
例えば特許文献１（特開２００９-０３０９７８号公報）などに開示されているように、実装基板の面積を小さくするため、二階建て実装やＰＯＰ（Package-On-Package）といった三次元実装技術が使用される。
図７は、二階建て実装基板の一例の断面図を示すものである。図７の例では、複数枚のプリント配線基板が積層された一階の積層基板１と、複数枚のプリント配線基板が積層された二階の積層基板２とからなる。
ここで、以下の説明においては、基板１，２のプリント配線が施される面の横方向および縦方向をＸ方向およびＹ方向として、これらＸ，Ｙ方向に直交する基板の厚さ方向（基板の板厚方向）をＺ方向という。
図７の例においては、一階の積層基板１の上に、空間を介して、二階の積層基板２を積み重ねて配置する。
図示は省略するが、一階の積層基板１および二階の積層基板２の各層の基板面上には、銅箔パターンからなる配線ライン（以下、単にラインという）が形成されている。また、図示は省略するが、一階の積層基板１の上面および二階の積層基板２の上面には、抵抗素子や容量素子、インダクタンス素子などが配置される。そして、図７の例では、さらに、一階の積層基板１の上面および二階の積層基板２の上面には、ＩＣ４およびＩＣ５が半田付けされて設けられている。
一階の積層基板１の上面のラインと二階の積層基板２の上面のラインとの間を、Ｚ方向に電気的に接続するための導体配線は、図７の例では、半田ボール３が用いられる。
この半田ボール３を用いた、一階の積層基板１の二階の積層基板２とを電気的に接続するＺ方向の導体配線部分の構成例を図８に示す。なお、図８（Ａ）は、二階の積層基板２の上面を上から見た図であり、図８（Ｂ）は、図７において一点鎖線により囲んだ部分の拡大図に相当する。
図８（Ｂ）に示すように、一階の積層基板１の上面には、信号ラインの配線導体パターン１１が形成されていると共に、一階の積層基板１の下側の面には、アース導体パターン１２が形成されている。信号ラインの配線導体パターン１１の、半田ボール３を介して、二階の積層基板２と接続する部分は、半田付け用のランド１１Ａとされている。
信号ラインの配線導体パターン１１は、ストリップラインやマイクロストリップラインの構成とされている。また、信号ラインの配線導体パターン１１は、その配線導体パターン１１と同じ基板面上に、当該配線導体パターンに沿ったグランド導体が配される構造のコプレーナウェーブガイドの構成とされる場合もある。
図８（Ａ）に示すように、二階の積層基板２の上面には、信号ラインの配線導体パターン２１が形成されている。一方、一階の積層基板１の下側の面には、アース導体パターン２２が形成されている。
信号ラインの配線導体パターン２１も、信号ラインの配線導体パターンと同様に、ストリップラインやマイクロストリップラインの構成とされる。信号ラインの配線導体パターン２１は、コプレーナウェーブガイドの構成とされる場合もある。
そして、二階の積層基板２の、半田ボール３を介して、一階の積層基板１と接続する部分には、Ｚ方向のスルーホールビア２３が設けられている。
信号ライン２１の配線導体パターン２１のスルーホールビア２３上の部分は、ランド２１Ａとされている。つまり、図８（Ａ）に示すように、配線導体パターン２１は、スルーホールビア２３の部分では、当該スルーホールビアの周囲を囲むような形状のランド２１Ａとされてされる。このランド２１Ａは、スルーホールビア２３の内壁面の導体２３Ａと接続されている。
なお、信号ラインの配線導体パターン１１のランド１１Ａも、ランド２１Ａと同様の形状であり、スルーホールビア２３の内壁面の導体２３Ａと接続されている。
そして、二階の積層基板２の下側の面のスルーホールビア２３の開口が露呈する部分には、ランド２１Ａと同様形状のランド２４Ａと形成されている。このランド２４Ａは、半田ボール３との接続部分となる。
半田ボール３は、一階の積層基板１の配線導体パターン１１のランド１１Ａと、二階の積層基板２のスルーホールビア２３の下側のランド２４Ａとの間を接続するようにする。
なお、図７において、ＩＣ４およびＩＣ５の下側の半円は、それぞれ一階の積層基板１および二階の積層基板２の配線導体パターンとの接続用の半田部分を示している。
図９は、三次元実装基板の他の例である。この例は、前述したＰＯＰ（Package-On-Package）の場合の例である。
すなわち、この図９の例も、図７の例と同様に、ＩＣ４が設けられている一階の積層基板１と、ＩＣ５が設けられている二階の積層基板２が、空間を介して、Ｚ方向の導体配線部材を介して、電気的に接続された構造のものである。
ただし、この図９の例では、一階の積層基板１および二階の積層基板２は、それぞれＩＣ４およびＩＣ５が設けられている面側が絶縁性樹脂７Ａおよび７Ｂによりモールドされて、パッケージ化されている。つまり、この図９の例は、２個の半導体パッケージが、二階建てのように、Ｚ方向に積層されたものである。
図９の例では、ＩＣ４およびＩＣ５は、それぞれワイヤボンディングにより接続線６Ａ，６Ｂおよび６Ｃ，６Ｄにより、一階の積層基板１の上面および二階の積層基板２の上面の導体パターンと接続されている。絶縁性樹脂７Ａ，７Ｂによるモールドは、ワイヤボンディングによる接続線６Ａ，６Ｂおよび６Ｃ，６Ｄの部分を完全にモールド内に隠すようにするため、一階の積層基板１と二階の積層基板２との間の空間は、比較的、広い。
そして、この図９の例では、Ｚ方向の導体配線部材は、絶縁性樹脂７Ａを貫通して一階の積層基板１の上面の導体パターンと接続されている銅ポスト３１と、半田ボール３２とからなる。
なお、二階の積層基板２の下側の面の、半田ボール３２により接続される部分の構造は、図７の例と同様に、図８のようなものとなっている。
図１０は、三次元実装基板のさらに他の例である。この図１０の例は、一階の積層基板１と二階の積層基板２との間のＺ方向の導体配線部材による電気的接続の方法が、前述の２つの例とは異なる。
すなわち、図１０の例では、Ｚ方向の導体配線部材は、脚柱基板３３と銅ポスト３４と半田ボール３５とからなる。
脚柱基板３３には、Ｚ方向のスルーホールビアが形成されており、そのスルーホールビアに銅ポスト３４が嵌挿されている。そして、この銅ポスト３４が嵌挿されている脚柱基板３３が、一階の積層基板１と二階の積層基板２との間の空間に介挿される。そして、銅ポスト３４の中心線方向の下側が、半田ボール３５により、一階の積層基板１と接続され、また、銅ポスト３４の中心線方向の上側が、半田ボール３５により、二階の積層基板２と接続される。
この図１０の例は、脚柱基板３３を用いることで、一階の積層基板１と二階の積層基板２との間の空間を比較的容易に確保することができて、ＩＣやその他の素子を一階の積層基板１上に配置することが容易になる。
なお、図１０の例においては、ニ階の積層基板２の上面には、２個のＩＣ５Ａ，５Ｂが設けられている。また、８Ａ，８Ｂ，８Ｃ，８Ｄ，８Ｅは、抵抗器、コンデンサやコイルなど、積層基板１，２の上面において、回路素子として接続されるその他の素子を示すものである。
特開２００９−０３０９７８号公報
ところで、３次元実装基板において、一階や二階の単体回路基板や半導体パッケージ内の配線としては、インピーダンスを一定値に制御した配線（いわゆる、インピーダンス整合ライン、インピーダンス・コントロール・ライン）を引くことができる。
無線通信等の高周波回路や、高速ディジタル回路の基板では、電力効率向上や、信号伝送品質向上のため、ストリップライン、マイクロストリップライン、コプレーナーウェーブガイドといった配線構造を用いることで、配線の特性インピーダンスを所定の値（一般には５０Ω）に制御する。これにより、所謂、インピーダンス整合をとって信号反射損失（反射雑音）を防止し、ＴＥＭ（Transverse Electro-Magnetic）伝送、または、準ＴＥＭ伝送を実現している。
しかしながら、三次元実装基板において、空間を介してＺ方向に積み重ねられた複数の回路基板や半導体パッケージ間を接続するためのＺ方向導体配線は、個々の配線導体をグランド（接地）導体で充分遮蔽することが困難である。このため、複数の回路基板や半導体パッケージ間を接続するためのＺ方向の導体配線は、グランド・フリーに近い状態のため、インピーダンスの制御ができない。
すなわち、前記Ｚ方向の導体配線は、図７の例では、半田ボール３、図９の例では、銅ポスト３１と半田ボール３２、図１０の例では、脚柱基板３３と銅ポスト３４と半田ボール３５であるが、これらをグランド導体で十分に遮蔽することは困難である。
したがって、三次元実装基板におけるＺ方向の導体配線は、グランド・フリーに近い状態のため、高周波信号や高速ディジタル信号では、誘導性配線（インダクタ）として働いてしまう。そして、この誘導性配線（インダクタ）が、インピーダンス不整合による、反射雑音、放射雑音の原因となってしまう。
その結果、三次元実装基板においては、例えば、外部入出力端子を持つ一階の基板１以外、即ち、二階以上の基板には、高周波回路や、高速ディジタル回路を配置できないという問題が生じる。
例えば、図７の二階建て実装基板の例において、二階の積層基板２のＩＣ５が、例えばアンテナを通じて受信した信号を増幅するＲＦアンプなどのＲＦ回路であり、一階の積層基板１のＩＣ４が高速のデジタル信号処理回路である場合を想定する。
このような場合において、図１１に示すように、ＩＣ５の出力端をＡ点、二階の積層基板２と半田ボール３との接続端をＢ点、当該半田ボール３と一階の積層基板１との接続端をＣ点、一階の積層基板１上のＩＣ４の入力端をＤ点とする。
この図１１のＡ，Ｂ，Ｃ，Ｄの各点におけるインピーダンスを確認すると、図１２に示すようなものとなる。すなわち、図１２は、前記Ａ−Ｄの系が全て５０Ω系と仮定した高周波回路において、スミスチャートを用いて、インピーダンスの確認をした図である。以下、この図１２について説明する。
ここでは、ＩＣ５の出力端Ａ点からＢ点までが、二階の積層基板２の回路である。そして、ＩＣ５（その出力端の整合回路も含む）の出力インピーダンスＺＡも５０Ωならば、ストリップライン、マイクロストリップライン、コプレーナーウェーブガイド等の積層基板２内の配線も、特性インピーダンス５０Ωである。したがって、Ｂ点における出力インピーダンスＺＢは５０Ωになっている。
しかしながら、Ｂ点とＣ点を結ぶ、Ｚ方向配線は、この図１２の例では、はんだボール３であって、配線周囲を充分にグランド導体で囲むことができず、必然的に、誘導性配線になってしまう。すなわち、この配線の特性インピーダンスは５０Ωよりも高く、Ｃ点の出力インピーダンスＺＣのスミスチャートは、図１２に示すように、ほぼ定抵抗円上を上側に回ってしまう。つまり、インピーダンス不整合が起きるのである。
一旦、インピーダンス不整合の素子が挿入されると、その後に、たとえ特性インピーダンス５０Ω線路を接続したとしても、ほぼ定反射係数円上を回るだけで、スミスチャート中心の５０Ω整合点には戻らない。すなわち、一階の積層基板１上のＩＣ４では、入力端の整合回路によって、入力インピーダンスが５０Ωに制御されているが、その入力ポートＤ点での特性インピーダンスＺＤは、５０Ω整合がとれず、反射損失が発生する。
この発明は、上記の問題点にかんがみ、誘導性配線となってしまうＺ方向配線があっても、インピーダンス整合がとれる三次元実装基板を提供することを目的とする。
上記の課題を解決するために、この発明は、
第１のプリント配線基板と、
前記第１のプリント配線基板の板厚方向に、空間を介して積み重ねられるように設けられる第２のプリント配線基板と、
前記第１のプリント配線基板と、前記第２のプリント配線基板との間の前記空間を介して板厚方向に電気的に接続する板厚方向配線部と、
を備え、
前記板厚方向配線部と前記第１のプリント配線基板および前記第２のプリント配線基板との接続部分には、それぞれ容量性とされる先端開放スタブが設けられた
ことを特徴とする三次元実装基板を提供する。
上記の構成を備えるこの発明によれば、誘導性配線となる板厚方向配線部の両端に、容量性の先端開放スタブが設けられている。この構成により、インダクタである板厚方向配線部のアドミッタンスは、キャパシタである先端開放スタブのアドミッタンスにより相殺される。したがって、誘導性配線となる板厚方向配線部により、第１のプリント配線基板と第２のプリント配線基板とを中継しても、第２のプリント配線基板上のデバイスと、第１のプリント配線基板上のデバイスとのインピーダンス整合をとることが可能になる。
この発明によれば、第１のプリント配線基板と第２のプリント配線基板との間を板厚方向配線部により接続しても、第２のプリント配線基板上のデバイスと、第１のプリント配線基板上のデバイスとのインピーダンス整合をとることが可能になる。
この発明による三次元実装基板の実施形態の要部の構成を説明するための図である。 この発明による三次元実装基板の実施形態の要部の等価回路を示す図である。 この発明による三次元実装基板の実施形態の要部の構成例を説明するために用いる図である。 この発明による三次元実装基板の実施形態の要部の構成例による作用を説明するための図である。 この発明による三次元実装基板の実施形態の要部の他の構成例を説明するための図である。 この発明による三次元実装基板の実施形態の要部の他の構成例を説明するための図である。 三次元実装基板の構成例を説明するための図である。 従来の三次元実装基板の構成例の要部の構成を説明するための図である。 三次元実装基板の他の構成例を説明するための図である。 三次元実装基板のさらに他の構成例を説明するための図である。 従来の三次元実装基板の構成例の要部の構成による作用を説明するために用いる図である。 従来の三次元実装基板の構成例の要部の構成による作用を説明するための図である。
以下、この発明による三次元実装基板の実施形態を、図を参照しながら説明する。以下に説明する実施形態は、図７および図８を用いて説明した、一階の積層基板１と二階の積層基板２とを半田ボール３をＺ方向配線として接続した２階建て実装基板の場合に、この発明を適用した例である。
図１は、この発明による実施形態の２階建て実装基板の要部の構成例を示す図である。この発明による実施形態の２階建て実装基板の全体の概要の構成は、図７に示したものと同様である。
そして、図１のうち、図１（Ａ）および（Ｂ）は、図８（Ａ）および（Ｂ）に示したものと全く同一のものであり、これは、この発明による実施形態の二階建て実装基板の要部の比較例である。
図１（Ｃ），（Ｄ），（Ｅ）が、この発明による実施形態の二階建て実装基板の要部の構成例を示すものである。図１（Ｄ）は、この発明による実施形態の二階建て実装基板の要部の断面図を示すもので、比較例の図１（Ｂ）に対応する部分である。
また、図１（Ｃ）は、この発明の実施形態において、二階の積層基板２の上面を上から見た図である。さらに、図１（Ｅ）は、一階の積層基板１の下側の面を下から見た図である。
なお、図１において、前述した図７および図８で説明した部分と同一部分には、同一参照符号を付してある。
この実施形態においては、図１（Ｃ）および（Ｄ）に示すように、二階の積層基板２の上面には、信号ライン２１のランド２１Ａから延長される先端開放スタブ（オープンスタブ）９１を設ける。この例では、この先端開放スタブ９１は、ストリップラインあるいはマイクロストリップラインとして形成される。この先端開放スタブ９１は、コプレーナウェーブガイドの構成としても良い。
この例では、この先端開放スタブ９１の長さは、一階の積層基板１と２階の積層基板２との間を伝送させる信号の波長をλとしたとき、λ／４以下になるようにされて、容量性、つまりキャパシタＣ１として働くように構成されている。
一方、一階の積層基板１の半田ボール３が接続されるランド１１Ａの部分には、図１（Ｄ）に示すように、ランド１１Ａから一階の積層基板１の下側に貫通するスルーホールビア９２が設けられる。このスルーホールビア９２の一階の積層基板１の下側の面は、信号ラインやアース導体とは接続されない孤立のランド９２Ａとされている。ランド１１Ａと孤立のランド９２Ａとは、スルーホールビア９２の内壁面の導体９２Ｂを通じて互いに接続されている。
したがって、このスルーホールビア９２は、ランド１１Ａに接続されている先端開放スタブとなる。そして、このスルーホールビア９２からなる先端開放スタブの実行長も、λ／４以下になるようにされて、容量性、つまりキャパシタＣ２として働くように構成されている。
そして、この例では、先端開放スタブ９１で構成されるキャパシタＣ１の容量と、スルーホールビア９２からなる先端開放スタブで構成されるキャパシタＣ２の容量とは、この例では、等しくなるように構成される。
この実施形態においては、以上のように、二階の積層基板２においては、半田ボール３が電気的に接続されるランド２１Ａに対して先端開放スタブ９１が接続されている。また、一階の積層基板１においては、同様に半田ボール３が電気的に接続されるランド１１Ａに対してスルーホールビア９２からなる先端開放スタブが接続されている。
そして、このように、先端開放スタブ９１、９２が設けられている一階の積層基板１と、二階の積層基板２とが、Ｚ方向の配線部材としての半田ボール３により接続されて、二階建て基板が構成される。
以上のようにして構成された２階建て基板において、Ｚ方向の配線部材としての半田ボール３を介して一階の積層基板１と二階の積層基板２との接続部分の等価回路を、図２に示す。
すなわち、図２に示すように、一階の積層基板１上の信号ラインの配線導体パターン１１と、二階の積層基板２上の信号ラインの配線導体パターン２１とは、Ｚ方向の配線からなるインダクタ１０１を介して接続される。Ｚ方向の配線１０１のこの例では、半田ボール３で構成され、前述したように、等価的にインダクタンスＬのインダクタ１０１が接続されていることになる。
そして、一階の積層基板１上の信号ラインの配線導体パターン１１とＺ方向の配線からなるインダクタ１０１との接続点は、スルーホールビア９２からなる先端開放スタブで構成されるキャパシタ１０２を介して接地される。
また、二階の積層基板２上の信号ラインの配線導体パターン２１とＺ方向の配線からなるインダクタ１０１との接続点は、先端開放スタブ９１で構成されるキャパシタ１０３を介して接地される。
この図２から判るように、Ｚ方向の配線１０１の両端に接続される先端開放スタブは、等価的に並列コンデンサとして機能する。この実施形態では、２つの先端開放スタブからなるキャパシタ１０２，１０３の容量値を、等しい容量Ｃとなるように構成する。そして、この実施形態では、Ｚ方向の配線１０１のインダクタンスＬと、これらキャパシタ１０２，１０３の容量値Ｃとが、図３に示すような関係式（１）が成り立つようにする。
すなわち、インダクタ１０１であるＺ方向の配線のアドミッタンスＹＬを、キャパシタである、Ｚ方向の配線の先端開放スタブのアドミッタンスＹＣで相殺させるものである。
これにより、一階の積層基板１と二階の積層基板２とをＺ方向の配線により中継しても、一階の積層基板１上のデバイスと、二階の積層基板２上のデバイスとのインピーダンス整合をとることが可能である。
以上の説明は、図７の構成の二階建て実装基板の場合であったが、図９のＰＯＰの三次元実装基板の場合、および図１０の二階建て実装基板の場合にも、全く同様にして、Ｚ方向の配線の両端に先端開放スタブを設けることにより、同様に構成することができる。
前述の従来例の図１２に対応する図４を用いて、この実施形態の構成による効果を確認する。すなわち、図４は、図１１の前記Ａ，Ｂ，Ｃ，Ｄの各点の経路の系が全て５０Ω系と仮定した高周波回路において、スミスチャートを用いて、インピーダンスの確認をした図である。
この図４の例においては、Ｂ点とＺ方向の配線との間には、先端開放スタブ９１が接続されたので、Ｚ方向の配線とこの先端開放スタブ９１との接続点をＳ点とする。また、Ｃ点とＺ方向の配線との間には、先端開放スタブ９２Ｓが接続されたので、Ｚ方向の配線とこの先端開放スタブ９２Ｓとの接続点をＴ点とする。
図４に示すように、二階の積層基板２の信号ライン２１と、先端開放スタブ９１との接続点となるＢ点では、図１２の場合と同様に、出力インピーダンスＺＢは５０Ωになっている。
次に、Ｓ点の特性インピーダンスＺＳは、スミスチャートにおいては、先端開放スタブ９１の存在により、Ｂ点の出力インピーダンスＺＢの状態から、等コンダクタンス円（定コンダクタンス円）を下に回った図４に示すようなものとなる。
そして、Ｔ点の特性インピーダンスＺＴは、スミスチャートにおいては、Ｚ方向配線による誘導性配線により、等抵抗円（定抵抗円）を上に回った図４に示すようなものとなる。
そして、この実施形態におけるＣ点の特性インピーダンスＺＣ´は、スミスチャートにおいては、先端開放スタブ９２Ｓの存在により、Ｔ点の特性インピーダンスＺＴの状態から、等コンダクタンス円を下に回った図４に示すようなものとなる。
すなわち、誘導性のＺ方向配線（Ｓ点〜Ｔ点）によって、インピーダンスがほぼ定抵抗円上を上側に回るが、当該Ｚ方向配線の両端の先端開放スタブ（Ｂ点〜Ｓ点、Ｔ点〜Ｃ点）の容量Ｃにより、ほぼ定コンダクタンス円を下に回すことで、それを打ち消している。これにより、Ｃ点および一階の積層基板１上のデバイスの入力ポートで、インピーダンス整合が成立させられている。
［先端開放スタブの他の構成例］
二階の積層基板２の信号ラインの配線導体パターン２１のランド２１Ａから形成されている先端開放スタブ９１は、上述したようなストリップラインやマイクロストリップラインの構成に限られるものではない。
例えば図５に示すように、信号ラインの配線導体パターン２１のランド２１Ａに扇形の導体パターンを接続させることによっても、先端開放スタブを構成することができる。
また、図１の例では、スルーホールビア９２により先端開放スタブを構成するようにしたが、先端開放スタブは、ブラインドビアを用いても構成することができる。
例えば、図６（Ｄ），（Ｅ）に示すように、一階の積層基板１が３層以上のものであるとして、図１（Ｄ）の例のスルーホールビア９２の代わりに、２層までのブラインドビア９３の構成とし、これを先端開放スタブとすることができる。
また、先端開放スタブは、スルーホールビアやブラインドビアとストリップラインや扇形の先端開放スタブとの結合としても構成することができる。
［実施形態の効果］
上述のようにして、二階建て実装基板やＰＯＰ基板などの三次元実装基板において、誘導性のＺ方向の配線を含めてインピーダンス整合を実現することができる。
したがって、三次元実装基板において、異なる階に高周波デバイスを設けて、高周波信号の伝送する場合に、送信電力の劣化、変調歪み、感度劣化等を低減することができるという効果がある。
また、三次元実装基板において、異なる階に存在するデバイス間で高速にデジタル信号を伝送する高速デジタル回路を実装する場合に、信号歪み（特にリップル）、放射雑音を低減することができるという効果がある。
換言すれば、三次元実装基板において、二階よりも上の階の基板にも、高周波回路や高速デジタル回路を配置することが可能となる。
［他の実施形態および変形例］
以上の実施形態では、第１のプリント配線基板および第２のプリント配線基板は、共に複数枚のプリント配線基板が積層された構造であったが、第１のプリント配線基板および第２のプリント配線基板は、それぞれ１枚のプリント配線基板からなるものでも良い。
なお、先端開放スタブ９１は、ストリップラインの構成ではなく、コプレーナウエーブガイドの構成とするようにしてもよい。
上述の実施形態では、キャパシタＣ１の容量と、キャパシタＣ２の容量とを等しくしたが、必ずしも、キャパシタＣ１の容量と、キャパシタＣ２の容量とを等しくする必要はない。
すなわち、キャパシタＣ１の容量と、キャパシタＣ２の容量とが等しい場合には、前述したように、インピーダンス整合が最適の状態で取れる。しかし、キャパシタＣ１の容量と、キャパシタＣ２の容量とが等しくなくても、誘導性のＺ方向の配線によるインピーダンスの不整合を改善することができ、反射雑音、放射雑音を軽減することができる。
なお、上述の実施形態では、二階建ての基板の場合について説明したが、三階建て以上の三次元実装基板において、異なる階の基板間をＺ方向配線により接続する場合に、それぞれのＺ方向配線部に対して、この発明を適用することができる。
１…一階の積層基板、２…二階の積層基板、３…半田ボール、１１，２１…信号ラインの配線導体パターン、１２，２２…グランドの配線導体パターン、９１…先端開放スタブ、９２…先端開放スタブを構成するスルーホールビア

Claims (7)

  1. 第１のプリント配線基板と、
    前記第１のプリント配線基板の板厚方向に、空間を介して積み重ねられるように設けられる第２のプリント配線基板と、
    前記第１のプリント配線基板と、前記第２のプリント配線基板との間の前記空間を介して板厚方向に電気的に接続する板厚方向配線部と、
    を備え、
    前記板厚方向配線部と前記第１のプリント配線基板および前記第２のプリント配線基板との接続部分には、それぞれ容量性とされる先端開放スタブが設けられた
    三次元実装基板。
  2. 請求項１に記載の三次元実装基板において、
    前記先端開放スタブは、前記第１のプリント配線基板と前記第２のプリント配線基板との間を伝送させる信号の波長の１／４以下のストリップラインからなる
    三次元実装基板。
  3. 請求項１に記載の三次元実装基板において、
    前記先端開放スタブは、スルーホールビア、ブラインドビア、スルーホールビアとストリップラインとの結合、またはブラインドビアとストリップラインとの結合、のうちのいずれかで構成される
    三次元実装基板。
  4. 請求項１に記載の三次元実装基板において、
    前記板厚方向配線部は、半田ボールからなる
    三次元実装基板。
  5. 請求項１に記載の三次元実装基板において、
    前記第１のプリント配線基板および前記第２のプリント配線基板は、樹脂によりモールドされてパッケージ化されていると共に、
    前記板厚方向配線部は、前記樹脂を貫通して設けられる銅ポストと、半田ボールとからなる
    三次元実装基板。
  6. 請求項１に記載の三次元実装基板において、
    前記板厚方向配線部は、脚柱基板と銅ポストと半田ボールとからなる
    三次元実装基板。
  7. 第１のプリント配線基板と、前記第１のプリント配線基板の板厚方向に、空間を介して積み重ねられるように設けられる第２のプリント配線基板との間を、板厚方向配線部により、前記空間を介して板厚方向に電気的に接続する三次元実装基板の製法において、
    前記板厚方向配線部と前記第１のプリント配線基板および前記第２のプリント配線基板との接続部分に、それぞれ容量性とされる先端開放スタブが設けておき、
    前記先端開放スタブを備える前記第１のプリント配線基板および前記第２のプリント配線基板との接続部分を、前記板厚方向配線部により接続する
    三次元実装基板の製法。
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