JP2011004564A - 電源装置 - Google Patents

Abstract

【課題】電源装置の端子が地絡しても内部素子の破壊を防止する。
【解決手段】ＤＣ−ＤＣコンバータ７０には、制御回路１、レギュレータ２、ゲートドライバ３、地絡保護回路４、ＰｃｈＤＭＯＳトランジスタＰＤＴ２、端子Ｐｏｕｔ、端子Ｐｖｃｃ、端子Ｐｖｉｎ、及び端子Ｐｖｓｓが設けられる。地絡保護回路４には、ＮｃｈＤＭＯＳトランジスタＮＤＴ２、ＮＰＮトランジスタＮＰＮＴ１、ダイオードＤ１、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。地絡保護回路４は、端子Ｐｖｃｃが地絡した場合、ＮｃｈＤＭＯＳトランジスタＮＤＴ２がオフし、端子Ｐｖｃｃに接続されるノードＮ５と内部生成電圧Ｖｃｃが印加されるノードＮ３の間を遮断して内部素子の破壊を防止する。
【選択図】図１

Description

本発明は、電源装置に関する。

電源として使用されるＤＣ−ＤＣコンバータには、同期整流型と非同期整流型がある。非同期整流型ＤＣ−ＤＣコンバータは、内部回路の素子数や部品点数が同期整流型よりも比較的少なくできる（例えば、特許文献１参照。）。出力トランジスタにＰｃｈＤＭＯＳトランジスタを用いた非同期整流型ＤＣ−ＤＣコンバータでは、外部から供給される入力電圧と、内部で生成され、入力電圧より低電圧な内部生成電圧とが使用される。この非同期整流型ＤＣ−ＤＣコンバータには、入力電圧が入力される第１の端子と内部生成電圧が入力される第２の端子の間に外付けのデカップリングコンデンサが設けられる（例えば、非特許文献１参照。）。

非特許文献１などに記載される非同期整流型ＤＣ−ＤＣコンバータは、例えば外付け部品などの故障により、第２の端子が地絡した場合、出力トランジスタやゲートドライバを構成するトランジスタなどの素子にゲート絶縁破壊電圧以上の電圧が印加され、その結果ＤＣ−ＤＣコンバータの内部素子が破壊するという問題点がある。同様に、ハイサイド側にＰｃｈＤＭＯＳトランジスタを用いたモータドライバでは、端子が地絡した場合、内部素子が破壊するという問題点がある。

特開２００１−２５２３９号公報

Ｎａｔｉｏｎａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ 製品データシート、ＬＭ５０８５「７５Ｖ Ｃｏｎｓｔａｎｔ Ｏｎ−Ｔｉｍｅ ＰＦＥＴ Ｂｕｃｋ Ｓｗｉｔｃｈｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ」、頁１０

本発明は、端子が地絡しても内部素子の破壊を防止できる電源装置を提供することにある。

本発明の一態様の電源装置は、内部生成電圧を発生する内部電源と、前記内部生成電圧よりも高電圧の入力電圧が入力される第１の端子と前記内部生成電圧が入力される第２の端子の間に設けられるデカップリングコンデンサと、前記入力電圧及び前記内部生成電圧が供給され、制御信号を生成するゲートドライバと、前記入力電圧が供給され、ゲートに前記制御信号が入力され、前記制御信号に基づいて出力電圧を生成する出力トランジスタと、前記入力電圧及び前記内部生成電圧が供給され、前記ゲートドライバと前記第１及び第２の端子の間に設けられ、前記第２の端子が地絡したときに前記ゲートドライバと前記第２の端子の間を遮断する地絡保護回路とを具備することを特徴とする。

更に、本発明の他態様の電源装置は、内部生成電圧を発生する内部電源と、前記内部生成電圧よりも高電圧の入力電圧が入力される第１の端子と前記内部生成電圧が入力される第２の端子の間に設けられるデカップリングコンデンサと、ソースに前記入力電圧が印加され、ゲートに制御回路の出力信号が入力される第１のＰｃｈＤＭＯＳトランジスタと、ドレインが前記第１のＰｃｈＤＭＯＳトランジスタのドレインに接続され、ゲートに前記制御回路の出力信号が入力され、ソースに前記内部生成電圧が印加される第１のＮｃｈＤＭＯＳトランジスタとを有し、制御信号を生成するゲートドライバと、ソースに前記入力電圧が印加され、ゲートに前記制御信号が入力され、前記制御信号に基づいてドレインから出力電圧を出力する第２のＰｃｈＤＭＯＳトランジスタと、前記入力電圧及び前記内部生成電圧が供給され、前記ゲートドライバと前記第１及び第２の端子の間に設けられ、前記第２の端子が地絡したときに前記ゲートドライバと前記第２の端子の間を遮断する地絡保護回路とを具備することを特徴とする。

本発明によれば、端子が地絡しても内部素子の破壊を防止できる電源装置を提供することができる。

本発明の実施例１に係るＤＣ−ＤＣコンバータの概略構成を示す回路図。 本発明の実施例１に係る比較例ＤＣ−ＤＣコンバータの概略構成を示す回路図。 本発明の実施例１に係る地絡保護回路の動作を説明する図。 本発明の実施例２に係るＤＣ−ＤＣコンバータの概略構成を示す回路図。 本発明の実施例３に係るＤＣ−ＤＣコンバータの概略構成を示す回路図。 本発明の実施例４に係るＤＣ−ＤＣコンバータの概略構成を示す回路図。 本発明の実施例５に係るＤＣ−ＤＣコンバータの概略構成を示す回路図。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る電源装置について、図面を参照して説明する。図１は電源装置としてのＤＣ−ＤＣコンバータの概略構成を示す回路図、図２は比較例のＤＣ−ＤＣコンバータの概略構成を示す回路図である。本実施例では、端子と内部素子の間に地絡保護回路を設けている。

図１に示すように、ＤＣ−ＤＣコンバータ７０には、制御回路１、レギュレータ２、ゲートドライバ３、地絡保護回路４、ＰｃｈＤＭＯＳトランジスタＰＤＴ２、端子Ｐｏｕｔ、端子Ｐｖｃｃ、端子Ｐｖｉｎ、及び端子Ｐｖｓｓが設けられる。ＤＣ−ＤＣコンバータ７０は、非同期整流型で、降圧型ＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータ７０は、民生用製品、フラットＴＶシステム、ＬＣＤ表示装置、ＤＶＤ、電源回路、分散電源システムなどに適用される。

制御回路１は、端子Ｐｖｉｎを介して入力される高電位側電源電圧である入力電圧Ｖｉｎが印加され、接地端子である端子ＰＶｓｓに接続される低電位側電源Ｖｓｓ電圧が印加され、ＯＮ／ＯＦＦ信号が入力され、出力側のノードＮ１からレベルシフトされた信号が出力される。なお、入力電圧ＶｉｎはＤＣ電圧である。

内部電源としてのレギュレータ２は、高電位側電源電圧である入力電圧Ｖｉｎが印加され、低電位側電源Ｖｓｓに接続され、内部生成電圧Ｖｃｃを生成し、出力側のノードＮ３から内部生成電圧Ｖｃｃを出力する。ここで、入力電圧Ｖｉｎ、内部生成電圧Ｖｃｃの関係は、
Vin＞Vcc＞０・・・・・・・・・・・・・・・・・・・・式（１）
に設定される。

ゲートドライバ３は、制御回路１と出力トランジスタとしてのＰｃｈＤＭＯＳトランジスタＰＤＴ２の間に設けられ、制御回路１から出力されるノードＮ１の信号が入力され、出力側のノードＮ２からＰｃｈＤＭＯＳトランジスタＰＤＴ２を制御する制御信号を出力する。

ゲートドライバ３には、ＰｃｈＤＭＯＳトランジスタＰＤＴ１とＮｃｈＤＭＯＳトランジスタＮＤＴ１が設けられる。ＰｃｈＤＭＯＳトランジスタＰＤＴ１は、ソースに入力電圧Ｖｉｎが印加され、ゲートがノードＮ１に接続され、ドレインがノードＮ２に接続される。ＮｃｈＤＭＯＳトランジスタＮＤＴ１は、ドレインがノードＮ２に接続され、ゲートがノードＮ１に接続され、ソースに内部生成電圧Ｖｃｃが印加（ソースがノードＮ３に接続）される。

ＰｃｈＤＭＯＳトランジスタＰＤＴ２は、ゲートドライバ３から出力される制御信号（ノードＮ２の信号）が入力され、降圧された出力電圧Ｖｏｕｔを生成し、端子Ｐｏｕｔを介して外部に出力電圧Ｖｏｕｔを出力する。ＰｃｈＤＭＯＳトランジスタＰＤＴ２は、ハイサイド出力トランジスタである。

地絡保護回路４は、ゲートドライバ３と端子Ｐｖｉｎ及びＰｖｃｃの間に設けられ、端子Ｐｖｃｃが地絡したときの内部素子の破壊を防止する。地絡保護回路４には、ＮｃｈＤＭＯＳトランジスタＮＤＴ２、ＮＰＮトランジスタＮＰＮＴ１、ダイオードＤ１、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。

抵抗Ｒ１は、一端に入力電圧Ｖｉｎが印加され、他端がノードＮ４に接続される。ＮｃｈＤＭＯＳトランジスタＮＤＴ２は、ゲートがノードＮ４に接続され、ドレインに内部生成電圧Ｖｃｃが印加され（ドレインがノードＮ３に接続され）、ソースがノードＮ５に接続される。ダイオードＤ１は、カソードに入力電圧Ｖｉｎが印加され、アノードがノードＮ６に接続される。ダイオードＤ１は、ツェナーダイオードである。ＮＰＮトランジスタＮＰＮＴ１は、コレクタがノードＮ４に接続され、ベースがノードＮ６に接続され、エミッタがノードＮ５に接続される。抵抗Ｒ２は、一端がノードＮ６に接続され、他端がノードＮ５及び端子ＰＶｃｃに接続される。

ここで、ダイオードＤ１のツェナー電圧（耐圧）をＶｄ１とし、ＮＰＮトランジスタＮＰＮＴ１のベース・エミッタ間電圧をＶｂｅ１とし、ＰｃｈＤＭＯＳトランジスタＰＴ１、ＰｃｈＤＭＯＳトランジスタＰＴ２、ＮｃｈＤＭＯＳトランジスタＮＤＴ１、及びＮｃｈＤＭＯＳトランジスタＮＤＴ２のゲート絶縁破壊電圧をＶｂｋ１とすると、その関係は、
Vbk1＞（Vd1＋Vbe1）・・・・・・・・・・・・・・式（２）
に設定される。

端子Ｐｖｉｎは、高電位側電源電圧である入力電圧Ｖｉｎが入力される。端子Ｐｖｃｃは、ノードＮ５に接続され、ＮｃｈＤＭＯＳトランジスタＮＤＴ２がオンしたときに内部生成電圧Ｖｃｃが入力され、ＮｃｈＤＭＯＳトランジスタＮＤＴ２がオフしたときに内部生成電圧Ｖｃｃが入力されない。

コンデンサＣｄ１は、一端が端子Ｐｖｉｎに接続され、他端が端子Ｐｖｃｃに接続される。コンデンサＣｄ１は、ＤＣ−ＤＣコンバータ７０の外部に設けられ、ゲートドライバ３のスイッチング時に発生するラッシュカレントを吸収するデカップリングコンデンサとして機能する。コンデンサＣｄ１は、例えば数百ｎＦから数μＦの範囲の比較的大きな容量を有する。

出力端子としての端子Ｐｏｕｔは、ＰｃｈＤＭＯＳトランジスタＰＴ２のドレインに接続され、ＰｃｈＤＭＯＳトランジスタＰＴ２で生成され、降圧された出力電圧Ｖｏｕｔを出力する。

ダイオードＤ１１は、カソードが端子Ｐｏｕｔに接続され、アノードが低電位側電源Ｖｓｓに接続される。ダイオードＤ１１は、ＤＣ−ＤＣコンバータ７０の外部に設けられるツェナーダイオードである。インダクタＬ１は、ＤＣ−ＤＣコンバータ７０の外部に設けられ、一端が端子Ｐｏｕｔ及びダイオードＤ１のカソードに接続され、他端がコンデンサＣｏｕｔの一端と負荷１１の一端に接続される。コンデンサＣｏｕｔは、ＤＣ−ＤＣコンバータ７０の外部に設けられ、他端が低電位側電源Ｖｓｓに接続される。コンデンサＣｏｕｔは、安定化コンデンサとして機能する。コンデンサＣｏｕｔは、例えば数十μＦ以上の比較的大きな容量を有する。

負荷１１は、ＤＣ−ＤＣコンバータ７０の外部に設けられ、他端が低電位側電源Ｖｓｓに接続され、出力電圧Ｖｏｕｔ及び出力電流ＩｏｕｔがＤＣ−ＤＣコンバータ７０から供給される。

図２に示すように、比較例のＤＣ−ＤＣコンバータ８０には、制御回路１、レギュレータ２、ゲートドライバ３、ＰｃｈＤＭＯＳトランジスタＰＤＴ２、抵抗Ｒ１１、端子Ｐｏｕｔ、端子Ｐｖｃｃ、端子Ｐｖｉｎ、及び端子Ｐｖｓｓが設けられる。比較例のＤＣ−ＤＣコンバータ８０では、本実施例のＤＣ−ＤＣコンバータ７０の地絡保護回路４の代わりに抵抗Ｒ１１を設けている。ここでは、本実施例のＤＣ−ＤＣコンバータ７０と異なる点のみ説明する。

抵抗Ｒ１１は、一端に内部生成電圧Ｖｃｃが印加（ノードＮ３に接続）され、他端が端子Ｐｖｃｃ（ノードＮ５）に接続される。抵抗Ｒ１１は、端子Ｐｖｃｃが地絡した場合、内部素子にゲート絶縁破壊電圧以上の電圧が印加されないように設けられたものである。

しかしながら、ノードＮ３とノードＮ５の間に抵抗Ｒ１１を設けた場合、デカップリングコンデンサとしてのコンデンサＣｄ１のゲートドライバ３のスイッチング時でのラッシュカレントの吸収能力を制限する。つまり、ゲートドライバ３のスイッチング特性と内部素子の破壊とのトレードオフの関係が生じる。この結果、比較例のＤＣ−ＤＣコンバータ８０では、抵抗Ｒ１１の設定値の選択が非常に困難となる。

次に、地絡保護回路の動作について図３を参照して説明する。図３は地絡保護回路の動作を説明する図である。

図３に示すように、ＤＣ−ＤＣコンバータ７０では、何らかの原因により端子Ｐｖｃｃが地絡すると、端子Ｐｖｉｎと端子Ｐｖｃｃの間に入力電圧Ｖｉｎが印加されることになる。地絡していない場合の端子Ｐｖｉｎと端子Ｐｖｃｃの間の電圧Ｖ１、地絡した場合の端子ＰｖｉｎとノードＮ５の間の電圧Ｖ２の関係は、
V1{＝(Vin−Vcc)}＜＜V2(＝Vin)・・・・・・・・・・・・・式（３）
となり、地絡した場合に大きな電圧が印加されることになる。

次に、端子ＰｖｉｎとノードＮ５の間の電圧が、ダイオードＤ１のツェナー電圧とＮＰＮトランジスタＮＰＮＴ１のベース・エミッタ間電圧の和以上になるとＮＰＮトランジスタＮＰＮＴ１が駆動する。つまり、端子ＰｖｉｎとノードＮ５の間の電圧が電圧Ｖ２に達する前に、ＮＰＮトランジスタＮＰＮＴ１が動作を開始する。

続いて、ＮＰＮトランジスタＮＰＮＴ１が駆動すると、ＮｃｈＤＭＯＳトランジスタＮＤＴ２のゲート（ノードＮ４）とソース（ノードＮ５）間の電位差が閾値電圧（Ｖｔｈ）以下となり、ＮｃｈＤＭＯＳトランジスタＮＤＴ２がオフする。

次に、ＮｃｈＤＭＯＳトランジスタＮＤＴ２がオフすることにより、ノードＮ３とノードＮ５の間が遮断される。

この結果、地絡保護回路４の動作により、ゲートドライバ３のＰｃｈＤＭＯＳトランジスタＰＤＴ１及びＮｃｈＤＭＯＳトランジスタＮＤＴ１、ＰｃｈＤＭＯＳトランジスタＰＤＴ２を含む内部素子には、ゲート絶縁破壊電圧以上の電圧が印加されない。勿論、ＮｃｈＤＭＯＳトランジスタＮＤＴ２にもゲート絶縁破壊電圧以上の電圧が印加されない。このため、内部素子の破壊を防止できる。

上述したように、本実施例の電源装置では、制御回路１、レギュレータ２、ゲートドライバ３、地絡保護回路４、ＰｃｈＤＭＯＳトランジスタＰＤＴ２、端子Ｐｏｕｔ、端子Ｐｖｃｃ、端子Ｐｖｉｎ、及び端子Ｐｖｓｓが設けられる。入力電圧Ｖｉｎは、端子Ｐｖｉｎを介してＤＣ−ＤＣコンバータ７０に供給される。レギュレータ２で生成される内部生成電圧Ｖｃｃが端子Ｐｖｃｃに印加される。端子Ｖｉｎと端子Ｐｖｃｃの間には、デカップリングコンデンサとしてコンデンサＣｄ１が外付けされる。地絡保護回路４は、ゲートドライバ３と端子Ｐｖｉｎ及びＰｖｃｃの間に設けられ、ＮｃｈＤＭＯＳトランジスタＮＤＴ２、ＮＰＮトランジスタＮＰＮＴ１、ダイオードＤ１、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。地絡保護回路４は、端子Ｐｖｃｃが地絡した場合、ＮｃｈＤＭＯＳトランジスタＮＤＴ２がオフし、端子Ｐｖｃｃに接続されるノードＮ５と内部生成電圧Ｖｃｃが入力されるノードＮ３の間を遮断する。

このため、端子Ｐｖｃｃが地絡した場合、ＰｃｈＤＭＯＳトランジスタＰＤＴ１、ＰｃｈＤＭＯＳトランジスタＰＤＴ２、ＮｃｈＤＭＯＳトランジスタＮＤＴ１、及びＮｃｈＤＭＯＳトランジスタＮＤＴ２などの内部素子にゲート絶縁破壊電圧以上の電圧が印加されない。したがって、ＤＣ−ＤＣコンバータ７０を構成する内部素子の破壊を防止することができる。

なお、本実施例では、ＤＣ−ＤＣコンバータに適用したが、モータドライバなどにも適用することができる。

次に、本発明の実施例２に係る電源装置について、図面を参照して説明する。図４は電源装置としてのＤＣ−ＤＣコンバータの概略構成を示す回路図である。本実施例では、地絡保護回路の構成を変更している。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図４に示すように、ＤＣ−ＤＣコンバータ７１には、制御回路１、レギュレータ２、ゲートドライバ３、地絡保護回路４ａ、ＰｃｈＤＭＯＳトランジスタＰＤＴ２、端子Ｐｏｕｔ、端子Ｐｖｃｃ、端子Ｐｖｉｎ、及び端子Ｐｖｓｓが設けられる。ＤＣ−ＤＣコンバータ７１は、非同期整流型で、降圧型ＤＣ−ＤＣコンバータである。

地絡保護回路４ａは、ゲートドライバ３と端子Ｐｖｉｎ及びＰｖｃｃの間に設けられ、端子Ｐｖｃｃが地絡したときの内部素子の破壊を防止する。地絡保護回路４ａには、ＮｃｈＤＭＯＳトランジスタＮＤＴ２、ＮＰＮトランジスタＮＰＮＴ１、及び抵抗Ｒ１乃至３が設けられる。

抵抗Ｒ３は、一端に入力電圧Ｖｉｎが印加され、他端がノードＮ６に接続される。抵抗Ｒ３と抵抗Ｒ２は、抵抗分割されたノードＮ６の電圧をＮＰＮトランジスタＮＰＮＴ１のベースに供給する。分割抵抗を構成する抵抗Ｒ３及び抵抗Ｒ２は、入力電圧Ｖｉｎ、内部生成電圧Ｖｃｃ、内部素子のゲート絶縁破壊電圧などを考慮して最適な値に適宜設定される。

次に、地絡保護回路４ａの動作について説明する。端子Ｐｖｃｃが地絡し、端子ＰｖｉｎとノードＮ５の間の電圧が、抵抗Ｒ３及び抵抗Ｒ２の分割抵抗電圧（ノードＮ６の電圧）とＮＰＮトランジスタＮＰＮＴ１のベース・エミッタ間電圧の和以上になるとＮＰＮトランジスタＮＰＮＴ１が駆動する。

次に、ＮＰＮトランジスタＮＰＮＴ１が駆動すると、ＮｃｈＤＭＯＳトランジスタＮＤＴ２のゲート（ノードＮ４）とソース（ノードＮ５）間の電位差が閾値電圧（Ｖｔｈ）以下となり、ＮｃｈＤＭＯＳトランジスタＮＤＴ２がオフする。

上述したように、本実施例の電源装置では、制御回路１、レギュレータ２、ゲートドライバ３、地絡保護回路４ａ、ＰｃｈＤＭＯＳトランジスタＰＤＴ２、端子Ｐｏｕｔ、端子Ｐｖｃｃ、端子Ｐｖｉｎ、及び端子Ｐｖｓｓが設けられる。入力電圧Ｖｉｎは、端子Ｐｖｉｎを介してＤＣ−ＤＣコンバータ７１に供給される。レギュレータ２で生成される内部生成電圧Ｖｃｃが端子Ｐｖｃｃに印加される。端子Ｖｉｎと端子Ｐｖｃｃの間には、デカップリングコンデンサとしてコンデンサＣｄ１が外付けされる。地絡保護回路４ａは、ゲートドライバ３と端子Ｐｖｉｎ及びＰｖｃｃの間に設けられ、ＮｃｈＤＭＯＳトランジスタＮＤＴ２、ＮＰＮトランジスタＮＰＮＴ１、及び抵抗Ｒ１乃至３が設けられる。地絡保護回路４ａは、端子Ｐｖｃｃが地絡した場合、ＮｃｈＤＭＯＳトランジスタＮＤＴ２がオフし、端子Ｐｖｃｃに接続されるノードＮ５と内部生成電圧Ｖｃｃが入力されるノードＮ３の間を遮断する。

このため、端子Ｐｖｃｃが地絡した場合、ＰｃｈＤＭＯＳトランジスタＰＤＴ１、ＰｃｈＤＭＯＳトランジスタＰＤＴ２、ＮｃｈＤＭＯＳトランジスタＮＤＴ１、及びＮｃｈＤＭＯＳトランジスタＮＤＴ２などの内部素子にゲート絶縁破壊電圧以上の電圧が印加されない。したがって、ＤＣ−ＤＣコンバータ７１を構成する内部素子の破壊を防止することができる。

次に、本発明の実施例３に係る電源装置について、図面を参照して説明する。図５は電源装置としてのＤＣ−ＤＣコンバータの概略構成を示す回路図である。本実施例では、地絡保護回路の構成を変更している。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図５に示すように、ＤＣ−ＤＣコンバータ７２には、制御回路１、レギュレータ２、ゲートドライバ３、地絡保護回路４ｂ、ＰｃｈＤＭＯＳトランジスタＰＤＴ２、端子Ｐｏｕｔ、端子Ｐｖｃｃ、端子Ｐｖｉｎ、及び端子Ｐｖｓｓが設けられる。ＤＣ−ＤＣコンバータ７２は、非同期整流型で、降圧型ＤＣ−ＤＣコンバータである。

地絡保護回路４ｂは、ゲートドライバ３と端子Ｐｖｉｎ及びＰｖｃｃの間に設けられ、端子Ｐｖｃｃが地絡したときの内部素子の破壊を防止する。地絡保護回路４ｂには、ＮｃｈＤＭＯＳトランジスタＮＤＴ２、ＮＰＮトランジスタＮＰＮＴ１、ダイオードＤ１、ダイオードＤｎ、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。

地絡保護回路４ｂの入力電圧Ｖｉｎ側とノードＮ６の間には、ｎ個（ただし、ｎは２以上の整数）のツェナーダイオードが縦続接続される。ここで、ｎの数は、ＤＣ−ＤＣコンバータ７２を製造するプロセス条件、内部素子のゲート絶縁破壊電圧などを考慮して適宜選択される。

ダイオードＤｎは、カソードに入力電圧Ｖｉｎが印加され、アノードが図示しないダイオードＤ（ｎ−１）に接続される。ダイオードＤ１は、カソードが図示しないダイオードＤ２のアノードに接続され、アノードがノードＮ６に接続される。

次に、地絡保護回路４ｂの動作について説明する。端子Ｐｖｃｃが地絡し、端子ＰｖｉｎとノードＮ５の間の電圧が、ツェナー電圧×ｎ（ノードＮ６の電圧）とＮＰＮトランジスタＮＰＮＴ１のベース・エミッタ間電圧の和以上になるとＮＰＮトランジスタＮＰＮＴ１が駆動する。

次に、ＮＰＮトランジスタＮＰＮＴ１が駆動すると、ＮｃｈＤＭＯＳトランジスタＮＤＴ２のゲート（ノードＮ４）とソース（ノードＮ５）間の電位差が閾値電圧（Ｖｔｈ）以下となり、ＮｃｈＤＭＯＳトランジスタＮＤＴ２がオフする。

上述したように、本実施例の電源装置では、制御回路１、レギュレータ２、ゲートドライバ３、地絡保護回路４ｂ、ＰｃｈＤＭＯＳトランジスタＰＤＴ２、端子Ｐｏｕｔ、端子Ｐｖｃｃ、端子Ｐｖｉｎ、及び端子Ｐｖｓｓが設けられる。入力電圧Ｖｉｎは、端子Ｐｖｉｎを介してＤＣ−ＤＣコンバータ７２に供給される。レギュレータ２で生成される内部生成電圧Ｖｃｃが端子Ｐｖｃｃに印加される。端子Ｖｉｎと端子Ｐｖｃｃの間には、デカップリングコンデンサとしてコンデンサＣｄ１が外付けされる。地絡保護回路４ｂは、ゲートドライバ３と端子Ｐｖｉｎ及びＰｖｃｃの間に設けられ、ＮｃｈＤＭＯＳトランジスタＮＤＴ２、ＮＰＮトランジスタＮＰＮＴ１、ダイオードＤ１、ダイオードＤｎ、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。地絡保護回路４ｂは、端子Ｐｖｃｃが地絡した場合、ＮｃｈＤＭＯＳトランジスタＮＤＴ２がオフし、端子Ｐｖｃｃに接続されるノードＮ５と内部生成電圧Ｖｃｃが入力されるノードＮ３の間を遮断する。

このため、端子Ｐｖｃｃが地絡した場合、ＰｃｈＤＭＯＳトランジスタＰＤＴ１、ＰｃｈＤＭＯＳトランジスタＰＤＴ２、ＮｃｈＤＭＯＳトランジスタＮＤＴ１、及びＮｃｈＤＭＯＳトランジスタＮＤＴ２などの内部素子にゲート絶縁破壊電圧以上の電圧が印加されない。したがって、ＤＣ−ＤＣコンバータ７２を構成する内部素子の破壊を防止することができる。

次に、本発明の実施例４に係る電源装置について、図面を参照して説明する。図６は電源装置としてのＤＣ−ＤＣコンバータの概略構成を示す回路図である。本実施例では、地絡保護回路の構成を変更している。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図６に示すように、ＤＣ−ＤＣコンバータ７３には、制御回路１、レギュレータ２、ゲートドライバ３、地絡保護回路４ｃ、ＰｃｈＤＭＯＳトランジスタＰＤＴ２、端子Ｐｏｕｔ、端子Ｐｖｃｃ、端子Ｐｖｉｎ、及び端子Ｐｖｓｓが設けられる。ＤＣ−ＤＣコンバータ７３は、非同期整流型で、降圧型ＤＣ−ＤＣコンバータである。

地絡保護回路４ｃは、ゲートドライバ３と端子Ｐｖｉｎ及びＰｖｃｃの間に設けられ、端子Ｐｖｃｃが地絡したときの内部素子の破壊を防止する。地絡保護回路４ｃには、ＮｃｈＤＭＯＳトランジスタＮＤＴ２、ＮＰＮトランジスタＮＰＮＴ１、ＮＰＮトランジスタＮＰＮＴ２、及び抵抗Ｒ１乃至４が設けられる。地絡保護回路４ｃは、ＮＰＮトランジスタのベース・エミッタ間電圧Ｖｂｅが２段に構成されるＶｂｅマルチプライヤー構造を用いている。

ＮＰＮトランジスタＮＰＮＴ２は、コレクタに入力電圧Ｖｉｎが印加され、ベースがノードＮ７に接続され、エミッタがノードＮ６に接続される。抵抗Ｒ４は、一端に入力電圧Ｖｉｎが印加され、他端がノードＮ７に接続される。抵抗Ｒ３は、一端がノードＮ７に接続され、他端がノードＮ６に接続される。抵抗Ｒ４、抵抗Ｒ３、及び抵抗Ｒ２は、抵抗分割されたノードＮ７の電圧をＮＰＮトランジスタＮＰＮＴ２のベースに供給する。また、抵抗Ｒ４、抵抗Ｒ３、及び抵抗Ｒ２は、抵抗分割されたノードＮ６の電圧をＮＰＮトランジスタＮＰＮＴ１のベースに供給する。

分割抵抗を構成する抵抗Ｒ４、抵抗Ｒ３、及び抵抗Ｒ２は、入力電圧Ｖｉｎ、内部生成電圧Ｖｃｃ、内部素子のゲート絶縁破壊電圧などを考慮して最適な値に適宜設定される。

次に、地絡保護回路４ｃの動作について説明する。端子Ｐｖｃｃが地絡すると、抵抗分割された電圧（ノードＮ７）が所定値以上になるとＮＰＮトランジスタＮＰＮＴ２が駆動する。

続いて、ＮＰＮトランジスタＮＰＮＴ２の駆動後、抵抗分割された電圧（ノードＮ６）が所定値以上になるとＮＰＮトランジスタＮＰＮＴ１が駆動する。

次に、ＮＰＮトランジスタＮＰＮＴ２及びＮＰＮトランジスタＮＰＮＴ１が駆動すると、ＮｃｈＤＭＯＳトランジスタＮＤＴ２のゲート（ノードＮ４）とソース（ノードＮ５）間の電位差が閾値電圧（Ｖｔｈ）以下となり、ＮｃｈＤＭＯＳトランジスタＮＤＴ２がオフする。

上述したように、本実施例の電源装置では、制御回路１、レギュレータ２、ゲートドライバ３、地絡保護回路４ｃ、ＰｃｈＤＭＯＳトランジスタＰＤＴ２、端子Ｐｏｕｔ、端子Ｐｖｃｃ、端子Ｐｖｉｎ、及び端子Ｐｖｓｓが設けられる。入力電圧Ｖｉｎは、端子Ｐｖｉｎを介してＤＣ−ＤＣコンバータ７３に供給される。レギュレータ２で生成される内部生成電圧Ｖｃｃが端子Ｐｖｃｃに印加される。端子Ｖｉｎと端子Ｐｖｃｃの間には、デカップリングコンデンサとしてコンデンサＣｄ１が外付けされる。地絡保護回路４ｃは、ゲートドライバ３と端子Ｐｖｉｎ及びＰｖｃｃの間に設けられ、ＮｃｈＤＭＯＳトランジスタＮＤＴ２、ＮＰＮトランジスタＮＰＮＴ１、ＮＰＮトランジスタＮＰＮＴ２、及び抵抗Ｒ１乃至４が設けられる。地絡保護回路４ｃは、端子Ｐｖｃｃが地絡した場合、ＮｃｈＤＭＯＳトランジスタＮＤＴ２がオフし、端子Ｐｖｃｃに接続されるノードＮ５と内部生成電圧Ｖｃｃが入力されるノードＮ３の間を遮断する。

このため、端子Ｐｖｃｃが地絡した場合、ＰｃｈＤＭＯＳトランジスタＰＤＴ１、ＰｃｈＤＭＯＳトランジスタＰＤＴ２、ＮｃｈＤＭＯＳトランジスタＮＤＴ１、及びＮｃｈＤＭＯＳトランジスタＮＤＴ２などの内部素子にゲート絶縁破壊電圧以上の電圧が印加されない。したがって、ＤＣ−ＤＣコンバータ７３を構成する内部素子の破壊を防止することができる。

次に、本発明の実施例５に係る電源装置について、図面を参照して説明する。図７は電源装置としてのＤＣ−ＤＣコンバータの概略構成を示す回路図である。本実施例では、地絡保護回路の構成を変更している。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図７に示すように、ＤＣ−ＤＣコンバータ７４には、制御回路１、レギュレータ２、ゲートドライバ３、地絡保護回路４ｄ、ＰｃｈＤＭＯＳトランジスタＰＤＴ２、端子Ｐｏｕｔ、端子Ｐｖｃｃ、端子Ｐｖｉｎ、及び端子Ｐｖｓｓが設けられる。ＤＣ−ＤＣコンバータ７４は、非同期整流型で、降圧型ＤＣ−ＤＣコンバータである。

地絡保護回路４ｄは、ゲートドライバ３と端子Ｐｖｉｎ及びＰｖｃｃの間に設けられ、端子Ｐｖｃｃが地絡したときの内部素子の破壊を防止する。地絡保護回路４ｄには、ＮｃｈＤＭＯＳトランジスタＮＤＴ２、ＮｃｈＤＭＯＳトランジスタＮＤＴ３、ダイオードＤ２１、及び抵抗Ｒ１乃至３が設けられる。

ＮｃｈＤＭＯＳトランジスタＮＤＴ３は、ドレインがノードＮ４に接続され、ゲートがノードＮ６に接続され、ソースがノードＮ５に接続される。抵抗Ｒ３は、一端に入力電圧Ｖｉｎが印加され、他端がノードＮ６に接続される。ダイオードＤ２１は、カソードがノードＮ６に接続され、アノードがノードＮ５に接続される。ダイオードＤ２１は、ツェナーダイオードである。

次に、地絡保護回路４ｄの動作について説明する。端子Ｐｖｃｃが地絡すると、ノードＮ６の電圧が所定値以上になるとＮｃｈＤＭＯＳトランジスタＮＤＴ３がオンする。

続いて、ＮｃｈＤＭＯＳトランジスタＮＤＴ３のオン後、ＮｃｈＤＭＯＳトランジスタＮＤＴ２のゲート（ノードＮ４）とソース（ノードＮ５）間の電位差が閾値電圧（Ｖｔｈ）以下となり、ＮｃｈＤＭＯＳトランジスタＮＤＴ２がオフする。

上述したように、本実施例の電源装置では、制御回路１、レギュレータ２、ゲートドライバ３、地絡保護回路４ｄ、ＰｃｈＤＭＯＳトランジスタＰＤＴ２、端子Ｐｏｕｔ、端子Ｐｖｃｃ、端子Ｐｖｉｎ、及び端子Ｐｖｓｓが設けられる。入力電圧Ｖｉｎは、端子Ｐｖｉｎを介してＤＣ−ＤＣコンバータ７４に供給される。レギュレータ２で生成される内部生成電圧Ｖｃｃが端子Ｐｖｃｃに印加される。端子Ｖｉｎと端子Ｐｖｃｃの間には、デカップリングコンデンサとしてコンデンサＣｄ１が外付けされる。地絡保護回路４ｄは、ゲートドライバ３と端子Ｐｖｉｎ及びＰｖｃｃの間に設けられ、ＮｃｈＤＭＯＳトランジスタＮＤＴ２、ＮｃｈＤＭＯＳトランジスタＮＤＴ２、ＮＰＮトランジスタＮＰＮＴ３、ダイオードＤ２１、及び抵抗Ｒ１乃至３が設けられる。地絡保護回路４ｄは、端子Ｐｖｃｃが地絡した場合、ＮｃｈＤＭＯＳトランジスタＮＤＴ２がオフし、端子Ｐｖｃｃに接続されるノードＮ５と内部生成電圧Ｖｃｃが入力されるノードＮ３の間を遮断する。

このため、端子Ｐｖｃｃが地絡した場合、ＰｃｈＤＭＯＳトランジスタＰＤＴ１、ＰｃｈＤＭＯＳトランジスタＰＤＴ２、ＮｃｈＤＭＯＳトランジスタＮＤＴ１、及びＮｃｈＤＭＯＳトランジスタＮＤＴ２などの内部素子にゲート絶縁破壊電圧以上の電圧が印加されない。したがって、ＤＣ−ＤＣコンバータ７４を構成する内部素子の破壊を防止することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

実施例では、端子Ｐｖｃｃが地絡されたときにゲートドライバ３と端子ＰＶｃｃの間を遮断するＮｃｈＤＭＯＳトランジスタＮＤＴ２を地絡保護回路に設けているが、ＮｃｈＤＭＯＳトランジスタＮＤＴ２の代わりにＰｃｈＤＭＯＳトランジスタを用いてもよい。また、出力トランジスタとしてＰｃｈＤＭＯＳトランジスタＰＤＴ２を用いているが、ＰｃｈＤＭＯＳトランジスタＰＤＴ２の代わりにＮｃｈＤＭＯＳトランジスタを用いてもよい。その場合、ゲート側に信号を反転させるインバータを設けるのが好ましい。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 内部生成電圧を発生するレギュレータと、前記内部生成電圧よりも高電圧の入力電圧が入力される第１の端子と前記内部生成電圧が入力される第２の端子の間に設けられるデカップリングコンデンサと、ソースに前記入力電圧が印加され、ゲートに制御回路の出力信号が入力される第１のＰｃｈＤＭＯＳトランジスタと、ドレインが前記第１のＰｃｈＤＭＯＳトランジスタのドレインに接続され、ゲートに前記制御回路の出力信号が入力され、ソースに前記内部生成電圧が印加される第１のＮｃｈＤＭＯＳトランジスタとを有し、制御信号を生成するゲートドライバと、ソースに前記入力電圧が印加され、ゲートに前記制御信号が入力され、前記制御信号に基づいてドレインから出力電圧を出力する第２のＰｃｈＤＭＯＳトランジスタと、前記入力電圧及び前記内部生成電圧が供給され、前記ゲートドライバと前記第１及び第２の端子の間に設けられ、前記第２の端子が地絡したときに前記ゲートドライバと前記第２の端子の間を遮断する地絡保護回路とを具備することを特徴とする電源装置。

（付記２） 前記地絡保護回路は、一端に前記入力電圧が印加される第１の抵抗と、ゲートが前記第１の抵抗の他端に接続され、ドレインに前記内部生成電圧が印加され、前記第２の端子が地絡したときに前記ゲートドライバと前記第２の端子の間を遮断する第２のＮｃｈＤＭＯＳトランジスタと、コレクタが前記第１の抵抗の他端に接続され、エミッタが前記第２のＮｃｈＤＭＯＳトランジスタのソースに接続されるＮＰＮトランジスタと、カソードが前記入力電圧側に設けられ、アノードが前記ＮＰＮトランジスタのベース側に設けられ、縦続接続される複数のツェナーダイオードと、一端が前記ＮＰＮトランジスタのベースに接続され、他端が前記第２のＮｃｈＤＭＯＳトランジスタのソース及び前記第２の端子に接続される第２の抵抗とを具備する付記１に記載の電源装置。

（付記３） 前記地絡保護回路は、一端に前記入力電圧が印加される第１の抵抗と、ゲートが前記第１の抵抗の他端に接続され、ドレインに前記内部生成電圧が印加され、前記第２の端子が地絡したときに前記ゲートドライバと前記第２の端子の間を遮断する第２のＮｃｈＤＭＯＳトランジスタと、コレクタが前記第１の抵抗の他端に接続され、エミッタが前記第２のＮｃｈＤＭＯＳトランジスタのソースに接続される第１のＮＰＮトランジスタと、コレクタに前記入力電圧が印加され、エミッタが前記第１のＮＰＮトランジスタのベースに接続される第２のＮＰＮトランジスタと、一端に前記入力電圧が印加され、他端が前記第２のＮＰＮトランジスタのベースに接続される第２の抵抗と、一端が前記第２の抵抗の他端に接続され、他端が前記第２のＮＰＮトランジスタのベースに接続される第３の抵抗と、一端が前記第２のＮＰＮトランジスタのベースに接続され、他端が前記第２のＮｃｈＤＭＯＳトランジスタのソース及び前記第２の端子に接続される第４の抵抗とを具備する付記１に記載の電源装置。

（付記４） 前記地絡保護回路は、一端に前記入力電圧が印加される第１の抵抗と、ゲートが前記第１の抵抗の他端に接続され、ドレインに前記内部生成電圧が印加され、前記第２の端子が地絡したときに前記ゲートドライバと前記第２の端子の間を遮断する第２のＮｃｈＤＭＯＳトランジスタと、ドレインが前記第１の抵抗の他端に接続され、ソースが前記第２のＮｃｈＤＭＯＳトランジスタのソースに接続される第３のＮｃｈＤＭＯＳトランジスタと、一端に前記入力電圧が印加され、他端が前記第３のＮｃｈＤＭＯＳトランジスタのゲートに接続される第２の抵抗と、一端が前記第２の抵抗の他端に接続され、他端が前記第２のＮｃｈＤＭＯＳトランジスタのソース及び前記第２の端子に接続される第３の抵抗と、カソードが前記第２の抵抗の他端に接続され、アノードが前記第２のＮｃｈＤＭＯＳトランジスタのソース及び前記第２の端子に接続される第１のツェナーダイオードとを具備する付記１に記載の電源装置。

１ 制御回路
２ レギュレータ
３ ゲートドライバ
４、４ａ、４ｂ、４ｃ、４ｄ 地絡保護回路
１１ 負荷
７０〜７４、８０ ＤＣ−ＤＣコンバータ
Ｃｄ１、Ｃｏｕｔ コンデンサ
Ｄ１、Ｄ１１、Ｄｎ、Ｄ２１ ダイオード
Ｉｏｕｔ 出力電流
Ｌ１ インダクタ
Ｎ１〜Ｎ６ ノード
ＮＤＴ１〜ＮＤＴ３ ＮｃｈＤＭＯＳトランジスタ
ＮＰＮＴ１、ＮＰＮＴ２ ＮＰＮトランジスタ
Ｒ１〜Ｒ４、Ｒ１１ 抵抗
ＰＤＴ１、ＰＤＴ２ ＰｃｈＤＭＯＳトランジスタ
Ｐｏｕｔ、Ｐｖｉｎ、Ｐｖｃｃ、Ｐｖｓｓ 端子
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｖｓｓ 低電位側電源
−Ｖｃｃ 内部生成電圧

Claims (5)

1. 内部生成電圧を発生する内部電源と、
   前記内部生成電圧よりも高電圧の入力電圧が入力される第１の端子と前記内部生成電圧が入力される第２の端子の間に設けられるデカップリングコンデンサと、
   前記入力電圧及び前記内部生成電圧が供給され、制御信号を生成するゲートドライバと、
   前記入力電圧が供給され、ゲートに前記制御信号が入力され、前記制御信号に基づいて出力電圧を生成する出力トランジスタと、
   前記入力電圧及び前記内部生成電圧が供給され、前記ゲートドライバと前記第１及び第２の端子の間に設けられ、前記第２の端子が地絡したときに前記ゲートドライバと前記第２の端子の間を遮断する地絡保護回路と、
   を具備することを特徴とする電源装置。
2. 内部生成電圧を発生する内部電源と、
   前記内部生成電圧よりも高電圧の入力電圧が入力される第１の端子と前記内部生成電圧が入力される第２の端子の間に設けられるデカップリングコンデンサと、
   ソースに前記入力電圧が印加され、ゲートに制御回路の出力信号が入力される第１のＰｃｈＤＭＯＳトランジスタと、ドレインが前記第１のＰｃｈＤＭＯＳトランジスタのドレインに接続され、ゲートに前記制御回路の出力信号が入力され、ソースに前記内部生成電圧が印加される第１のＮｃｈＤＭＯＳトランジスタとを有し、制御信号を生成するゲートドライバと、
   ソースに前記入力電圧が印加され、ゲートに前記制御信号が入力され、前記制御信号に基づいてドレインから出力電圧を出力する第２のＰｃｈＤＭＯＳトランジスタと、
   前記入力電圧及び前記内部生成電圧が供給され、前記ゲートドライバと前記第１及び第２の端子の間に設けられ、前記第２の端子が地絡したときに前記ゲートドライバと前記第２の端子の間を遮断する地絡保護回路と、
   を具備することを特徴とする電源装置。
3. 前記地絡保護回路は、一端に前記入力電圧が印加される第１の抵抗と、ゲートが前記第１の抵抗の他端に接続され、ドレインに前記内部生成電圧が印加され、前記第２の端子が地絡したときに前記ゲートドライバと前記第２の端子の間を遮断する第２のＮｃｈＤＭＯＳトランジスタと、カソードに前記入力電圧が印加される第１のツェナーダイオードと、コレクタが前記第１の抵抗の他端に接続され、ベースが前記第１のツェナーダイオードのアノードに接続され、エミッタが前記第２のＮｃｈＤＭＯＳトランジスタのソースに接続されるＮＰＮトランジスタと、一端が前記第１のツェナーダイオードのアノードに接続され、他端が前記第２のＮｃｈＤＭＯＳトランジスタのソース及び前記第２の端子に接続される第２の抵抗とを具備することを特徴とする請求項１又は２に記載の電源装置。
4. 前記第１のツェナーダイオードのツェナー電圧と前記ＮＰＮトランジスタのベース・エミッタ間電圧の和が、前記第１のＰｃｈＤＭＯＳトランジスタ、前記第２のＰｃｈＤＭＯＳトランジスタ、前記第１のＮｃｈＤＭＯＳトランジスタ、及び前記第２のＮｃｈＤＭＯＳトランジスタのゲート絶縁破壊電圧よりも小さく設定されることを特徴とする請求項３に記載の電源装置。
5. 前記地絡保護回路は、一端に前記入力電圧が印加される第１の抵抗と、ゲートが前記第１の抵抗の他端に接続され、ドレインに前記内部生成電圧が印加され、前記第２の端子が地絡したときに前記ゲートドライバと前記第２の端子の間を遮断する第２のＮｃｈＤＭＯＳトランジスタと、一端に前記入力電圧が印加される第２の抵抗と、コレクタが前記第１の抵抗の他端に接続され、ベースが前記第２の抵抗の他端に接続され、エミッタが前記第２のＮｃｈＤＭＯＳトランジスタのソースに接続されるＮＰＮトランジスタと、一端が前記第２の抵抗の他端に接続され、他端が前記第２のＮｃｈＤＭＯＳトランジスタのソース及び前記第２の端子に接続される第３の抵抗とを具備することを特徴とする請求項１又は２に記載の電源装置。

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