JP2011004564A - 電源装置 - Google Patents
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Abstract
【課題】電源装置の端子が地絡しても内部素子の破壊を防止する。
【解決手段】DC−DCコンバータ70には、制御回路1、レギュレータ2、ゲートドライバ3、地絡保護回路4、PchDMOSトランジスタPDT2、端子Pout、端子Pvcc、端子Pvin、及び端子Pvssが設けられる。地絡保護回路4には、NchDMOSトランジスタNDT2、NPNトランジスタNPNT1、ダイオードD1、抵抗R1、及び抵抗R2が設けられる。地絡保護回路4は、端子Pvccが地絡した場合、NchDMOSトランジスタNDT2がオフし、端子Pvccに接続されるノードN5と内部生成電圧Vccが印加されるノードN3の間を遮断して内部素子の破壊を防止する。
【選択図】図1
【解決手段】DC−DCコンバータ70には、制御回路1、レギュレータ2、ゲートドライバ3、地絡保護回路4、PchDMOSトランジスタPDT2、端子Pout、端子Pvcc、端子Pvin、及び端子Pvssが設けられる。地絡保護回路4には、NchDMOSトランジスタNDT2、NPNトランジスタNPNT1、ダイオードD1、抵抗R1、及び抵抗R2が設けられる。地絡保護回路4は、端子Pvccが地絡した場合、NchDMOSトランジスタNDT2がオフし、端子Pvccに接続されるノードN5と内部生成電圧Vccが印加されるノードN3の間を遮断して内部素子の破壊を防止する。
【選択図】図1
Description
本発明は、電源装置に関する。
電源として使用されるDC−DCコンバータには、同期整流型と非同期整流型がある。非同期整流型DC−DCコンバータは、内部回路の素子数や部品点数が同期整流型よりも比較的少なくできる(例えば、特許文献1参照。)。出力トランジスタにPchDMOSトランジスタを用いた非同期整流型DC−DCコンバータでは、外部から供給される入力電圧と、内部で生成され、入力電圧より低電圧な内部生成電圧とが使用される。この非同期整流型DC−DCコンバータには、入力電圧が入力される第1の端子と内部生成電圧が入力される第2の端子の間に外付けのデカップリングコンデンサが設けられる(例えば、非特許文献1参照。)。
非特許文献1などに記載される非同期整流型DC−DCコンバータは、例えば外付け部品などの故障により、第2の端子が地絡した場合、出力トランジスタやゲートドライバを構成するトランジスタなどの素子にゲート絶縁破壊電圧以上の電圧が印加され、その結果DC−DCコンバータの内部素子が破壊するという問題点がある。同様に、ハイサイド側にPchDMOSトランジスタを用いたモータドライバでは、端子が地絡した場合、内部素子が破壊するという問題点がある。
National Semiconductor Corporation 製品データシート、LM5085「75V Constant On−Time PFET Buck Switching Controller」、頁10
本発明は、端子が地絡しても内部素子の破壊を防止できる電源装置を提供することにある。
本発明の一態様の電源装置は、内部生成電圧を発生する内部電源と、前記内部生成電圧よりも高電圧の入力電圧が入力される第1の端子と前記内部生成電圧が入力される第2の端子の間に設けられるデカップリングコンデンサと、前記入力電圧及び前記内部生成電圧が供給され、制御信号を生成するゲートドライバと、前記入力電圧が供給され、ゲートに前記制御信号が入力され、前記制御信号に基づいて出力電圧を生成する出力トランジスタと、前記入力電圧及び前記内部生成電圧が供給され、前記ゲートドライバと前記第1及び第2の端子の間に設けられ、前記第2の端子が地絡したときに前記ゲートドライバと前記第2の端子の間を遮断する地絡保護回路とを具備することを特徴とする。
更に、本発明の他態様の電源装置は、内部生成電圧を発生する内部電源と、前記内部生成電圧よりも高電圧の入力電圧が入力される第1の端子と前記内部生成電圧が入力される第2の端子の間に設けられるデカップリングコンデンサと、ソースに前記入力電圧が印加され、ゲートに制御回路の出力信号が入力される第1のPchDMOSトランジスタと、ドレインが前記第1のPchDMOSトランジスタのドレインに接続され、ゲートに前記制御回路の出力信号が入力され、ソースに前記内部生成電圧が印加される第1のNchDMOSトランジスタとを有し、制御信号を生成するゲートドライバと、ソースに前記入力電圧が印加され、ゲートに前記制御信号が入力され、前記制御信号に基づいてドレインから出力電圧を出力する第2のPchDMOSトランジスタと、前記入力電圧及び前記内部生成電圧が供給され、前記ゲートドライバと前記第1及び第2の端子の間に設けられ、前記第2の端子が地絡したときに前記ゲートドライバと前記第2の端子の間を遮断する地絡保護回路とを具備することを特徴とする。
本発明によれば、端子が地絡しても内部素子の破壊を防止できる電源装置を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例1に係る電源装置について、図面を参照して説明する。図1は電源装置としてのDC−DCコンバータの概略構成を示す回路図、図2は比較例のDC−DCコンバータの概略構成を示す回路図である。本実施例では、端子と内部素子の間に地絡保護回路を設けている。
図1に示すように、DC−DCコンバータ70には、制御回路1、レギュレータ2、ゲートドライバ3、地絡保護回路4、PchDMOSトランジスタPDT2、端子Pout、端子Pvcc、端子Pvin、及び端子Pvssが設けられる。DC−DCコンバータ70は、非同期整流型で、降圧型DC−DCコンバータである。DC−DCコンバータ70は、民生用製品、フラットTVシステム、LCD表示装置、DVD、電源回路、分散電源システムなどに適用される。
制御回路1は、端子Pvinを介して入力される高電位側電源電圧である入力電圧Vinが印加され、接地端子である端子PVssに接続される低電位側電源Vss電圧が印加され、ON/OFF信号が入力され、出力側のノードN1からレベルシフトされた信号が出力される。なお、入力電圧VinはDC電圧である。
内部電源としてのレギュレータ2は、高電位側電源電圧である入力電圧Vinが印加され、低電位側電源Vssに接続され、内部生成電圧Vccを生成し、出力側のノードN3から内部生成電圧Vccを出力する。ここで、入力電圧Vin、内部生成電圧Vccの関係は、
Vin>Vcc>0・・・・・・・・・・・・・・・・・・・・式(1)
に設定される。
Vin>Vcc>0・・・・・・・・・・・・・・・・・・・・式(1)
に設定される。
ゲートドライバ3は、制御回路1と出力トランジスタとしてのPchDMOSトランジスタPDT2の間に設けられ、制御回路1から出力されるノードN1の信号が入力され、出力側のノードN2からPchDMOSトランジスタPDT2を制御する制御信号を出力する。
ゲートドライバ3には、PchDMOSトランジスタPDT1とNchDMOSトランジスタNDT1が設けられる。PchDMOSトランジスタPDT1は、ソースに入力電圧Vinが印加され、ゲートがノードN1に接続され、ドレインがノードN2に接続される。NchDMOSトランジスタNDT1は、ドレインがノードN2に接続され、ゲートがノードN1に接続され、ソースに内部生成電圧Vccが印加(ソースがノードN3に接続)される。
PchDMOSトランジスタPDT2は、ゲートドライバ3から出力される制御信号(ノードN2の信号)が入力され、降圧された出力電圧Voutを生成し、端子Poutを介して外部に出力電圧Voutを出力する。PchDMOSトランジスタPDT2は、ハイサイド出力トランジスタである。
地絡保護回路4は、ゲートドライバ3と端子Pvin及びPvccの間に設けられ、端子Pvccが地絡したときの内部素子の破壊を防止する。地絡保護回路4には、NchDMOSトランジスタNDT2、NPNトランジスタNPNT1、ダイオードD1、抵抗R1、及び抵抗R2が設けられる。
抵抗R1は、一端に入力電圧Vinが印加され、他端がノードN4に接続される。NchDMOSトランジスタNDT2は、ゲートがノードN4に接続され、ドレインに内部生成電圧Vccが印加され(ドレインがノードN3に接続され)、ソースがノードN5に接続される。ダイオードD1は、カソードに入力電圧Vinが印加され、アノードがノードN6に接続される。ダイオードD1は、ツェナーダイオードである。NPNトランジスタNPNT1は、コレクタがノードN4に接続され、ベースがノードN6に接続され、エミッタがノードN5に接続される。抵抗R2は、一端がノードN6に接続され、他端がノードN5及び端子PVccに接続される。
ここで、ダイオードD1のツェナー電圧(耐圧)をVd1とし、NPNトランジスタNPNT1のベース・エミッタ間電圧をVbe1とし、PchDMOSトランジスタPT1、PchDMOSトランジスタPT2、NchDMOSトランジスタNDT1、及びNchDMOSトランジスタNDT2のゲート絶縁破壊電圧をVbk1とすると、その関係は、
Vbk1>(Vd1+Vbe1)・・・・・・・・・・・・・・式(2)
に設定される。
Vbk1>(Vd1+Vbe1)・・・・・・・・・・・・・・式(2)
に設定される。
端子Pvinは、高電位側電源電圧である入力電圧Vinが入力される。端子Pvccは、ノードN5に接続され、NchDMOSトランジスタNDT2がオンしたときに内部生成電圧Vccが入力され、NchDMOSトランジスタNDT2がオフしたときに内部生成電圧Vccが入力されない。
コンデンサCd1は、一端が端子Pvinに接続され、他端が端子Pvccに接続される。コンデンサCd1は、DC−DCコンバータ70の外部に設けられ、ゲートドライバ3のスイッチング時に発生するラッシュカレントを吸収するデカップリングコンデンサとして機能する。コンデンサCd1は、例えば数百nFから数μFの範囲の比較的大きな容量を有する。
出力端子としての端子Poutは、PchDMOSトランジスタPT2のドレインに接続され、PchDMOSトランジスタPT2で生成され、降圧された出力電圧Voutを出力する。
ダイオードD11は、カソードが端子Poutに接続され、アノードが低電位側電源Vssに接続される。ダイオードD11は、DC−DCコンバータ70の外部に設けられるツェナーダイオードである。インダクタL1は、DC−DCコンバータ70の外部に設けられ、一端が端子Pout及びダイオードD1のカソードに接続され、他端がコンデンサCoutの一端と負荷11の一端に接続される。コンデンサCoutは、DC−DCコンバータ70の外部に設けられ、他端が低電位側電源Vssに接続される。コンデンサCoutは、安定化コンデンサとして機能する。コンデンサCoutは、例えば数十μF以上の比較的大きな容量を有する。
負荷11は、DC−DCコンバータ70の外部に設けられ、他端が低電位側電源Vssに接続され、出力電圧Vout及び出力電流IoutがDC−DCコンバータ70から供給される。
図2に示すように、比較例のDC−DCコンバータ80には、制御回路1、レギュレータ2、ゲートドライバ3、PchDMOSトランジスタPDT2、抵抗R11、端子Pout、端子Pvcc、端子Pvin、及び端子Pvssが設けられる。比較例のDC−DCコンバータ80では、本実施例のDC−DCコンバータ70の地絡保護回路4の代わりに抵抗R11を設けている。ここでは、本実施例のDC−DCコンバータ70と異なる点のみ説明する。
抵抗R11は、一端に内部生成電圧Vccが印加(ノードN3に接続)され、他端が端子Pvcc(ノードN5)に接続される。抵抗R11は、端子Pvccが地絡した場合、内部素子にゲート絶縁破壊電圧以上の電圧が印加されないように設けられたものである。
しかしながら、ノードN3とノードN5の間に抵抗R11を設けた場合、デカップリングコンデンサとしてのコンデンサCd1のゲートドライバ3のスイッチング時でのラッシュカレントの吸収能力を制限する。つまり、ゲートドライバ3のスイッチング特性と内部素子の破壊とのトレードオフの関係が生じる。この結果、比較例のDC−DCコンバータ80では、抵抗R11の設定値の選択が非常に困難となる。
次に、地絡保護回路の動作について図3を参照して説明する。図3は地絡保護回路の動作を説明する図である。
図3に示すように、DC−DCコンバータ70では、何らかの原因により端子Pvccが地絡すると、端子Pvinと端子Pvccの間に入力電圧Vinが印加されることになる。地絡していない場合の端子Pvinと端子Pvccの間の電圧V1、地絡した場合の端子PvinとノードN5の間の電圧V2の関係は、
V1{=(Vin−Vcc)}<<V2(=Vin)・・・・・・・・・・・・・式(3)
となり、地絡した場合に大きな電圧が印加されることになる。
V1{=(Vin−Vcc)}<<V2(=Vin)・・・・・・・・・・・・・式(3)
となり、地絡した場合に大きな電圧が印加されることになる。
次に、端子PvinとノードN5の間の電圧が、ダイオードD1のツェナー電圧とNPNトランジスタNPNT1のベース・エミッタ間電圧の和以上になるとNPNトランジスタNPNT1が駆動する。つまり、端子PvinとノードN5の間の電圧が電圧V2に達する前に、NPNトランジスタNPNT1が動作を開始する。
続いて、NPNトランジスタNPNT1が駆動すると、NchDMOSトランジスタNDT2のゲート(ノードN4)とソース(ノードN5)間の電位差が閾値電圧(Vth)以下となり、NchDMOSトランジスタNDT2がオフする。
次に、NchDMOSトランジスタNDT2がオフすることにより、ノードN3とノードN5の間が遮断される。
この結果、地絡保護回路4の動作により、ゲートドライバ3のPchDMOSトランジスタPDT1及びNchDMOSトランジスタNDT1、PchDMOSトランジスタPDT2を含む内部素子には、ゲート絶縁破壊電圧以上の電圧が印加されない。勿論、NchDMOSトランジスタNDT2にもゲート絶縁破壊電圧以上の電圧が印加されない。このため、内部素子の破壊を防止できる。
上述したように、本実施例の電源装置では、制御回路1、レギュレータ2、ゲートドライバ3、地絡保護回路4、PchDMOSトランジスタPDT2、端子Pout、端子Pvcc、端子Pvin、及び端子Pvssが設けられる。入力電圧Vinは、端子Pvinを介してDC−DCコンバータ70に供給される。レギュレータ2で生成される内部生成電圧Vccが端子Pvccに印加される。端子Vinと端子Pvccの間には、デカップリングコンデンサとしてコンデンサCd1が外付けされる。地絡保護回路4は、ゲートドライバ3と端子Pvin及びPvccの間に設けられ、NchDMOSトランジスタNDT2、NPNトランジスタNPNT1、ダイオードD1、抵抗R1、及び抵抗R2が設けられる。地絡保護回路4は、端子Pvccが地絡した場合、NchDMOSトランジスタNDT2がオフし、端子Pvccに接続されるノードN5と内部生成電圧Vccが入力されるノードN3の間を遮断する。
このため、端子Pvccが地絡した場合、PchDMOSトランジスタPDT1、PchDMOSトランジスタPDT2、NchDMOSトランジスタNDT1、及びNchDMOSトランジスタNDT2などの内部素子にゲート絶縁破壊電圧以上の電圧が印加されない。したがって、DC−DCコンバータ70を構成する内部素子の破壊を防止することができる。
なお、本実施例では、DC−DCコンバータに適用したが、モータドライバなどにも適用することができる。
次に、本発明の実施例2に係る電源装置について、図面を参照して説明する。図4は電源装置としてのDC−DCコンバータの概略構成を示す回路図である。本実施例では、地絡保護回路の構成を変更している。
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図4に示すように、DC−DCコンバータ71には、制御回路1、レギュレータ2、ゲートドライバ3、地絡保護回路4a、PchDMOSトランジスタPDT2、端子Pout、端子Pvcc、端子Pvin、及び端子Pvssが設けられる。DC−DCコンバータ71は、非同期整流型で、降圧型DC−DCコンバータである。
地絡保護回路4aは、ゲートドライバ3と端子Pvin及びPvccの間に設けられ、端子Pvccが地絡したときの内部素子の破壊を防止する。地絡保護回路4aには、NchDMOSトランジスタNDT2、NPNトランジスタNPNT1、及び抵抗R1乃至3が設けられる。
抵抗R3は、一端に入力電圧Vinが印加され、他端がノードN6に接続される。抵抗R3と抵抗R2は、抵抗分割されたノードN6の電圧をNPNトランジスタNPNT1のベースに供給する。分割抵抗を構成する抵抗R3及び抵抗R2は、入力電圧Vin、内部生成電圧Vcc、内部素子のゲート絶縁破壊電圧などを考慮して最適な値に適宜設定される。
次に、地絡保護回路4aの動作について説明する。端子Pvccが地絡し、端子PvinとノードN5の間の電圧が、抵抗R3及び抵抗R2の分割抵抗電圧(ノードN6の電圧)とNPNトランジスタNPNT1のベース・エミッタ間電圧の和以上になるとNPNトランジスタNPNT1が駆動する。
次に、NPNトランジスタNPNT1が駆動すると、NchDMOSトランジスタNDT2のゲート(ノードN4)とソース(ノードN5)間の電位差が閾値電圧(Vth)以下となり、NchDMOSトランジスタNDT2がオフする。
上述したように、本実施例の電源装置では、制御回路1、レギュレータ2、ゲートドライバ3、地絡保護回路4a、PchDMOSトランジスタPDT2、端子Pout、端子Pvcc、端子Pvin、及び端子Pvssが設けられる。入力電圧Vinは、端子Pvinを介してDC−DCコンバータ71に供給される。レギュレータ2で生成される内部生成電圧Vccが端子Pvccに印加される。端子Vinと端子Pvccの間には、デカップリングコンデンサとしてコンデンサCd1が外付けされる。地絡保護回路4aは、ゲートドライバ3と端子Pvin及びPvccの間に設けられ、NchDMOSトランジスタNDT2、NPNトランジスタNPNT1、及び抵抗R1乃至3が設けられる。地絡保護回路4aは、端子Pvccが地絡した場合、NchDMOSトランジスタNDT2がオフし、端子Pvccに接続されるノードN5と内部生成電圧Vccが入力されるノードN3の間を遮断する。
このため、端子Pvccが地絡した場合、PchDMOSトランジスタPDT1、PchDMOSトランジスタPDT2、NchDMOSトランジスタNDT1、及びNchDMOSトランジスタNDT2などの内部素子にゲート絶縁破壊電圧以上の電圧が印加されない。したがって、DC−DCコンバータ71を構成する内部素子の破壊を防止することができる。
次に、本発明の実施例3に係る電源装置について、図面を参照して説明する。図5は電源装置としてのDC−DCコンバータの概略構成を示す回路図である。本実施例では、地絡保護回路の構成を変更している。
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図5に示すように、DC−DCコンバータ72には、制御回路1、レギュレータ2、ゲートドライバ3、地絡保護回路4b、PchDMOSトランジスタPDT2、端子Pout、端子Pvcc、端子Pvin、及び端子Pvssが設けられる。DC−DCコンバータ72は、非同期整流型で、降圧型DC−DCコンバータである。
地絡保護回路4bは、ゲートドライバ3と端子Pvin及びPvccの間に設けられ、端子Pvccが地絡したときの内部素子の破壊を防止する。地絡保護回路4bには、NchDMOSトランジスタNDT2、NPNトランジスタNPNT1、ダイオードD1、ダイオードDn、抵抗R1、及び抵抗R2が設けられる。
地絡保護回路4bの入力電圧Vin側とノードN6の間には、n個(ただし、nは2以上の整数)のツェナーダイオードが縦続接続される。ここで、nの数は、DC−DCコンバータ72を製造するプロセス条件、内部素子のゲート絶縁破壊電圧などを考慮して適宜選択される。
ダイオードDnは、カソードに入力電圧Vinが印加され、アノードが図示しないダイオードD(n−1)に接続される。ダイオードD1は、カソードが図示しないダイオードD2のアノードに接続され、アノードがノードN6に接続される。
次に、地絡保護回路4bの動作について説明する。端子Pvccが地絡し、端子PvinとノードN5の間の電圧が、ツェナー電圧×n(ノードN6の電圧)とNPNトランジスタNPNT1のベース・エミッタ間電圧の和以上になるとNPNトランジスタNPNT1が駆動する。
次に、NPNトランジスタNPNT1が駆動すると、NchDMOSトランジスタNDT2のゲート(ノードN4)とソース(ノードN5)間の電位差が閾値電圧(Vth)以下となり、NchDMOSトランジスタNDT2がオフする。
上述したように、本実施例の電源装置では、制御回路1、レギュレータ2、ゲートドライバ3、地絡保護回路4b、PchDMOSトランジスタPDT2、端子Pout、端子Pvcc、端子Pvin、及び端子Pvssが設けられる。入力電圧Vinは、端子Pvinを介してDC−DCコンバータ72に供給される。レギュレータ2で生成される内部生成電圧Vccが端子Pvccに印加される。端子Vinと端子Pvccの間には、デカップリングコンデンサとしてコンデンサCd1が外付けされる。地絡保護回路4bは、ゲートドライバ3と端子Pvin及びPvccの間に設けられ、NchDMOSトランジスタNDT2、NPNトランジスタNPNT1、ダイオードD1、ダイオードDn、抵抗R1、及び抵抗R2が設けられる。地絡保護回路4bは、端子Pvccが地絡した場合、NchDMOSトランジスタNDT2がオフし、端子Pvccに接続されるノードN5と内部生成電圧Vccが入力されるノードN3の間を遮断する。
このため、端子Pvccが地絡した場合、PchDMOSトランジスタPDT1、PchDMOSトランジスタPDT2、NchDMOSトランジスタNDT1、及びNchDMOSトランジスタNDT2などの内部素子にゲート絶縁破壊電圧以上の電圧が印加されない。したがって、DC−DCコンバータ72を構成する内部素子の破壊を防止することができる。
次に、本発明の実施例4に係る電源装置について、図面を参照して説明する。図6は電源装置としてのDC−DCコンバータの概略構成を示す回路図である。本実施例では、地絡保護回路の構成を変更している。
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図6に示すように、DC−DCコンバータ73には、制御回路1、レギュレータ2、ゲートドライバ3、地絡保護回路4c、PchDMOSトランジスタPDT2、端子Pout、端子Pvcc、端子Pvin、及び端子Pvssが設けられる。DC−DCコンバータ73は、非同期整流型で、降圧型DC−DCコンバータである。
地絡保護回路4cは、ゲートドライバ3と端子Pvin及びPvccの間に設けられ、端子Pvccが地絡したときの内部素子の破壊を防止する。地絡保護回路4cには、NchDMOSトランジスタNDT2、NPNトランジスタNPNT1、NPNトランジスタNPNT2、及び抵抗R1乃至4が設けられる。地絡保護回路4cは、NPNトランジスタのベース・エミッタ間電圧Vbeが2段に構成されるVbeマルチプライヤー構造を用いている。
NPNトランジスタNPNT2は、コレクタに入力電圧Vinが印加され、ベースがノードN7に接続され、エミッタがノードN6に接続される。抵抗R4は、一端に入力電圧Vinが印加され、他端がノードN7に接続される。抵抗R3は、一端がノードN7に接続され、他端がノードN6に接続される。抵抗R4、抵抗R3、及び抵抗R2は、抵抗分割されたノードN7の電圧をNPNトランジスタNPNT2のベースに供給する。また、抵抗R4、抵抗R3、及び抵抗R2は、抵抗分割されたノードN6の電圧をNPNトランジスタNPNT1のベースに供給する。
分割抵抗を構成する抵抗R4、抵抗R3、及び抵抗R2は、入力電圧Vin、内部生成電圧Vcc、内部素子のゲート絶縁破壊電圧などを考慮して最適な値に適宜設定される。
次に、地絡保護回路4cの動作について説明する。端子Pvccが地絡すると、抵抗分割された電圧(ノードN7)が所定値以上になるとNPNトランジスタNPNT2が駆動する。
続いて、NPNトランジスタNPNT2の駆動後、抵抗分割された電圧(ノードN6)が所定値以上になるとNPNトランジスタNPNT1が駆動する。
次に、NPNトランジスタNPNT2及びNPNトランジスタNPNT1が駆動すると、NchDMOSトランジスタNDT2のゲート(ノードN4)とソース(ノードN5)間の電位差が閾値電圧(Vth)以下となり、NchDMOSトランジスタNDT2がオフする。
上述したように、本実施例の電源装置では、制御回路1、レギュレータ2、ゲートドライバ3、地絡保護回路4c、PchDMOSトランジスタPDT2、端子Pout、端子Pvcc、端子Pvin、及び端子Pvssが設けられる。入力電圧Vinは、端子Pvinを介してDC−DCコンバータ73に供給される。レギュレータ2で生成される内部生成電圧Vccが端子Pvccに印加される。端子Vinと端子Pvccの間には、デカップリングコンデンサとしてコンデンサCd1が外付けされる。地絡保護回路4cは、ゲートドライバ3と端子Pvin及びPvccの間に設けられ、NchDMOSトランジスタNDT2、NPNトランジスタNPNT1、NPNトランジスタNPNT2、及び抵抗R1乃至4が設けられる。地絡保護回路4cは、端子Pvccが地絡した場合、NchDMOSトランジスタNDT2がオフし、端子Pvccに接続されるノードN5と内部生成電圧Vccが入力されるノードN3の間を遮断する。
このため、端子Pvccが地絡した場合、PchDMOSトランジスタPDT1、PchDMOSトランジスタPDT2、NchDMOSトランジスタNDT1、及びNchDMOSトランジスタNDT2などの内部素子にゲート絶縁破壊電圧以上の電圧が印加されない。したがって、DC−DCコンバータ73を構成する内部素子の破壊を防止することができる。
次に、本発明の実施例5に係る電源装置について、図面を参照して説明する。図7は電源装置としてのDC−DCコンバータの概略構成を示す回路図である。本実施例では、地絡保護回路の構成を変更している。
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図7に示すように、DC−DCコンバータ74には、制御回路1、レギュレータ2、ゲートドライバ3、地絡保護回路4d、PchDMOSトランジスタPDT2、端子Pout、端子Pvcc、端子Pvin、及び端子Pvssが設けられる。DC−DCコンバータ74は、非同期整流型で、降圧型DC−DCコンバータである。
地絡保護回路4dは、ゲートドライバ3と端子Pvin及びPvccの間に設けられ、端子Pvccが地絡したときの内部素子の破壊を防止する。地絡保護回路4dには、NchDMOSトランジスタNDT2、NchDMOSトランジスタNDT3、ダイオードD21、及び抵抗R1乃至3が設けられる。
NchDMOSトランジスタNDT3は、ドレインがノードN4に接続され、ゲートがノードN6に接続され、ソースがノードN5に接続される。抵抗R3は、一端に入力電圧Vinが印加され、他端がノードN6に接続される。ダイオードD21は、カソードがノードN6に接続され、アノードがノードN5に接続される。ダイオードD21は、ツェナーダイオードである。
次に、地絡保護回路4dの動作について説明する。端子Pvccが地絡すると、ノードN6の電圧が所定値以上になるとNchDMOSトランジスタNDT3がオンする。
続いて、NchDMOSトランジスタNDT3のオン後、NchDMOSトランジスタNDT2のゲート(ノードN4)とソース(ノードN5)間の電位差が閾値電圧(Vth)以下となり、NchDMOSトランジスタNDT2がオフする。
上述したように、本実施例の電源装置では、制御回路1、レギュレータ2、ゲートドライバ3、地絡保護回路4d、PchDMOSトランジスタPDT2、端子Pout、端子Pvcc、端子Pvin、及び端子Pvssが設けられる。入力電圧Vinは、端子Pvinを介してDC−DCコンバータ74に供給される。レギュレータ2で生成される内部生成電圧Vccが端子Pvccに印加される。端子Vinと端子Pvccの間には、デカップリングコンデンサとしてコンデンサCd1が外付けされる。地絡保護回路4dは、ゲートドライバ3と端子Pvin及びPvccの間に設けられ、NchDMOSトランジスタNDT2、NchDMOSトランジスタNDT2、NPNトランジスタNPNT3、ダイオードD21、及び抵抗R1乃至3が設けられる。地絡保護回路4dは、端子Pvccが地絡した場合、NchDMOSトランジスタNDT2がオフし、端子Pvccに接続されるノードN5と内部生成電圧Vccが入力されるノードN3の間を遮断する。
このため、端子Pvccが地絡した場合、PchDMOSトランジスタPDT1、PchDMOSトランジスタPDT2、NchDMOSトランジスタNDT1、及びNchDMOSトランジスタNDT2などの内部素子にゲート絶縁破壊電圧以上の電圧が印加されない。したがって、DC−DCコンバータ74を構成する内部素子の破壊を防止することができる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
実施例では、端子Pvccが地絡されたときにゲートドライバ3と端子PVccの間を遮断するNchDMOSトランジスタNDT2を地絡保護回路に設けているが、NchDMOSトランジスタNDT2の代わりにPchDMOSトランジスタを用いてもよい。また、出力トランジスタとしてPchDMOSトランジスタPDT2を用いているが、PchDMOSトランジスタPDT2の代わりにNchDMOSトランジスタを用いてもよい。その場合、ゲート側に信号を反転させるインバータを設けるのが好ましい。
本発明は、以下の付記に記載されているような構成が考えられる。
(付記1) 内部生成電圧を発生するレギュレータと、前記内部生成電圧よりも高電圧の入力電圧が入力される第1の端子と前記内部生成電圧が入力される第2の端子の間に設けられるデカップリングコンデンサと、ソースに前記入力電圧が印加され、ゲートに制御回路の出力信号が入力される第1のPchDMOSトランジスタと、ドレインが前記第1のPchDMOSトランジスタのドレインに接続され、ゲートに前記制御回路の出力信号が入力され、ソースに前記内部生成電圧が印加される第1のNchDMOSトランジスタとを有し、制御信号を生成するゲートドライバと、ソースに前記入力電圧が印加され、ゲートに前記制御信号が入力され、前記制御信号に基づいてドレインから出力電圧を出力する第2のPchDMOSトランジスタと、前記入力電圧及び前記内部生成電圧が供給され、前記ゲートドライバと前記第1及び第2の端子の間に設けられ、前記第2の端子が地絡したときに前記ゲートドライバと前記第2の端子の間を遮断する地絡保護回路とを具備することを特徴とする電源装置。
(付記1) 内部生成電圧を発生するレギュレータと、前記内部生成電圧よりも高電圧の入力電圧が入力される第1の端子と前記内部生成電圧が入力される第2の端子の間に設けられるデカップリングコンデンサと、ソースに前記入力電圧が印加され、ゲートに制御回路の出力信号が入力される第1のPchDMOSトランジスタと、ドレインが前記第1のPchDMOSトランジスタのドレインに接続され、ゲートに前記制御回路の出力信号が入力され、ソースに前記内部生成電圧が印加される第1のNchDMOSトランジスタとを有し、制御信号を生成するゲートドライバと、ソースに前記入力電圧が印加され、ゲートに前記制御信号が入力され、前記制御信号に基づいてドレインから出力電圧を出力する第2のPchDMOSトランジスタと、前記入力電圧及び前記内部生成電圧が供給され、前記ゲートドライバと前記第1及び第2の端子の間に設けられ、前記第2の端子が地絡したときに前記ゲートドライバと前記第2の端子の間を遮断する地絡保護回路とを具備することを特徴とする電源装置。
(付記2) 前記地絡保護回路は、一端に前記入力電圧が印加される第1の抵抗と、ゲートが前記第1の抵抗の他端に接続され、ドレインに前記内部生成電圧が印加され、前記第2の端子が地絡したときに前記ゲートドライバと前記第2の端子の間を遮断する第2のNchDMOSトランジスタと、コレクタが前記第1の抵抗の他端に接続され、エミッタが前記第2のNchDMOSトランジスタのソースに接続されるNPNトランジスタと、カソードが前記入力電圧側に設けられ、アノードが前記NPNトランジスタのベース側に設けられ、縦続接続される複数のツェナーダイオードと、一端が前記NPNトランジスタのベースに接続され、他端が前記第2のNchDMOSトランジスタのソース及び前記第2の端子に接続される第2の抵抗とを具備する付記1に記載の電源装置。
(付記3) 前記地絡保護回路は、一端に前記入力電圧が印加される第1の抵抗と、ゲートが前記第1の抵抗の他端に接続され、ドレインに前記内部生成電圧が印加され、前記第2の端子が地絡したときに前記ゲートドライバと前記第2の端子の間を遮断する第2のNchDMOSトランジスタと、コレクタが前記第1の抵抗の他端に接続され、エミッタが前記第2のNchDMOSトランジスタのソースに接続される第1のNPNトランジスタと、コレクタに前記入力電圧が印加され、エミッタが前記第1のNPNトランジスタのベースに接続される第2のNPNトランジスタと、一端に前記入力電圧が印加され、他端が前記第2のNPNトランジスタのベースに接続される第2の抵抗と、一端が前記第2の抵抗の他端に接続され、他端が前記第2のNPNトランジスタのベースに接続される第3の抵抗と、一端が前記第2のNPNトランジスタのベースに接続され、他端が前記第2のNchDMOSトランジスタのソース及び前記第2の端子に接続される第4の抵抗とを具備する付記1に記載の電源装置。
(付記4) 前記地絡保護回路は、一端に前記入力電圧が印加される第1の抵抗と、ゲートが前記第1の抵抗の他端に接続され、ドレインに前記内部生成電圧が印加され、前記第2の端子が地絡したときに前記ゲートドライバと前記第2の端子の間を遮断する第2のNchDMOSトランジスタと、ドレインが前記第1の抵抗の他端に接続され、ソースが前記第2のNchDMOSトランジスタのソースに接続される第3のNchDMOSトランジスタと、一端に前記入力電圧が印加され、他端が前記第3のNchDMOSトランジスタのゲートに接続される第2の抵抗と、一端が前記第2の抵抗の他端に接続され、他端が前記第2のNchDMOSトランジスタのソース及び前記第2の端子に接続される第3の抵抗と、カソードが前記第2の抵抗の他端に接続され、アノードが前記第2のNchDMOSトランジスタのソース及び前記第2の端子に接続される第1のツェナーダイオードとを具備する付記1に記載の電源装置。
1 制御回路
2 レギュレータ
3 ゲートドライバ
4、4a、4b、4c、4d 地絡保護回路
11 負荷
70〜74、80 DC−DCコンバータ
Cd1、Cout コンデンサ
D1、D11、Dn、D21 ダイオード
Iout 出力電流
L1 インダクタ
N1〜N6 ノード
NDT1〜NDT3 NchDMOSトランジスタ
NPNT1、NPNT2 NPNトランジスタ
R1〜R4、R11 抵抗
PDT1、PDT2 PchDMOSトランジスタ
Pout、Pvin、Pvcc、Pvss 端子
Vin 入力電圧
Vout 出力電圧
Vss 低電位側電源
−Vcc 内部生成電圧
2 レギュレータ
3 ゲートドライバ
4、4a、4b、4c、4d 地絡保護回路
11 負荷
70〜74、80 DC−DCコンバータ
Cd1、Cout コンデンサ
D1、D11、Dn、D21 ダイオード
Iout 出力電流
L1 インダクタ
N1〜N6 ノード
NDT1〜NDT3 NchDMOSトランジスタ
NPNT1、NPNT2 NPNトランジスタ
R1〜R4、R11 抵抗
PDT1、PDT2 PchDMOSトランジスタ
Pout、Pvin、Pvcc、Pvss 端子
Vin 入力電圧
Vout 出力電圧
Vss 低電位側電源
−Vcc 内部生成電圧
Claims (5)
- 内部生成電圧を発生する内部電源と、
前記内部生成電圧よりも高電圧の入力電圧が入力される第1の端子と前記内部生成電圧が入力される第2の端子の間に設けられるデカップリングコンデンサと、
前記入力電圧及び前記内部生成電圧が供給され、制御信号を生成するゲートドライバと、
前記入力電圧が供給され、ゲートに前記制御信号が入力され、前記制御信号に基づいて出力電圧を生成する出力トランジスタと、
前記入力電圧及び前記内部生成電圧が供給され、前記ゲートドライバと前記第1及び第2の端子の間に設けられ、前記第2の端子が地絡したときに前記ゲートドライバと前記第2の端子の間を遮断する地絡保護回路と、
を具備することを特徴とする電源装置。 - 内部生成電圧を発生する内部電源と、
前記内部生成電圧よりも高電圧の入力電圧が入力される第1の端子と前記内部生成電圧が入力される第2の端子の間に設けられるデカップリングコンデンサと、
ソースに前記入力電圧が印加され、ゲートに制御回路の出力信号が入力される第1のPchDMOSトランジスタと、ドレインが前記第1のPchDMOSトランジスタのドレインに接続され、ゲートに前記制御回路の出力信号が入力され、ソースに前記内部生成電圧が印加される第1のNchDMOSトランジスタとを有し、制御信号を生成するゲートドライバと、
ソースに前記入力電圧が印加され、ゲートに前記制御信号が入力され、前記制御信号に基づいてドレインから出力電圧を出力する第2のPchDMOSトランジスタと、
前記入力電圧及び前記内部生成電圧が供給され、前記ゲートドライバと前記第1及び第2の端子の間に設けられ、前記第2の端子が地絡したときに前記ゲートドライバと前記第2の端子の間を遮断する地絡保護回路と、
を具備することを特徴とする電源装置。 - 前記地絡保護回路は、一端に前記入力電圧が印加される第1の抵抗と、ゲートが前記第1の抵抗の他端に接続され、ドレインに前記内部生成電圧が印加され、前記第2の端子が地絡したときに前記ゲートドライバと前記第2の端子の間を遮断する第2のNchDMOSトランジスタと、カソードに前記入力電圧が印加される第1のツェナーダイオードと、コレクタが前記第1の抵抗の他端に接続され、ベースが前記第1のツェナーダイオードのアノードに接続され、エミッタが前記第2のNchDMOSトランジスタのソースに接続されるNPNトランジスタと、一端が前記第1のツェナーダイオードのアノードに接続され、他端が前記第2のNchDMOSトランジスタのソース及び前記第2の端子に接続される第2の抵抗とを具備することを特徴とする請求項1又は2に記載の電源装置。
- 前記第1のツェナーダイオードのツェナー電圧と前記NPNトランジスタのベース・エミッタ間電圧の和が、前記第1のPchDMOSトランジスタ、前記第2のPchDMOSトランジスタ、前記第1のNchDMOSトランジスタ、及び前記第2のNchDMOSトランジスタのゲート絶縁破壊電圧よりも小さく設定されることを特徴とする請求項3に記載の電源装置。
- 前記地絡保護回路は、一端に前記入力電圧が印加される第1の抵抗と、ゲートが前記第1の抵抗の他端に接続され、ドレインに前記内部生成電圧が印加され、前記第2の端子が地絡したときに前記ゲートドライバと前記第2の端子の間を遮断する第2のNchDMOSトランジスタと、一端に前記入力電圧が印加される第2の抵抗と、コレクタが前記第1の抵抗の他端に接続され、ベースが前記第2の抵抗の他端に接続され、エミッタが前記第2のNchDMOSトランジスタのソースに接続されるNPNトランジスタと、一端が前記第2の抵抗の他端に接続され、他端が前記第2のNchDMOSトランジスタのソース及び前記第2の端子に接続される第3の抵抗とを具備することを特徴とする請求項1又は2に記載の電源装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009147568A JP2011004564A (ja) | 2009-06-22 | 2009-06-22 | 電源装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2009147568A JP2011004564A (ja) | 2009-06-22 | 2009-06-22 | 電源装置 |
Publications (1)
Publication Number | Publication Date |
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JP2011004564A true JP2011004564A (ja) | 2011-01-06 |
Family
ID=43562023
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009147568A Pending JP2011004564A (ja) | 2009-06-22 | 2009-06-22 | 電源装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2011004564A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023077920A1 (zh) * | 2021-11-08 | 2023-05-11 | 北京卫星制造厂有限公司 | 宇航低压buck抗干扰和延时启动电路 |
-
2009
- 2009-06-22 JP JP2009147568A patent/JP2011004564A/ja active Pending
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WO2023077920A1 (zh) * | 2021-11-08 | 2023-05-11 | 北京卫星制造厂有限公司 | 宇航低压buck抗干扰和延时启动电路 |
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