JP2010519797A - 無線送信デバイス - Google Patents

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Abstract

本発明は、互いに関して遅延されたM個の信号を提供することのできる遅延線(102)であって、Mが1より大きい、遅延線(102)と、波形の少なくともM個のディジタルサンプルを格納するメモリ(104)であって、各ディジタルサンプルが、N個のビットを含み、それぞれM個の遅延された信号のうちの1つの制御によって、N個の出力線(114)上でM個のディジタルサンプルのそれぞれを連続して配送する、メモリ(104)と、N個の出力線に接続されたN個の入力(114)を含むディジタル-アナログ変換器(106)であって、メモリのN個の出力線から入力で受け取られるM個のディジタルサンプルを変換することができ、波形を表すアナログ信号を一緒に形成するM個のアナログ変換されたディジタルサンプルのそれぞれを当該ディジタル-アナログ変換器の出力(116)で連続して配送することができる、ディジタル-アナログ変換器(106)と、を少なくとも含む送信デバイス(100)に関する。

Description

本発明は、データ伝送の分野に関し、具体的には、たとえば、「ウルトラワイドバンド」すなわちUWBタイプのパルスまたはIEEE 802.15.4a標準規格によるデータの伝送など、約1GHzと10GHzとの間の周波数での、情報の転送のためのサポートとして機能するために生成される短持続時間(数ナノ秒)パルスの伝送に関する。
短持続時間パルスは、搬送波周波数の変調によって生成でき、あるいは、搬送波によらずに構成することができる。
搬送波周波数の変調によって生成されるパルスの場合に、送信するデバイスは、所望のスペクトルの中心周波数におおむね等しい周波数を有する搬送波を形成する周期信号生成器を使用する。この搬送波の変調は、その後、この搬送波をエンベロープ信号に乗算するミキサによって実行される。このエンベロープ信号自体は、その長さが結果の信号のスペクトル幅の特性を表す別種の形のパルスとすることができる。短持続時間パルスは、より長い持続時間のパルスより広いスペクトルをもたらす。この変調は、狭帯域システムのように直角位相で実行することもできる。
D. Wentzloff他による文書「Gaussian Pulse Generators for Subbanded Ultra-Wideband Transmitters」、IEEE Transactions on Microwave Theory and Technics, Vol. 54, No. 4、2006年4月およびD. Marchaland他による「Novel Pulse Generator Architecture Dedicated to Low Data Rate UWB Systems」、IEEE Wireless Technology 2005, the European Conference、2005年10月3日および4日に、そのような送信デバイスが記載されている。
搬送波周波数の変調によるパルスの生成は、ミキサ、電圧制御発振器(VCO)、位相ロックループ(PLL)その他など、従来の無線ブロックを使用することを可能にする。さらに、搬送波の周波数だけを変更することによって、送信される信号のスペクトル帯が簡単にシフトされる。さらに、出力信号の送信電力を、エンベロープ信号の使用によって調整することができる。
しかし、パルス生成のこの技法は、継続的に電力を消費するPLLタイプ周波数合成の使用を必要とする。さらに、送信デバイス出力での搬送波の漏れの存在すなわち、信号が送信を意図されないときのこの送信デバイスの出力でのこの搬送波の干渉送信の存在が、送信スペクトルのこの搬送波の除去に関する問題を引き起こす。最後に、構成するのがむずかしい広帯域出力増幅器が、通常は送信デバイスに必要である。
複数の解決策が、搬送波から生成されるのではないパルスを得るために存在する。このタイプのパルスは、たとえば、
-たとえば米国特許第6 603 818号および米国特許第6 625 229号に記載のステップ信号の倍数導出。
-たとえば欧州特許第1 376 149号に記載の複数の時間シフトされた遅延されたステップの組合せ。
-たとえば米国特許第7 010 056号および米国特許第6 735 238号に記載の単一の時間シフトされた遅延されたステップの合計。
を作成することによって得ることができる。
一般に、これらの解決策は、単純さ、消費される電力、およびスペクトル幅(非常に大きくすることができる)に関して効果的である。これらは、しばしば、電力増幅器を必要とせず、かつ/または単純な増幅器を使用する。
しかし、このタイプの解決策を使用する送信器は、パルス形状の制御およびそのスペクトル応答に関する限り、搬送波周波数変調パルス生成送信器よりはるかに非効果的である。たとえば、送信器のスペクトル帯をオフセットするために、構成された信号のフィルタリングを使用しなければならず、これは、送信される電力をも減らす。最後に、送信器電力も、このタイプの生成器を用いて調整することがむずかしい。
米国特許第6 985 532号に、メモリに格納された制御信号を使用して出力で一緒に加算される異なる持続時間および/または振幅のステップからパルスが構成されるパルス生成器が記載されている。このデバイスは、パルス生成器への入力で印加される、継続的に動作し、したがって電力消費の大きいソースを表すクロックを使用する。
米国特許第6 603 818号 米国特許第6 625 229号 欧州特許第1 376 149号 米国特許第7 010 056号 米国特許第6 735 238号 米国特許第6 985 532号
D. Wentzloff他による文書「Gaussian Pulse Generators for Subbanded Ultra-Wideband Transmitters」、IEEE Transactions on Microwave Theory and Technics, Vol. 54, No. 4、2006年4月 D. Marchaland他による「Novel Pulse Generator Architecture Dedicated to Low Data Rate UWB Systems」、IEEE Wireless Technology 2005, the European Conference、2005年10月3日および4日
本発明の1つの目的は、可変の形のパルスを生成することを可能にする低消費送信デバイスを提案することである。
これを達成するために、
-互いに関して遅延されたM個の信号を出力するように設計された1つの遅延線であって、Mが、非ゼロ整数である、1つの遅延線と、
-波形の少なくともM個のディジタルサンプルを格納し、M個の遅延された信号のうちの1つの制御の下で、それぞれM個のディジタルサンプルのそれぞれを出力として出力するように設計されたメモリと、
-M個のディジタル波形サンプルのアナログ信号への変換を実行するように設計されたディジタル-アナログ変換器と
を少なくとも含む、送信デバイスが提案される。
本発明は、
-互いに関して遅延されたM個の信号を出力するように設計された1つの遅延線であって、Mが、1より大きい整数である、1つの遅延線と、
-波形の少なくともM個のディジタルサンプルを格納するように設計されたメモリであって、各ディジタルサンプルが、N個のビットを含み、M個の遅延された信号のうちの1つの制御の下で、それぞれN個の出力線上で連続してM個のディジタルサンプルのそれぞれを出力するように設計された、メモリと、
-N個の出力線にリンクされたN個の入力を含みディジタル-アナログ変換器であって、メモリのN個の出力線から入力として受け取られるM個のディジタルサンプルを変換し、波形を表すアナログ信号を一緒に形成するM個のアナログ変換されたディジタルサンプルのそれぞれを当該ディジタル-アナログ変換器の出力に連続して出力するように設計された、ディジタル-アナログ変換器と
を少なくとも含む、送信デバイスにも関する。
したがって、得られるアナログ信号は、送信無線帯域で情報のアイテムをディジタル的にコーディングするパルスとすることができる。
本発明を用いると、送信されるパルスの波形は、ディジタル的に生成され、この波形は、有限の持続時間を有し、定量化され得、クロック信号なしですばやくアナログ変換される。ディジタル波形の生成は、送信される信号の瞬間的波形のサンプルをリアルタイムで提供することを伴う。本発明は、波形を生成するために複数のディジタルサンプルが使用されるとき、すなわち、M>1であるときに、特に有利である。したがって、ほとんど瞬間的に、多数のサンプルから作成された波形を得ることが可能である。
遅延線は、論理回路から作ることができるが、アドレス復号のない超高速メモリを制御する。この送信デバイスは、出力ディジタルサンプルへのフェージングクロックの必要を排除し、この出力ディジタルサンプルは、高い周波数(たとえば、約10GHz)を有することができる。
超高速でのメモリの読取りは、ディジタル-アナログ変換器によってたとえばリアルタイムで変換されるディジタルデータストリームを生成することを可能にする。この形で作られる信号は、増幅され、その結果、たとえばアンテナに送出できるようになる。
本発明の1つの実用的利益は、遅延線の使用のおかげでディジタル波形の周波数を簡単に変更する能力である。というのは、ディジタル波形の周波数が、遅延された信号の周波数に、すなわち、遅延線の基本的遅延に直接にリンクされるからである。したがって、現在存在するテクノロジのパルス生成器の搬送波周波数を変更することと同等の効果が得られる。この利益は、送信器が、送信されるパルスの形を保ちながら簡単にすばやく周波数の1つの帯域から別の帯域に移ることができる、複数帯域伝送システムの場合に特に有用である。
さらに、本発明の設計から、有害な干渉信号の送信につながる搬送波の漏れは、送信デバイス出力で可能ではない。本発明による送信デバイスを用いると、信号が送信されないときに、波形のディジタルサンプルは、0の値を有することができ、非同期の形で動作するディジタル-アナログ変換器は、干渉信号を生成しない。
おおまかに言えば、本発明による送信デバイスは、非同期の形で動作し、これは、電力消費量が、動作にクロック信号を必要とする既存テクノロジを使用する送信デバイスに関して相対的に減らされることを意味する。本発明による送信デバイスは、たとえば約1mW未満の平均電力消費を達成することを可能にする。
搬送波なしの波生成器を用いる既存テクノロジを使用する送信デバイスに対して相対的に、本発明による送信デバイスは、本発明による送信デバイスのメモリが複数の異なる波形を格納でき、メモリの内容を簡単に変更でき、送信を意図された波形を簡単に変更することができるので、生成できる波形に関してより高い柔軟性およびより高い多様性を有する。
遅延線は、互いに直列に接続された少なくともM個の遅延セルを含むことができ、各遅延セルは、このセルに入る信号に遅延を適用し、前記遅延された入力信号をM個の遅延された信号のうちの1つとしてメモリに出力するように設計される。
M個の遅延された信号の中の2つの連続する信号の間で遅延セルによって適用される遅延は、ほぼ同一とすることができる。
各遅延セルは、少なくとも1つの制御入力を含むことができ、遅延セルのそれぞれによって適用される遅延の持続時間は、前記遅延セルの制御入力に印加される制御電圧または制御電流に依存することができる。
遅延線は、少なくとも1つの遅延ロックループを含むことができる。
波形のM個のディジタルサンプルは、アドレッシングなしでメモリ内にシーケンシャルに格納され得る。
メモリは、M個の遅延された信号のうちの1つとM個の遅延された信号のうちの反転された別の1つとの間でAND論理演算を実行するように設計されたM個のAND論理ゲートをも含むことができ、この2つの遅延された信号は、2つの連続して放たれる信号とすることができる。
各ストレージ要素は、互いにループにされた少なくとも2つのインバータおよび少なくとも2つのMOSトランジスタを含むことができ、各MOSトランジスタは、インバータのうちの1つの入力にそれぞれリンクされ、所与のカラム内のN個のストレージ要素のMOSトランジスタのゲートは、メモリのM個のAND論理ゲートのうちの1つの出力に接続される。
各ストレージ要素は、少なくとも1つのフリップフロップおよびAND論理ゲートを含むことができ、所与のカラム内のN個のストレージ要素の前記AND論理ゲートのそれぞれの1つの入力は、メモリのM個のAND論理ゲートのうちの1つの出力に接続され、前記AND論理ゲートのそれぞれのもう1つの入力は、前記AND論理ゲートと同一のストレージ要素内の前記フリップフロップの出力に接続される。
各ストレージ要素は、少なくとも1つのフリップフロップおよびAND論理ゲートを含むことができ、所与のカラム内のN個のストレージ要素の前記AND論理ゲートのそれぞれの1つの入力は、M個の遅延された信号のうちの1つを受け取るように設計され、前記AND論理ゲートのそれぞれのもう1つの入力は、前記AND論理ゲートと同一のストレージ要素内の前記フリップフロップの出力に接続される。
M個のストレージ要素のラインのM個のAND論理ゲートの出力は、OR論理ゲートおよび/またはexclusive OR論理ゲートの少なくともM個の入力に接続され得る。
送信デバイスは、その中に複数の波形のディジタルサンプルが格納され、他のメモリに接続される第2メモリをも含むことができ、送信デバイスは、複数の格納された波形のうちの少なくとも1つのディジタルサンプルを第2メモリから他のメモリに転送するように設計され得る。
メモリは、データファイルから波形のM個のディジタルサンプルを格納するように設計され得る。
ディジタル-アナログ変換器のN個の入力のうちで、ディジタルサンプルの第nビットがそれに出力されることを意図された1つは、並列に接続された少なくとも2n個のCMOSインバータを含み得る第n増幅器に接続され得る。
送信デバイスによって送信される信号の電力は、ディジタル-アナログ変換器を使用して簡単に調整することができる。
ディジタル-アナログ変換器は、少なくともN個の入力を含むことができ、Nは、ディジタルサンプルのうちの1つのビット数であり、ディジタルサンプルの第n振幅ビットがそれへの出力を意図される1つの入力を、並列に接続された2n個のCMOSインバータを使用して作成された2つの第n増幅器にそれぞれ接続された少なくとも2つのAND論理ゲートに接続することができ、ディジタルサンプルの符号ビットがそれへの出力を意図される1つの入力を、ディジタル-アナログ変換器のすべての前記AND論理ゲートに接続することができる。
ディジタル-アナログ変換器のN個の入力のうちで、ディジタルサンプルの第n増幅ビットが出力されることを意図された1つは、並列に接続された2n個のCMOSインバータを使用して作られる2つの第n増幅器にそれぞれ接続され得る少なくとも2つのAND論理ゲートに接続され得、ディジタル-アナログ変換器のN個の入力のうちでディジタルサンプルの符号ビットが出力されることを意図された1つは、ディジタル-アナログ変換器のすべての前記AND論理ゲートに接続され得る。
ディジタル-アナログ変換器は、さらに、アナログ信号をフィルタリングするように設計されたキャパシタを含むことができる。
送信デバイスは、ディジタル-アナログ変換器の出力で得られるアナログ信号を増幅する手段をさらに含むことができる。これらの増幅手段は、たとえば、送信デバイスによる送信が意図される信号の周波数帯域で増幅を実行する広帯域電力増幅器とすることができる。
増幅手段は、ディジタル-アナログ変換器の出力で得られるアナログ信号のフィルタリングをも実行することができる。
送信デバイスは、入力としてアナログ信号を受け取るのに適する、バランタイプ変圧器などの少なくとも1つの変圧器をも含むことができる。
送信デバイスは、ディジタル-アナログ変換器の出力で得られるアナログ信号をフィルタリングする手段、または増幅手段の出力がフィルタリングする手段の入力に接続されるようにアナログ信号をフィルタリングする手段をさらに含むことができる。
アナログ信号は、その周波数が約1GHzと10GHzとの間にある信号とすることができ、かつ/または少なくとも1つのウルトラワイドバンド(UWB)パルスを含むことができ、かつ/または標準規格IEEE 802.15.4aに従うパルスの少なくとも1つのバーストを含むことができる。
本発明による送信デバイスを用いると、標準規格IEEE 802.15.4aに従うパルスの「バースト」を生成することが可能であり、バースト内のパルスは、お互いから2nsだけ分離されるのみであり、特に「平方根二乗余弦」タイプのパルスについて、オーバーラップが生じる。
-互いに関して遅延されたM個の信号を作成するステップであって、Mが、非ゼロ整数である、ステップと、
-波形のM個の格納されたディジタルサンプルを出力するステップであって、サンプルのそれぞれが、M個の遅延された信号のうちの1つの制御の下で出力される、ステップと、
-波形のM個のディジタルサンプルをアナログ変換するステップであって、得られるアナログ信号が、波形に従うアナログ信号である、ステップと
を少なくとも含む、信号を送信する方法も提案される。
M個の遅延された信号のそれぞれは、少なくとも1つのステップ信号および/または立ち上がり面もしくは立ち下がり面および/またはクロック信号を含むことができる。
本発明は、
-互いに関して遅延されたM個の信号を作成するステップであって、Mが、1より大きい整数である、ステップと、
-波形のM個の格納されたディジタルサンプルを出力するステップであって、サンプルのそれぞれが、N個のビットを含み、M個の遅延された信号(12.1から12.7)のうちの1つの制御の下でそれぞれN個の出力線(114)上で連続して出力される、ステップと、
-M個のディジタルサンプルをアナログ変換し、波形を表すアナログ信号を一緒に形成するM個のアナログ的に変換されたディジタルサンプルのそれぞれを出力に連続して出力するステップと
を少なくとも含む、信号を送信する方法にも関する。
M個の遅延された信号は、周期Trefのクロック信号から入手され得、M個の遅延された信号からの第i信号は、Tdi=i×Td0とほぼ等しい遅延を有する遅延されたクロック信号を含み、ここで、
Figure 2010519797
であり、jは、Trefに関して基本遅延Td0を定義する非ゼロ実数である。
M個の格納されたディジタルサンプルは、ディジタルサンプルによって形成される波のサンプリング周波数で出力され得る。
送信方法は、アナログ変換ステップの後に、フィルタリングステップおよび/または増幅ステップをさらに含むことができる。
本発明は、添付図面を参照しながら、純粋に知識を与えるために与えられ、決して限定的ではない実施形態の例の説明を読むことによってよりよく理解されるであろう。
下で説明されるさまざまな図面の同一の部分、類似する部分、または同等の部分は、ある図面から別の図面への移動を容易にするために同一の符号を担う。
図面をより読み易くするために、図面で表されるさまざまな部分は、必ずしも均一の縮尺で示されてはいない。
異なる可能性(変形および実施形態)は、互いに排他的ではなく、一緒に組み合わせることができるものとして理解されなければならない。
本発明の対象である送信デバイスを示すブロック図である。 本発明の対象である送信デバイスの遅延線を示すブロック図である。 遅延線に使用される遅延セル(delay cell)の実施形態の例を示す図である。 遅延線に使用される遅延セルの実施形態の例を示す図である。 遅延線に使用される遅延セルの実施形態の例を示す図である。 本発明の対象である送信デバイスの遅延線内のトリガ信号の伝搬を示す図である。 本発明の対象である送信デバイスのメモリを示すブロック図である。 それぞれメモリのストレージ要素の2つの連続するカラムxおよびx+1からの2つのストレージ要素の実施形態の例を表す図である。 それぞれメモリのストレージ要素の2つの連続するカラムxおよびx+1からの2つのストレージ要素の実施形態の例を表す図である。 それぞれメモリのストレージ要素の2つの連続するカラムxおよびx+1からの2つのストレージ要素の実施形態の例を表す図である。 本発明の対象である送信デバイスのディジタル-アナログ変換器の実施形態の例を示す図である。 本発明の対象である送信デバイスのディジタル-アナログ変換器の実施形態の例を示す図である。 信号の送信中の、本発明の対象である送信デバイスのさまざまな要素の出力で得られる信号を示す図である。 第1の実施形態による、本発明の対象である送信デバイスを表す図である。 第2の実施形態による、本発明の対象である送信デバイスを表す図である。
まず、ここでたとえばUWBタイプのパルスを送信するように設計された、送信デバイス100のブロック図を表す図1を参照されたい。
送信器100は、遅延線102を含む。この遅延線102は、図2に詳細に示されているが、ここでは、互いに直列に接続されたM個の基本遅延セルを含み、Mは、送信されるパルスのディジタルサンプルの個数を表す。図2では、遅延線102は、7つの遅延セル120.1から120.7を含む。各遅延セル120.1から120.7の出力132.1から132.7は、遅延線102の出力112.1から112.7を形成する。
周期Trefを有し、クロック信号の各周期で1つのステップを形成するクロック信号の形のトリガ信号が、遅延線102の入力110に印加される。この入力110は、第1遅延セル120.1の入力130.1に接続される。入力130.1に印加されたクロック信号は、第1セル120.1を介して伝搬され、その後、第1セル120.1の出力132.1に出力され、この出力132.1は、クロック信号周期Trefより短い遅延Tdを伴って遅延線102の第1出力112.1に接続される。第1セル120.1の出力132.1は、第2セル120.2への入力にも接続される。第2セル120.2の出力で得られる信号すなわち、遅延線102の第2出力112.2の信号でもある信号は、したがって、第1セル120.1によって適用される遅延時間Tdと第2セル120.2によって適用される遅延時間Tdとの合計だけ遅延される。各遅延セル120.1から120.7の入力と出力との間の信号の伝搬時間すなわち、セルのそれぞれの遅延時間Tdは、セル120.1から120.7の制御入力134.1から134.7に印加される制御電圧または制御電流に依存する。図2の例は、制御電圧を用いる。遅延セルのそれぞれの遅延時間Tdは、ほぼ同一とすることができ、Tref=M×Tdになる。したがって、図2の遅延線102の出力112.1から112.7のそれぞれで、入力110に印加されたクロック信号が、たとえばTref=7*Tdなど、Tdの倍数だけ遅延されて得られる。したがって、遅延線102の出力112.iで得られる第i信号は、Tdi=i×Td0とほぼ等しい遅延だけ遅延された、入力110に印加されたクロック信号であり、ここで、
Figure 2010519797
であり、jは、Trefに関して基本遅延Td0を定義する非ゼロの実数である。
遅延セル120.1から120.7を、複数の形で構成することができる。図3Aから3Cのそれぞれに、遅延セル120の実施形態の例を示す。
図3Aのセル120は、直列に接続された2つのMOSインバータ122および124を含む。セル120は、2つのMOSトランジスタ、それぞれ126および128をも含み、このMOSトランジスタ126および128のそれぞれは、インバータ122および124のスイッチング電流を制御入力134を介してトランジスタ126および128のゲートに印加される制御電圧Vcomの関数として部分的に制限するために、MOSインバータ、それぞれ122および124のうちの1つに接続される。したがって、セル120の入力130に印加される信号は、インバータ122および124によって2回反転され、出力132で得られる信号は、開始値に類似する値であるが、2回の反転を実行するのに必要な時間だけ遅延される。
図3Bのセル120も、2つのMOSインバータ122および124を含むが、MOSインバータ122だけが、MOSトランジスタ126に接続される。したがって、図3Bのセル120では、セル120内で伝搬される信号の立ち下がり面だけが遅延されるが、図3Aのセル120では、セル120内で伝搬される信号の立ち上がり面および立ち下がり面が遅延される。
図3Cの遅延セル120を用いると、セル120の入力信号および出力信号は、差動である。このセルでは、遅延時間は、セル120の制御入力134に継続的に印加される制御電流Icomに依存する。図3Cの遅延セル120は、2つのNMOSトランジスタ129および131を含み、これらの2つのNMOSトランジスタ129および131のソースは、一緒に接続され、制御入力134に接続される。差動入力130の各端子は、それぞれ、NMOSトランジスタ129および131のうちの1つのゲートに接続される。NMOSトランジスタ129および131の各ドレインは、それぞれ、負荷125および127に接続され、負荷125および127のそれぞれは、ソース電流の関数である出力でのディフェージングフィルタリングを実行する少なくとも1つのキャパシタを含む。出力132は、NMOSトランジスタ129および131のドレインの間で差動式の形でとられる。図3Cの遅延セル120は、図3Aおよび3Bの遅延セルより高い動作速度を有する。
図2に表された遅延線102は、DLL(遅延ロックループ)タイプのフィードバックをも含む。トリガ信号すなわち周期Trefの基準クロックが、セル120.1から120.7の基本遅延Tdの閉ループ制御をもたらすのに使用され、その結果、Tref=7×Tdになる。このフィードバックまたは閉ループ制御は、作られる可能性がある位相誤差を測定するのに使用される位相比較器133を使用して達成され、位相誤差は、基本遅延に関する制御電圧または制御電流を生成するために、図2で抵抗135およびキャパシタ137によって形成される低域フィルタによってまたは積分器によってフィルタリングされる。
図4は、図2の遅延線102内のトリガ信号の伝搬を表す。信号10は、遅延線102の入力110に印加される周期Trefのクロックを表す。信号12.1から12.7は、それぞれ、遅延線102の出力112.1から112.7で得られる信号を表す。図4は、信号12.1から12.7のそれぞれが、入力に印加されたクロック信号であって、前の信号に関して追加の持続時間Tdだけ連続して遅延されるクロック信号を含むことを示す。Tref=M×Td、ただし、図2の遅延線102の場合にM=7(7つの遅延セル)を与えられれば、遅延線102の最終出力112.7について得られる信号12.7は、Trefと等しい期間だけ遅延されたクロック信号10に対応し、信号12.7の最初の立ち上がり面は、クロック信号10の第2の立ち上がり面と同相である。
遅延線102は、遅延セルと同じ個数の遅延信号を供給する。遅延線102から発する信号は、その後、おそらくは、ステップ信号ではなく幅Tdのパルスを作成するために一緒に組み合わされ得る。
送信器100は、生成されるUWBパルスのディジタルサンプルを格納するメモリ104をも含む。図1では、遅延線102の出力112が、メモリ104への入力として印加されることがわかる。サンプルの読取り周波数は、サンプルによって形成されることが意図されるパルスのサンプリング周波数と等しく、たとえば約10GHzである。このサンプル読取りは、アドレス復号なしでメモリ104によって実行され、読取り速度は、アドレス復号を伴う読取りの速度より高い。サンプルは、メモリ104内で、ランダムにではなくシーケンシャルに読み取られる。
図5に、送信器100のメモリ104を概略的に示す。このメモリ104は、この図では、N個のストレージ要素136のM個のカラムを含み、Mは、時間の関数としてこのパルスを表すのに使用される格納されたパルスサンプルの個数を表し、Nは、格納されたサンプルのうちの1つのビット数を表す。図5の例では、メモリ104に格納されたパルスは、それぞれN=6ビットのM=7サンプルによって表される。このメモリ104は、入力として、遅延線102の出力112.1から112.7を受け取る。クロック信号が入力112.1から112.7の1つに伝搬されるや否や、この入力に接続されたストレージ要素136のカラムは、前記ストレージカラム要素136に格納された6つのサンプルビットをN=6本の出力線114.1から114.6に、各出力線114.1から114.6上に1ビットの状態で出力する。
したがって、本明細書で説明する送信器100の実施形態では、たとえば図4の信号12.1に対応する第1クロック信号が、入力112.1に伝搬される。この入力112.1に接続されたカラムの6つのメモリ要素136は、第1サンプルの6ビットを出力114.1から114.6に出力する。その後、Tdと等しい期間の後に、図4の信号12.2に対応する第2クロック信号が、入力112.2に伝搬される。この入力112.2に接続されたカラムの6つのメモリ要素136は、第2サンプルの6ビットを出力114.1から114.6に出力する。この動作は、図4の信号12.7に対応する信号が最後の入力112.7に伝搬されるまで繰り返され、この入力112.7に接続された最後のカラムの6つのメモリ要素136は、第7の最後の格納されたパルスサンプルの6ビットを出力する。次に、この動作が、第1カラムからもう一度開始することによって繰り返される。
したがって、格納されたパルスサンプルは、遅延線102への入力に印加されるクロック信号の周期に対応するTrefと等しい周期にわたって読み取られる。したがって、遅延線102は、カラム112.1からカラム112.7へ進む方向でメモリ104のストレージ要素カラム136を直接に制御する。
この実施形態で、メモリ104は、静的なストレージ要素136を含む。図6に、それぞれメモリ104の2つの連続するカラムxおよびx+1の2つのストレージ要素136の実施形態の例を示し、ここで、1≦x≦6である。図6の例では、各ストレージ要素136は、インバータ138の1つの入力にそれぞれ接続された2つのMOSトランジスタ140によってそれぞれ読み取られる、一緒にループにされた2つのインバータ138から形成される。これらのトランジスタ140は、AND論理ゲート142によって各カラムで形成されるパルスによってそのゲートで制御され、このAND論理ゲート142は、たとえば、カラムxのAND論理ゲート142について、カラムxの入力112.xに印加される信号とカラムx+1の入力112.x+1に印加される信号から反転された信号との間のAND演算を実行する。ここで説明する実施形態では、入力112.1から112.7に印加される図4の信号は、すべてが同一の遅延Tdだけ遅延されるので、M個のAND論理ゲート142のうちの1つの出力で生成される信号は、クロック信号の立ち上がり面で始まり、対応する入力112で伝搬され、次のカラムで伝搬されるクロック信号の立ち上がり面で終わるパルスである。メモリ104の出力114.1から114.6のそれぞれを、メモリ104のN本の信号線のうちの1つで読み取られるビットがその上で出力される信号線144に、またはメモリ104のN本の信号線のうちの1つで読み取られるビットの相補信号がその上で出力される信号線146に接続することができる。
したがって、図6のストレージ要素136の例では、メモリ104の各出力114が、M個のトランジスタに永久的に接続され、このM個のトランジスタのうちの1つだけが、導通している(読取りモードであるトランジスタ)。ストレージ要素136の読取り速度を高めるために、トランジスタ140の直列インピーダンスが下げられる。
図7に、MOSトランジスタなしで作成されるストレージ要素136の実施形態のもう1つの例を示す。図6の例と比較して、各ストレージ要素136の2進値は、ここではフリップフロップ148に格納される。各ストレージ要素136は、AND論理ゲート150を含み、このAND論理ゲート150は、論理ANDゲート142(ストレージ要素の値の読取りを制御するパルスを作る)からの出力信号とフリップフロップ148に格納された値との間の論理ANDを実行する。このAND論理ゲート150の出力では、ストレージ要素の読取りが達成される(Tdと等しい時間期間にわたる0または1)。所与の信号線のAND論理ゲート150の出力信号のすべてが、OR論理ゲート152につながり、このOR論理ゲート152は、M個の入力を含み、出力線144上で、図6の例の論理信号線144上で得られるものと同一の論理動作を実行する。この解決策では、読取りが、論理ゲートによって達成されるので、信号は、従来のメモリ内より高速に伝搬される。伝搬時間は、好ましくはすべてのストレージ要素136を通じて同一であり、AND論理ゲート150の出力での持続時間Tdのパルスは、オーバーラップしない。
図8に、ストレージ要素136のもう1つの実施形態を示す。図6および7の例と比較して、メモリ104は、遅延線102によって出力される信号から読取り制御パルスを作成することを可能にするANDゲート142を含まない。入力、ここでは112.xおよび112.x+1を介してメモリ104に入る信号は、ANDゲート150によって入力として直接に処理される。さらに、図7のORゲート152が、exclusive ORゲート154によって置換されている。したがって、サンプルのプログラミングは、ここでは、異なる形で発生し、各データビットは、前のデータビットに関してコーディングされる(最初のデータビットの値は、暗黙のうちに0である)。メモリに格納されたサンプル内で、0は、値が前の値と比較して変化しないことを示し、1は、値が反転されることを示す。この解決策の利点は、遅延線102から放たれる信号だけが伝搬されることである。
したがって、送信器100によって放たれることが意図され、N個のビットにまたがってコーディングされた、メモリ104の出力で得られるパルスのM個のディジタルサンプルがある。
その後、これらのサンプルは、ディジタル-アナログ変換器106によってアナログ変換される。
図9に、ディジタル-アナログ変換器106の実施形態の例を示す。メモリ104の第1出力114.1は、その上でディジタルパルスサンプルのビット0が出力されるが、CMOSインバータによって形成される第1増幅器156.1の入力に接続される。第2出力114.2は、その上でディジタルパルスサンプルのビット1が出力されるが、並列に接続された2つのCMOSインバータを使用して作成される第2増幅器156.2の入力に接続される。おおまかに言えば、この変換器では、第nビットがその上に出力される出力が、並列に接続された2n個のCMOSインバータを使用して作成される第n増幅器に接続される。したがって、図9に表された第6の最後の出力114.6は、その上でビット5が出力されるが、並列に接続された25=32個のCMOSインバータ156.6に接続される。変換器106のすべてのCMOSインバータが、ここでは同一である。並列に配置されたCMOSインバータは、各データビットの2進重みに依存するより大きいサイズまたはより小さいサイズの等価な増幅器を形成する。並列に接続されたインバータは、変更されない電圧出力ダイナミックレンジを有するが、その出力インピーダンスZは、並列である。したがって、増幅器nのインピーダンスは、Z(n)=Z/2nと等しい。すべての増幅器の出力を接続することによって、各増幅器からの電圧V(n)の、増幅ビットによって重み付けされた合計Vsが、変換器106からの出力116で得られ、この出力116には、変換器106のCMOSインバータのすべての出力が接続され、その結果
Figure 2010519797
すなわち、
Figure 2010519797
である。ここで、Nは、M個のディジタルサンプルのうちの1つのビット数であり、V(n)は、増幅器nの入力に印加されるディジタルサンプルの第nビットの値に依存して0または1と等しい電圧である。
この変換器106を用いると、その供給が対称、たとえば反対の符号の2つの電圧の間ではない限り、出力電圧は、必ず同一符号を有する。パルスをコーディングするビットのうちの1つが符号ビットである場合に、これは、最上位になり、Vsは、この符号に依存して供給電圧の約半分と等しいバイアスを示す。
図10に、ディジタル-アナログ変換器106の実施形態の第2の例を示し、この事例では、パルスは、特定のコーディングを伴わずに符号ビットを使用してコーディングされ、出力Vsは、差動式である。この第2の例では、パルスの値は、ここでは、1つの符号ビット(出力114.5を介して放たれる)を伴う5つのデータビットを介してコーディングされると考えられる。しかし、この第2の実施形態によるこの変換器106を、5つより多数のビット数によってコーディングされたパルスのディジタル-アナログ変換に使用することもできる。この第2の実施形態の変換器106は、たとえば図9の増幅器156.1から156.4に類似する、CMOS増幅器を使用して作成される4つの第1インバータ160.1から160.4、ならびに、たとえば第1増幅器160.1から160.4に類似する4つの第2増幅器162.1から162.4を含む。
図10の例では、第1増幅器160.1から160.4は、パルスがたとえば正の符号を有するときのパルスのアナログ変換に使用され、第2増幅器162.1から162.4は、パルスがたとえば負の符号を有するときのパルスのアナログ変換に使用される。
第1増幅器160.1から160.4の入力のそれぞれは、AND論理ゲート164.1から164.4の出力に接続される。同様に、第2増幅器162.1から162.4の入力のそれぞれは、AND論理ゲート166.1から166.4の出力に接続される。これらのAND論理ゲート164.1から164.4および166.1から166.4は、パルスの符号ビットに依存して、2つの極性のうちの1つに使用される増幅器の出力を強制的に0にするのに使用される。
アナログ変換された信号は、出力116で差動式に得られる。この第2の実施形態に従って変換器106の出力で得られる信号Vsは、
Figure 2010519797
と等しい。ここで、Sは、値-1または+1のうちの1つをとることができる符号ビットであり、Nは、パルスがそれにディジタル符号化されるビット数(N-1個の振幅ビットおよび1つの符号ビット)である。
この第2の実施形態によるこのディジタル-アナログ変換器106は、非対称供給に関するバイアスを伴わない符号付き出力信号を入手するのに使用され、この出力信号の振幅は、図9に示された第1実施形態のディジタル-アナログ変換器106と比較して2倍である。
スイッチングされた電流の合計を使用するディジタル-アナログ変換器のもう1つの例が、米国特許第6 985 532号にも記載されている。
任意のディジタル-アナログ変換器を、無線帯域の、具体的には1GHzから10GHzまでの出力信号を供給できる場合に、本発明に適するものとすることができる。本明細書で使用される変換器は、その動作にクロックを必要としない。
変換器が必要な送信電力を供給しない場合には、たとえば広帯域タイプの増幅器を、変換器によって生成された高調波をアナログ信号から除去するためのフィルタと一緒に、変換器の出力に挿入することができる。
図1の送信デバイス100の例では、ディジタル-アナログ変換器106の出力116は、フィルタ108の入力に接続される。
ディジタル-アナログ変換器106の出力で得られる信号は、サンプリングされたままになり、2つのサンプルの間で、望ましくない突然の遷移を示す。これらの遷移は、所望の信号帯域の周波数より高い周波数に位置する。その除去および信号の平滑化は、変換器106および出力116の干渉フィルタリングの使用を利用することによって、または、低域フィルタもしくは帯域フィルタとすることができ、したがって送信される信号のスペクトルを保存しながらできる限り多くの高周波数をカットオフするフィルタ108によって、達成することができる。
電力増幅器が信号送信の前に使用される場合に、使用可能な信号帯域を自然にフィルタリングし、したがってフィルタ108を形成するように、後者を選択することができる。
図11に、送信される信号すなわち、送信デバイス100のさまざまな部分で得られる信号の「構成」におけるさまざまなステップを示す。表9の各列は、メモリ104の出力で得られる各パルスサンプルの2進値を示す。表9の第1行は、信号の符号を表す。曲線11は、ディジタル-アナログ変換器106の出力で得られる信号である。曲線13は、フィルタ108の出力で得られる信号を表す。ここで、Techは、パルスサンプリング周期を表す。ウルトラワイドバンドの場合に、サンプリング周期Techは、100ps程度とすることができる。符号ビットは、オプションであり、たとえば生成される信号が常に同一符号を有する場合には省略することができる。
サンプリング理論は、ディジタル波形の生成が、生成されなければならない信号の周波数の少なくとも2倍で実行されることを示す。たとえば、その周波数が4GHzと等しい信号を送信することが望まれる場合に、サンプリングは、少なくとも8Ge/秒(サンプル毎秒)で実行されることが意図される。その一方で、ディジタル-アナログ変換は、同一のレートでアナログサンプルを供給することができる。
送信デバイスは、生成された波形を送信するのに使用される、ここではフィルタ108の出力118に接続される、図1には示されていない送信アンテナをも含む。送信デバイス100がフィルタ108を含まないときに、アンテナをディジタル-アナログ変換器106の出力116に接続することも可能である。
図12に、第1の実施形態による送信デバイス200を示す。トリガ信号が、論理遅延線202の入力210に印加される。遅延線202は、メモリ204内にある要素ストレージカラムと同数の基本遅延Tdを有するステップ信号を生成するのに使用される。遅延線202内の各遅延セルに関連するAND論理ゲートは、それらのステップを使用して、その幅が遅延Tdに対応し、あるセルから別のセルへTdのインターバルで伝搬される方形パルスを構成する。遅延線202をループにし、その結果、遅延線202がTdに変化させ、基準クロックによる閉ループ制御を受けさせ、したがって「遅延ロックループ」(DLL)を形成するようになることに留意されたい。Tdは、サンプルに関する等価タイムステップをも表す。ループにされたものであれそうでないものであれ、遅延線の低電力消費は、たとえばPLLと比較した利点である。
生成されるパルス波形は、トリガ信号が遅延線202に伝搬される前に、入力206を使用してメモリ204にロードされる。波形を表すメモリ204に格納されたデータの選択は、アドレッシングによって達成されるのではなく、カラム単位で、メモリ204内の各メモリセル内に配置されたANDゲートを介して達成される。このAND論理は、遅延線202から発するパルスとメモリ204に格納された波形のビットとの間で達成される。その結果は、格納されたビットが「1」の論理レベルを有するときのパルスおよび格納されたビットが「0」の論理レベルを有するときの無である。メモリ204の1つのライン内のすべてのメモリセルの間でOR演算を使用することによって、メモリ204は、各出力線に、生成されるディジタル信号のビットを供給する。言い換えると、各ビットは、このビットについてメモリラインに格納された波形パターンによって変調された遅延線から発するパルスの合計から形成される。たとえば、パターン<<010101...>>がメモリにロードされる場合に、その結果は、2.Tdの周期を有するクロックタイプの信号になる。
この送信デバイス200は、潜在的に、入力210に印加されるトリガ信号ごとに同一波形を繰り返すことができる。しかし、2つの送信の間の時間が許す場合に、メモリ204に、たとえば、次のパルスに関する、図12には示されていないメモリ204の入力206にリンクされた別のメモリに格納された新しい波形を再ロードすることができる。したがって、入力210に印加される複数のトリガ信号について、異なる波形を送信することができる。さらに、メモリ204は、複数のストレージ要素を含むこともでき、その結果、このメモリ204に複数の波形を格納することが可能になる。
図12のこの例では、ディジタル信号は、N-1個の振幅ビットおよび1つの符号ビットを含むが、このディジタル信号を、異なるタイプのディジタル-アナログ変換器に、具体的には差動式であってもなくてもよい変換器につながるさまざまな形でコーディングすることができる。差動ディジタル-アナログ変換器の場合に、メモリ204の出力で得られるディジタル信号は、位相において反対の2つの信号に分離される。図12の送信デバイス200の例では、振幅ビットは、信号線209上で伝搬される符号ビットの値に依存して2(N-1)個のANDゲート208によって選択される。図12には、2つのANDゲート208だけが図示されている。したがって、メモリ204から発するビットは、符号ビットの値に依存して一方の極性の電力増幅器214または他方の極性の電力増幅器216に交互に供給され、ここで、これらの増幅器214および216は、差動ディジタル-アナログ変換器224を形成する。現在の符号ビットを最上位ビットとして使用して信号がビットで表される、非差動ディジタル-アナログ変換器(たとえば、増幅器の単一の組を有する)を使用することも可能である。
図12の例では、差動ディジタル-アナログ変換器は、振幅ビットと同数の増幅器によって供給される電流の2つの電力の加重和に基づく。増幅器は、ここでは、供給される電力に十分なサイズを有する論理インバータとすることができる。たとえばCMOSインバータは、信号の遷移がないときに低い漏れ電流を消費するのみであるという利点を有する。キャパシタ218が、増幅器214および216の出力に接続され、増幅器214および216の出力で得られる信号のフィルタリングをもたらす。
ディジタル-アナログ変換器224の出力は、接地を参照でき(非差動信号)、その後にキャパシタ222によってフィルタリングされる電圧出力信号へのディジタル-アナログ変換器224の出力で得られる差動電流の変換のために、たとえばバランタイプの変圧器220に接続される。変圧器220がない場合に、信号は、ここで、差動タイプになり、増幅器の供給電圧の半分に対して参照されるはずである。
送信デバイス200のこの例では、送信デバイス200は、サンプリングクロックを利用せず、この送信器200のディジタル-アナログ変換器224は、クロックを必要としない。
図13に、第2実施形態による送信デバイス300を示す。図12の送信デバイス200と比較して、送信デバイス300は、パルス符号ビットが出力されるメモリ204の出力に接続されたexclusive ORゲート304と一緒に、パルスの振幅ビットを供給されるメモリ204の出力にリンクされたAND論理ゲート302を含む。したがって、exclusive ORゲート304の入力306に印加される極性信号から、波形全体にわたって、たとえばBPSK(二進移相変調)変調またはDBPSK(Differential Binary Phase Shift Keying)変調を使用して、パルスを極性変調することが可能である。ANDゲート302は、ヌル波形をメモリ204にロードする必要なしに、また、パルスを生成する必要がないときに入力210に印加される遅延線202のトリガ信号をブロックせずに、ANDゲートのそれぞれで入力308に印加されるアクティブ化信号によってパルスの生成をアクティブ化し、非アクティブ化するのに使用される。OOK(On Off Shift Keying)変調を実行することもできる。
この送信デバイス300は、特に用いられるのが対向する波形またはヌル波形の生成だけであるときにメモリ204に波形をロードする必要を回避することによって、パルス生成を単純化することを可能にする。
クロックである遅延線202のトリガ信号を使用し、したがって、遅延線202を遅延ロックループ(DLL)に変換することも可能である。
本発明による送信デバイスを、たとえばシリコン回路上に集積されたコンポーネントを使用して構成することができる。
本発明を、UWBタイプの短距離無線通信(数十m)に関するすべての応用例で使用することができる。本発明は、既存の送信器を有利に置換することができ、パルスのバーストの送信を必要とするIEEE 802.15.4a標準規格と互換である。
本発明は、遠隔測定、ロケーション、または送信器-受信器の動きの速度の測定の分野で多数の応用例をも有する。低電力消費特性は、電池によって電力を与えられるポータブルデバイスを構成できることを意味する。したがって、応用例は、建物もしくは輸送機関内の個人および商品の移動のテレメトリまたは監視などの分野で非常にさまざまとすることができる。
100 送信デバイス
102 遅延線
104 メモリ
106 ディジタル-アナログ変換器
108 フィルタ
110 入力
120 遅延セル
122 MOSインバータ
124 MOSインバータ
125 負荷
126 MOSトランジスタ
127 負荷
128 MOSトランジスタ
129 NMOSトランジスタ
130 入力
131 NMOSトランジスタ
132 出力
133 位相比較器
134 制御入力
135 抵抗
136 ストレージ要素
137 キャパシタ
138 インバータ
140 MOSトランジスタ
148 フリップフロップ
162 第2増幅器
200 送信デバイス
202 論理遅延線
204 メモリ
209 信号線
214 一方の極性の電力増幅器
216 他方の極性の電力増幅器
220 変圧器
224 差動ディジタル-アナログ変換器
300 送信デバイス

Claims (43)

  1. 送信デバイスであって、
    互いに関して遅延されたM個の信号(12.1から12.7)を出力するように設計された1つの遅延線(102、202)と、
    波形の少なくともM個のディジタルサンプル(9)を格納するとともに、前記M個の遅延された信号(12.1から12.7)のうちの1つの制御の下でそれぞれN個の出力線(114)上で連続して前記M個のディジタルサンプル(9)のそれぞれを出力するように設計されたメモリ(104、204)と、
    前記N個の出力線(114)にリンクされたN個の入力(114)を含むディジタル-アナログ変換器(106、224)と、
    を少なくとも含み、
    前記Mは、1より大きい整数であり、
    前記各ディジタルサンプル(9)は、N個のビットを含み、
    前記ディジタル-アナログ変換器は、前記メモリ(104、204)の前記N個の出力線(114)から入力として受け取られる前記M個のディジタルサンプル(9)を変換するとともに、前記波形を表すアナログ信号(11)を一緒に形成する前記M個のアナログ変換されたディジタルサンプル(9)のそれぞれを当該ディジタル-アナログ変換器(106、224)の出力(116)に連続して出力するように設計されていることを特徴とする送信デバイス(100、200、300)。
  2. 前記遅延線(102、202)が、互いに直列に接続された少なくともM個の遅延セル(120、120.1から120.7)を含み、
    各遅延セル(120、120.1から120.7)が、このセル(120、120.1から120.7)に入る信号(130、130.1から130.7)に遅延を適用し、前記遅延された入力信号を前記M個の遅延された信号(12.1から12.7)のうちの1つとして前記メモリ(104、204)に出力するように設計されることを特徴とする請求項1に記載の送信デバイス(100、200、300)。
  3. 前記M個の遅延された信号(12.1から12.7)の中の2つの連続する信号の間で前記遅延セル(120、120.1から120.7)によって適用される前記遅延が、ほぼ同一であることを特徴とする請求項2に記載の送信デバイス(100、200、300)。
  4. 各遅延セル(120、120.1から120.7)が、少なくとも1つの制御入力(134、134.1から134.7)を含み、
    前記遅延セル(120、120.1から120.7)のそれぞれによって適用される前記遅延の持続時間が、前記遅延セル(120、120.1から120.7)の前記制御入力(134、134.1から134.7)に印加される制御電圧または制御電流に依存することを特徴とする請求項2または3に記載の送信デバイス(100、200、300)。
  5. 各遅延セル(120)が、直列に接続された2つのMOSインバータ(122、124)および前記MOSインバータのうちの一方(122)に接続された少なくとも1つのMOSトランジスタ(126)をさらに含み、
    各遅延セル(120)の前記制御入力(134)が、この遅延セル(120)の前記MOSトランジスタ(126)のゲートに接続されることを特徴とする請求項4に記載の送信デバイス(100、200、300)。
  6. 各遅延セル(120)が、前記MOSインバータのうちの他方(124)に接続された第2MOSトランジスタ(128)をさらに含み、
    前記各遅延セル(120)の前記制御入力(134)が、この遅延セル(120)の前記第2MOSトランジスタ(128)のゲートに接続されることを特徴とする請求項5に記載の送信デバイス(100、200、300)。
  7. 前記各遅延セル(120)が、少なくとも2つのNMOSトランジスタ(129、131)を含み、
    前記各NMOSトランジスタ(129、131)の1つのドレインが、抵抗(125、127)に接続され、
    前記各遅延セル(120)の入力(130)が、前記NMOSトランジスタ(129、131)のゲートの間で差動式の形で印加され、
    前記各遅延セル(120)の出力(132)が、前記NMOSトランジスタ(129、131)のドレインの間で差動式の形でとられることを特徴とする請求項2から4のいずれか一項に記載の送信デバイス(100、200、300)。
  8. 前記遅延線(102、202)が、少なくとも1つの遅延ロックループを含むことを特徴とする請求項1から7のいずれか一項に記載の送信デバイス(100、200、300)。
  9. 前記遅延ロックループが、少なくとも1つの位相比較器(133)および低域フィルタ(135、137)を含むことを特徴とする請求項8に記載の送信デバイス(100、200、300)。
  10. 前記波形の前記M個のディジタルサンプル(9)が、アドレッシングなしで前記メモリ(104、204)内にシーケンシャルに格納されることを特徴とする請求項1から9のいずれか一項に記載の送信デバイス(100、200、300)。
  11. 前記メモリ(104、204)が、N個のストレージ要素(136)の少なくともM個のカラムを含み、M個のストレージ要素(136)のN個のラインをも形成することを特徴とする請求項1から10のいずれか一項に記載の送信デバイス(100、200、300)。
  12. 前記メモリ(104、204)が、前記M個の遅延された信号のうちの1つと前記M個の遅延された信号のうちの反転された別の1つとの間でAND論理演算を実行するように設計されたM個のAND論理ゲート(142)をさらに含むことを特徴とする請求項11に記載の送信デバイス(100、200、300)。
  13. 各ストレージ要素(136)が、互いにループにされた少なくとも2つのインバータ(138)および少なくとも2つのMOSトランジスタ(140)を含み、
    各MOSトランジスタ(140)が、前記インバータ(138)のうちの1つの入力にそれぞれリンクされ、
    所与のカラム内のN個のストレージ要素(136)の前記MOSトランジスタ(140)のゲートが、前記メモリ(104、204)の前記M個のAND論理ゲート(142)のうちの1つの出力に接続されることを特徴とする請求項12に記載の送信デバイス(100、200、300)。
  14. 各ストレージ要素(136)が、少なくとも1つのフリップフロップ(148)およびAND論理ゲート(150)を含み、
    所与のカラム内の前記N個のストレージ要素(136)の前記AND論理ゲート(150)のそれぞれの1つの入力が、前記メモリ(104、204)の前記M個のAND論理ゲート(142)のうちの1つの出力に接続され、
    前記AND論理ゲート(150)のそれぞれのもう1つの入力が、前記AND論理ゲート(150)と同一のストレージ要素(136)内の前記フリップフロップ(148)の出力に接続されることを特徴とする請求項12に記載の送信デバイス(100、200、300)。
  15. 各ストレージ要素(136)が、少なくとも1つのフリップフロップ(148)およびAND論理ゲート(150)を含み、
    所与のカラム内の前記N個のストレージ要素(136)の前記AND論理ゲート(150)のそれぞれの1つの入力が、前記M個の遅延された信号のうちの1つを受け取るように設計され、
    前記AND論理ゲート(150)のそれぞれのもう1つの入力が、前記AND論理ゲート(150)と同一のストレージ要素(136)内の前記フリップフロップ(148)の出力に接続されることを特徴とする請求項11に記載の送信デバイス(100、200、300)。
  16. M個のストレージ要素(136)のラインのM個のAND論理ゲート(150)の出力が、OR論理ゲート(152)および/またはexclusive OR論理ゲート(154)の少なくともM個の入力に接続されることを特徴とする請求項14または15に記載の送信デバイス(100、200、300)。
  17. 他のメモリ(204)に接続されている第2メモリをさらに具備し、
    前記第2メモリは、その中に複数の波形のディジタルサンプルが格納され、
    前記送信デバイス(200、300)が、前記複数の格納された波形のうちの少なくとも1つのディジタルサンプルを前記第2メモリから前記他のメモリ(204)に転送するように設計されることを特徴とする請求項1から16のいずれか一項に記載の送信デバイス(200、300)。
  18. 前記メモリ(104、204)が、データファイルから前記波形の前記M個のディジタルサンプル(9)を格納するように設計されることを特徴とする請求項1から17のいずれか一項に記載の送信デバイス(100、200、300)。
  19. 前記ディジタル-アナログ変換器(106、224)のN個の入力(114.1から114.6)のうちで、前記ディジタルサンプルの第nビットがそれに出力されることを意図された1つが、並列に接続された少なくとも2n個のCMOSインバータを含む第n増幅器(156.1から156.6)に接続されることを特徴とする請求項1から18のいずれか一項に記載の送信デバイス(100、200、300)。
  20. 前記ディジタル-アナログ変換器(106、224)が、式
    Figure 2010519797
     に従って変換動作を実行し、ここで、
    ・ Vs:前記変換器の出力で得られるアナログ信号電圧、
    ・ V(n):前記M個のディジタルサンプルのうちの1つの第nビットの電圧
    であることを特徴とする請求項1から19のいずれか一項に記載の送信デバイス(100、200)。
  21. 前記ディジタル-アナログ変換器(106、224)のN個の入力(114.1から114.6)のうちで、前記ディジタルサンプルの第n増幅ビットが出力されることを意図された1つが、並列に接続された2n個のCMOSインバータを使用して作られる2つの第n増幅器(160.1から160.4、162.1から162.4、214、216)にそれぞれ接続された少なくとも2つのAND論理ゲート(164.1から164.4、166.1から166.4、208)に接続され、
    前記ディジタル-アナログ変換器(106、224)の前記N個の入力のうちで前記ディジタルサンプルの符号ビットが出力されることを意図された1つ(114.5)が、前記ディジタル-アナログ変換器(106、224)のすべての前記AND論理ゲート(164.1から164.4、166.1から166.4、208)に接続されることを特徴とする請求項1から18のいずれか一項に記載の送信デバイス(100、200、300)。
  22. 前記ディジタル-アナログ変換器(106、224)が、式
    Figure 2010519797
     に従って変換動作を実行し、ここで、
    ・ Vs:前記変換器の出力で得られるアナログ信号電圧、
    ・ S:値-1または+1のうちの1つをとることができる前記ディジタルサンプルの符号ビット、
    ・ V(n):前記M個のディジタルサンプルのうちの1つの第nビットの電圧、
    ・ N:前記M個のディジタルサンプルのうちの1つのビット数(N-1個の振幅ビット+1個の符号ビット)
    であることを特徴とする請求項1から18または21のいずれか一項に記載の送信デバイス(100、300)。
  23. 前記ディジタル-アナログ変換器(224)が、前記アナログ信号(11)をフィルタリングするように設計されたキャパシタ(218)をさらに含むことを特徴とする請求項1から22のいずれか一項に記載の送信デバイス(200、300)。
  24. 前記M個のディジタルサンプルの前記N-1個の振幅ビットがそれに供給される前記メモリ(204)の出力に接続された複数のAND論理ゲート(302)と、
    前記M個のディジタルサンプルの前記符号ビットがそれに出力される前記メモリ(204)の出力に接続されたexclusive ORゲート(304)と、をさらに含み、
    前記AND論理ゲート(302)および前記exclusive ORゲート(304)の出力が、前記ディジタル-アナログ変換器(224)に接続されることを特徴とする請求項1から23のいずれか一項に記載の送信デバイス(300)。
  25. 入力として前記アナログ信号(11)を受け取るのに適する、バランタイプ変圧器などの少なくとも1つの変圧器(220)をさらに含むことを特徴とする請求項1から24のいずれか一項に記載の送信デバイス(200、300)。
  26. 前記ディジタル-アナログ変換器(106)の出力で得られる前記アナログ信号を増幅する手段をさらに含むことを特徴とする請求項1から25のいずれか一項に記載の送信デバイス(100、200、300)。
  27. 増幅する前記手段が、前記ディジタル-アナログ変換器(106)の出力で得られる前記アナログ信号のフィルタリングをも実行することを特徴とする請求項26に記載の送信デバイス(100、200、300)。
  28. 前記ディジタル-アナログ変換器(106)の出力で得られる前記アナログ信号(11)をフィルタリングする手段(108)をさらに含むことを特徴とする請求項1から24のいずれか一項に記載の送信デバイス(100)。
  29. 前記アナログ信号(11)をフィルタリングする手段をさらに含み、前記増幅手段の出力が、前記フィルタリングする手段の入力に接続されることを特徴とする請求項26に記載の送信デバイス(100)。
  30. 前記フィルタリングする手段(108)が、少なくとも1つの低域フィルタおよび/または少なくとも1つの帯域フィルタを含むことを特徴とする請求項28または29のいずれか一項に記載の送信デバイス(100)。
  31. 前記アナログ信号が、その周波数が約1GHzと10GHzとの間にある信号であることを特徴とする請求項1から30のいずれか一項に記載の送信デバイス(100、200、300)。
  32. 前記アナログ信号が、少なくとも1つのウルトラワイドバンド(UWB)パルスを含むことを特徴とする請求項1から31のいずれか一項に記載の送信デバイス(100、200、300)。
  33. 前記アナログ信号が、IEEE 802.15.4a標準規格に従うパルスの少なくとも1つのバーストを含むことを特徴とする請求項1から32のいずれか一項に記載の送信デバイス(100、200、300)。
  34. 互いに関して遅延されたM個の信号(12.1から12.7)を作成するステップと、
    波形のN個のビットのM個の格納されたディジタルサンプル(9)を出力するステップと、
    前記M個のディジタルサンプル(9)をアナログ変換し、前記波形を表すアナログ信号(11)を一緒に形成する前記M個のアナログ変換されたディジタルサンプル(9)のそれぞれを出力(116)に連続して出力するステップと、
    を少なくとも含み、
    前記Mが、非ゼロ整数であり、
    前記サンプル(9)のそれぞれが、前記M個の遅延された信号(12.1から12.7)のうちの1つの制御の下でそれぞれN個の出力線(114)上で連続して出力されることを特徴とする信号を送信する方法。
  35. 前記M個の遅延された信号(12.1から12.7)のそれぞれが、少なくとも1つのステップ信号および/または立ち上がり面もしくは立ち下がり面および/またはクロック信号を含むことを特徴とする請求項34に記載の送信方法。
  36. 前記M個の遅延された信号(12.1から12.7)の中の2つの連続する信号の間の遅延が、ほぼ同一であることを特徴とする請求項34または35のいずれか一項に記載の送信方法。
  37. 前記M個の遅延された信号(12.1から12.7)が、周期Trefのクロック信号(10)から入手され、前記M個の遅延された信号(12.1から12.7)からの第i信号が、Tdi=i×Td0とほぼ等しい遅延を有する遅延されたクロック信号(10)を含み、
    ここで、
    Figure 2010519797
     であり、jが、Trefに関して基本遅延Td0を定義する非ゼロ実数であることを特徴とする請求項36に記載の送信方法。
  38. 前記M個の遅延された信号(12.1から12.7)の遅延が、前記クロック信号(10)の位相誤差を測定することによって得られる制御電圧または制御電流によって調整されることを特徴とする請求項37に記載の送信方法。
  39. 前記M個の格納されたディジタルサンプル(9)が、前記ディジタルサンプル(9)によって形成される波のサンプリング周波数で出力されることを特徴とする請求項34から38のいずれか一項に記載の送信方法。
  40. 前記M個のディジタルサンプル(9)の前記アナログ変換が、式
    Figure 2010519797
     に従って実行され、ここで、
    ・ Vs:得られる前記アナログ信号の電圧、
    ・ V(n):前記M個のディジタルサンプルのうちの1つの第nビットの電圧
    であることを特徴とする請求項34から39のいずれか一項に記載の送信方法。
  41. 前記M個のディジタルサンプル(9)の前記アナログ変換が、式
    Figure 2010519797
     に従って実行され、ここで、
    ・ S:値-1または+1のうちの1つをとることができる前記ディジタルサンプルの符号ビット、
    ・ Vs:得られる前記アナログ信号の電圧、
    ・ V(n):前記M個のディジタルサンプルのうちの1つの第nビットの電圧、
    ・ N:前記M個のディジタルサンプルのうちの1つのビット数(N-1個の振幅ビット+1個の符号ビット)
    であることを特徴とする請求項34から39のいずれか一項に記載の送信方法。
  42. 前記アナログ変換ステップの後に、フィルタリングステップおよび/または増幅ステップをさらに含むことを特徴とする請求項34から41のいずれか一項に記載の送信方法。
  43. M個の格納されたディジタルサンプル(9)が出力される前記ステップの後に、BPSK変調および/またはDBPSK変調および/またはOOK変調などの前記M個のディジタルサンプルの極性変調のステップをさらに含むことを特徴とする請求項34から42のいずれか一項に記載の送信方法。
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