JP2010287726A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device securing long-term reliability even when an area of a control signal pad is reduced to reduce a size of a semiconductor chip and the semiconductor device operates at high temperature. <P>SOLUTION: By replacing a bonding wire by a conductive second lead 12, as an external lead-out wire connected to a control signal pad 7, breakdown of a junction between the control signal pad 7 and the second lead 12 caused by thermal fatigue can be prevented even when the semiconductor device repeats operations at high temperature, and a semiconductor device suitable for operations at high temperature and use for long period of time can be obtained. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

この発明は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの半導体装置に関する。   The present invention relates to a semiconductor device such as an IGBT (Insulated Gate Bipolar Transistor).

従来のＩＧＢＴにおいて、半導体チップに形成された主電流を流す主電流パッドは導電性ブロックを介してリードフレームなどの外部導出導体と接続し、制御信号パッドと制御信号端子を接続する制御信号用の配線にはボンディングワイヤが用いられていた。
図１５は、従来のＩＧＢＴの要部構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
このＩＧＢＴは、銅ベースであるベースリード５１上に半田５２を介して固着した半導体チップ５３（ＩＧＢＴチップ）と、半導体チップ５３上に形成されたエミッタ電極５４およびゲート金属電極５５と、エミッタ電極５４およびゲート金属電極５５上に形成された開口部５９を有する表面保護膜５８とを有する。また、ベースリード５１と樹脂ケース６４は図示しない接着材で固着され、樹脂ケース６４内は絶縁性封止樹脂６５で充填されている。 In a conventional IGBT, a main current pad for supplying a main current formed on a semiconductor chip is connected to an external lead conductor such as a lead frame through a conductive block, and a control signal pad for connecting a control signal pad and a control signal terminal. Bonding wires were used for wiring.
15A and 15B are main part configuration diagrams of a conventional IGBT, where FIG. 15A is a plan view of the main part, and FIG. 15B is a cross-sectional view of the main part taken along line XX of FIG. is there.
The IGBT includes a semiconductor chip 53 (IGBT chip) fixed on a copper-based base lead 51 via a solder 52, an emitter electrode 54 and a gate metal electrode 55 formed on the semiconductor chip 53, and an emitter electrode 54. And a surface protective film 58 having an opening 59 formed on the gate metal electrode 55. The base lead 51 and the resin case 64 are fixed with an adhesive (not shown), and the resin case 64 is filled with an insulating sealing resin 65.

表面保護膜５８が開口しゲート金属電極５５が露出した制御信号パッド５７と制御信号端子７２との接続はボンディングワイヤ７１で行われている。また、表面保護膜５８が開口しエミッタ電極５４が露出した主電流パッド５６には導電性ブロック７０が半田５２を介して固着し、この導電性ブロック７０と外部導出導体６１は超音波接合やレーザー溶接によって固着する。
また、特許文献１によれば、パワー半導体モジュールでは、リードフレームが内部端子と外部端子とを兼ね備え、その複数の外部端子６が半導体チップに同時に半田接合される。このため、ワイヤボンディングのように１本づつ接合する必要がなく、パワー半導体モジュールが効率よく得られる。また、ワイヤボンディングによる接続ではなく、十分な電流容量が確保される。また、パワー半導体モジュールの製造においては、ワイヤボンディングは行われず、絶縁回路基板７と半導体チップとの接合と、半導体チップ８とリードフレームとの接合とが、リフロー半田付けにより同時に一工程で行われる。このため、その実装時間を極めて短くでき、パワー半導体モジュールを効率よく製造することができることが開示されている。 The connection between the control signal pad 57 and the control signal terminal 72 where the surface protective film 58 is opened and the gate metal electrode 55 is exposed is made by a bonding wire 71. Further, a conductive block 70 is fixed to the main current pad 56 where the surface protective film 58 is opened and the emitter electrode 54 is exposed via the solder 52, and the conductive block 70 and the external lead conductor 61 are connected by ultrasonic bonding or laser. It is fixed by welding.
According to Patent Document 1, in the power semiconductor module, the lead frame has both an internal terminal and an external terminal, and the plurality of external terminals 6 are simultaneously solder-bonded to the semiconductor chip. For this reason, it is not necessary to join one by one like wire bonding, and a power semiconductor module can be obtained efficiently. In addition, a sufficient current capacity is secured instead of connection by wire bonding. In the manufacture of the power semiconductor module, wire bonding is not performed, and the bonding between the insulating circuit substrate 7 and the semiconductor chip and the bonding between the semiconductor chip 8 and the lead frame are simultaneously performed in one step by reflow soldering. . For this reason, it is disclosed that the mounting time can be extremely shortened and the power semiconductor module can be efficiently manufactured.

また、特許文献２によれば、絶縁板にパターニングされた導電層を形成し、この絶縁板を半導体チップ上に被せ、導電層とエミッタパッドやベースパッドを接続した半導体装置が開示されている。   Further, Patent Document 2 discloses a semiconductor device in which a patterned conductive layer is formed on an insulating plate, this insulating plate is placed on a semiconductor chip, and the conductive layer is connected to an emitter pad or a base pad.

特開２００６−９３２５５号公報JP 2006-93255 A 特開昭５９−３１０４２号公報JP 59-31042 A

前記のように制御信号用の配線としてボンディングワイヤ７１を用いたときの課題は次の通りである。
（１）制御信号パッド５５に接続するボンディングワイヤ７１は、半導体チップ５３の小型化を図るために出来るだけ細くして制御信号パッド５７の面積の縮小化を図かることが望ましい。
しかし、半導体装置を高温動作させると、温度サイクルやパワーサイクルで図１５のＡ部で発生する熱疲労ストレスが大きくなりボンディングワイヤ７１を細線化するには限界がある。
（２）ボンディングワイヤ７１を接続する制御信号パッド５７は、ボンディングするためにワイヤ径より２倍から３倍の大きさが必要になる。この大きな制御信号パッド５７を確保するために半導体チップ５３の面積を拡大する必要がある。
（３）従来構造のままでボンディングワイヤ７１をリードフレームに代えて、このリードフレームを制御信号パッド５７に半田付けしようとすると、リードフレームと制御信号パッド５７との高精度の位置あわせが困難であるため、制御信号パッド５７の面積を大きくする必要がある。 Problems when the bonding wire 71 is used as the control signal wiring as described above are as follows.
(1) It is desirable to reduce the area of the control signal pad 57 by making the bonding wire 71 connected to the control signal pad 55 as thin as possible in order to reduce the size of the semiconductor chip 53.
However, when the semiconductor device is operated at a high temperature, the thermal fatigue stress generated in the portion A in FIG. 15 increases in the temperature cycle and power cycle, and there is a limit to thinning the bonding wire 71.
(2) The control signal pad 57 for connecting the bonding wire 71 needs to be two to three times larger than the wire diameter for bonding. In order to secure the large control signal pad 57, it is necessary to enlarge the area of the semiconductor chip 53.
(3) If the bonding wire 71 is replaced with the lead frame in the conventional structure and the lead frame is to be soldered to the control signal pad 57, it is difficult to align the lead frame and the control signal pad 57 with high accuracy. For this reason, the area of the control signal pad 57 needs to be increased.

また、前記の特許文献１では、主電流を流すエミッタ電極と接続する外部導出配線をリードフレームで行うことについての記載はあるが、ゲート配線として絶縁性ブロックを貫通した導体にすることについては記載されていない。
また、前記特許文献２では、ゲート配線を導電膜で行うことは記載されているが絶縁性ブロックを貫通した導体で行うことについては記載されていない。
この発明の目的は、前記の課題を解決して、制御信号パッドの面積を小さくして半導体チップを小型化し、高温動作した場合でも長期信頼性を確保できる半導体装置を提供することである。 Further, in the above-mentioned Patent Document 1, there is a description about performing an external lead-out wiring connected to an emitter electrode through which a main current flows with a lead frame, but a description about using a conductor penetrating an insulating block as a gate wiring. It has not been.
In Patent Document 2, it is described that the gate wiring is made of a conductive film, but it is not described that the gate wiring is made of a conductor penetrating the insulating block.
An object of the present invention is to solve the above-described problems and provide a semiconductor device that can reduce the area of a control signal pad to reduce the size of a semiconductor chip and ensure long-term reliability even when operated at a high temperature.

前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、半導体チップと、該半導体チップ上に形成された主電極および制御電極と、該半導体チップ表面を被覆し前記主電極上および制御電極上にそれぞれ一の開口部および他の開口部を有する表面保護膜と、該一の開口部で主電極が露出した主電流パッドと、前記他の開口部で制御電極が露出した制御信号パッドと、その一方の端部が前記一の開口部で位置決めされ、前記主電流パッドに半田を介して電気的に接続された第１リードと、その一方の端部が前記他の開口部で位置決めされ、前記制御信号パッドに半田を介して電気的に接続された第２リードと、その表面から前記第１リードの一方の端部および前記第２リードの一方の端部がそれぞれ突出しており、かつ、第１リードおよび第２リードをその内部で固定した絶縁性ブロックと、を有する構成とする。   In order to achieve the above object, according to claim 1 of the present invention, a semiconductor chip, a main electrode and a control electrode formed on the semiconductor chip, and a surface of the semiconductor chip are covered. A surface protective film having one opening and another opening on the main electrode and the control electrode, a main current pad with the main electrode exposed at the one opening, and the control electrode at the other opening A control signal pad exposed at one end thereof, a first lead whose one end is positioned in the one opening and electrically connected to the main current pad via solder, and one end thereof is the above-mentioned A second lead positioned at another opening and electrically connected to the control signal pad via solder, and one end of the first lead and one end of the second lead from the surface thereof Each protrudes, and An insulating block with a fixed first lead and second lead therein, configured to have a.

また、特許請求の範囲の請求項２記載の発明によれば、請求項１記載の発明において、前記半導体チップ、絶縁性ブロック、第１リードと第２リードとを被覆する封止樹脂をさらに有するとよい。
また、特許請求の範囲の請求項３記載の発明によれば、請求項２記載の発明において、前記半導体チップと前記絶縁性ブロックおよび前記封止樹脂を収納するケースを有するとよい。
また、特許請求の範囲の請求項４記載の発明によれば、請求項３記載の発明において、前記ケースが樹脂ケースまたは前記絶縁性ブロックと同一材質のケースであるとよい。
また、特許請求の範囲の請求項５記載の発明によれば、請求項１記載の発明において、前記表面保護膜が１００μｍ〜２００μｍ厚さのポリイミド膜であるとよい。 According to the invention described in claim 2, in the invention described in claim 1, the semiconductor chip, the insulating block, and the sealing resin that covers the first lead and the second lead are further included. Good.
According to the invention described in claim 3 of the claims, in the invention described in claim 2, the semiconductor chip, the insulating block, and the sealing resin may be housed.
According to the invention described in claim 4 of the claims, in the invention described in claim 3, the case may be a resin case or a case made of the same material as the insulating block.
According to the invention described in claim 5 of the claims, in the invention described in claim 1, the surface protective film is preferably a polyimide film having a thickness of 100 μm to 200 μm.

また、特許請求の範囲の請求項６記載の発明によれば、請求項１記載の発明において、前記第１リードおよび前記第２リードの端部が、前記表面保護膜の厚さから半田の厚さを差し引いた厚さ以上に前記半導体チップと対向する前記絶縁性ブロックの表面から突出しているとよい。
また、特許請求の範囲の請求項７記載の発明によれば、請求項１記載の発明において、前記絶縁性ブロックの材質がセラミックスであるとよい。
また、特許請求の範囲の請求項８記載の発明によれば、請求項１記載の発明において、前記セラミックスの材質が、窒化珪素、窒化アルミニウムまたは酸化アルミニウムのいずれか一つであるとよい。
また、特許請求の範囲の請求項９記載の発明によれば、請求項１記載の発明において、前記第１リードが導電板であり、前記第２リードが金属棒であるとよい。 According to the invention of claim 6, in the invention of claim 1, the end portions of the first lead and the second lead are changed from the thickness of the surface protective film to the thickness of the solder. It is preferable to protrude from the surface of the insulating block facing the semiconductor chip more than the thickness minus the thickness.
According to the seventh aspect of the present invention, in the first aspect, the material of the insulating block may be ceramic.
According to the invention described in claim 8 of the claims, in the invention described in claim 1, the material of the ceramic may be any one of silicon nitride, aluminum nitride, and aluminum oxide.
According to the invention described in claim 9, it is preferable that the first lead is a conductive plate and the second lead is a metal bar.

また、特許請求の範囲の請求項１０記載の発明によれば、請求項１記載の発明において、前記第１リードが外部導出導体と一体となった導電性ブロックであるとよい。
また、特許請求の範囲の請求項１１記載の発明によれば、請求項１０記載の発明において、前記導電性ブロックの上部が前記絶縁性ブロックから露出しているとよい。
また、特許請求の範囲の請求項１２記載の発明によれば、請求項１記載の発明において、前記半導体チップの裏面がベースリード上に半田を介して固着しているとよい。
また、特許請求の範囲の請求項１３記載の発明によれば、請求項１２記載の発明において、前記ベースリードの裏面に絶縁膜を被覆するとよい。
また、特許請求の範囲の請求項１４記載の発明によれば、請求項１記載の発明において、前記第１リードおよび前記第２リードがそれぞれ前記絶縁性ブロックの内部で概略直角に曲がり、それぞれの他方の端部が前記絶縁性ブロックの側面から露出しているとよい。 According to a tenth aspect of the present invention, in the first aspect, the first lead may be a conductive block integrated with an external lead-out conductor.
According to the invention described in claim 11, the upper part of the conductive block may be exposed from the insulating block.
According to the twelfth aspect of the present invention, in the first aspect of the present invention, the back surface of the semiconductor chip may be fixed to the base lead via solder.
According to the invention of claim 13 of the claims, in the invention of claim 12, the back surface of the base lead may be covered with an insulating film.
According to the invention described in claim 14, the first lead and the second lead bend substantially at right angles inside the insulating block in the invention described in claim 1, respectively, The other end may be exposed from the side surface of the insulating block.

また、特許請求の範囲の請求項１５記載の発明によれば、主電極および制御電極と、該主電極上および制御電極上にそれぞれ一の開口部および他の開口部を有する表面保護膜と、該一の開口部で主電極が露出した主電流パッドと、前記他の開口部で制御電極が露出した制御信号パッドと、が形成された半導体チップを用意する工程と、成型治具内に、第１リードおよび第２リードをセットし、粒子状のセラミックスを充填するインサート成型により、その表面から前記第１リードの一方の端部および前記第２リードの一方の端部が突出しており、かつ、第１リードおよび第２リードをその内部で固定する絶縁性ブロックを用意する工程と、前記一の開口部で前記第１リードの一方の端部を位置決めし、前記他の開口部で前記第２リードの一方の端部を位置決めし、第１リードの一方の端部を前記主電流パッドに半田を介して電気的に接続し、第２リードの一方の端部を前記制御信号パッドに半田を介して電気的に接続する工程と、を備える半導体装置の製造方法とする。   According to the invention of claim 15, the main electrode and the control electrode, and a surface protective film having one opening and another opening on the main electrode and the control electrode, A step of preparing a semiconductor chip in which a main current pad having a main electrode exposed at the one opening and a control signal pad having a control electrode exposed at the other opening are formed; One end of the first lead and one end of the second lead protrude from the surface by insert molding in which the first lead and the second lead are set and filled with particulate ceramics, and A step of preparing an insulating block for fixing the first lead and the second lead therein, positioning one end of the first lead with the one opening, and the first opening with the other opening. One of two leads An end is positioned, one end of the first lead is electrically connected to the main current pad via solder, and one end of the second lead is electrically connected to the control signal pad via solder And a step of connecting to the semiconductor device.

また、特許請求の範囲の請求項１６記載の発明によれば、請求項１５記載の発明において、さらに、前記半導体チップ、絶縁性ブロック、第１リードおよび第２リードを封止樹脂で被覆する工程を備えるとよい。   According to the invention of claim 16, the step of coating the semiconductor chip, the insulating block, the first lead and the second lead with a sealing resin in the invention of claim 15. It is good to have.

この発明によれば、制御信号パッドと接続する外部導出配線をボンディングワイヤから導体である第２リードに代えることで、半導体装置が高温動作を繰り返す場合でも、制御信号パッドと第２リードとの接合部の熱疲労による破壊を防止できて、高温動作、且つ長期間使用に適する半導体装置とすることができる。
また、この第２リードを絶縁性ブロックに固定することで、制御信号パッドと第２リードとの位置あわせを高精度化できるので、制御信号パッドの面積を小さくし半導体チップの小型化を図り、半導体装置の低コスト化を図ることができる。 According to the present invention, even when the semiconductor device repeats a high temperature operation by replacing the external lead wiring connected to the control signal pad with the second lead that is a conductor from the bonding wire, the bonding between the control signal pad and the second lead is possible. The semiconductor device can be prevented from being damaged due to thermal fatigue, can be operated at a high temperature, and can be used for a long time.
In addition, by fixing the second lead to the insulating block, the alignment between the control signal pad and the second lead can be improved, so that the area of the control signal pad is reduced and the semiconductor chip is miniaturized. The cost of the semiconductor device can be reduced.

この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a block diagram of the semiconductor device of 1st Example of this invention, (a) is a principal part top view, (b) is principal part sectional drawing cut | disconnected by the XX line of (a). この発明の第１実施例の半導体装置を構成する部品の構成図であり、（ａ）は半導体チップの要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a block diagram of the components which comprise the semiconductor device of 1st Example of this invention, (a) is a principal part top view of a semiconductor chip, (b) is the principal part cross section cut | disconnected by the XX line of (a). FIG. この発明の第１実施例の半導体装置の構成する部品の構成図であり、（ａ）は第１、第２リードを内部で固着した絶縁性ブロックの要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図であるBRIEF DESCRIPTION OF THE DRAWINGS It is a block diagram of the components which comprise the semiconductor device of 1st Example of this invention, (a) is a principal part top view of the insulating block which fixed the 1st, 2nd lead inside, (b) is (a) It is principal part sectional drawing cut | disconnected by XX of FIG. 第１、第２リードを内部で固着した絶縁性ブロックを形成する様子を示した図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。It is the figure which showed a mode that the insulating block which fixed the 1st, 2nd lead inside was formed, (a) is a principal part top view, (b) is the important point cut | disconnected by the XX line of (a). FIG. 図１の半導体装置の組み立て工程図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。FIGS. 2A and 2B are assembly process diagrams of the semiconductor device of FIG. 1, in which FIG. 1A is a plan view of relevant parts and FIG. 2B is a cross-sectional view of relevant parts cut along line XX in FIG. 図５に続く、図１の半導体装置の組み立て工程図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。FIG. 6 is an assembly process diagram of the semiconductor device of FIG. 1 following FIG. 5, wherein (a) is a plan view of relevant parts, and (b) is a cross-sectional view of relevant parts cut along line XX in (a). 図６に続く、図１の半導体装置の組み立て工程図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。FIG. 7 is an assembly process diagram of the semiconductor device of FIG. 1 following FIG. 6, wherein (a) is a plan view of relevant parts, and (b) is a cross-sectional view of relevant parts cut along line XX in (a). この発明の第２実施例の半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device of 2nd Example of this invention. この発明の第３実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。It is a block diagram of the semiconductor device of 3rd Example of this invention, (a) is a principal part top view, (b) is principal part sectional drawing cut | disconnected by the XX line of (a). この発明の第４実施例の半導体装置の構成図であり、（ａ）は要部平面図、同図（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。It is a block diagram of the semiconductor device of 4th Example of this invention, (a) is a principal part top view, The same figure (b) is principal part sectional drawing cut | disconnected by the XX line of (a). この発明の第５実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。It is a block diagram of the semiconductor device of 5th Example of this invention, (a) is a principal part top view, (b) is principal part sectional drawing cut | disconnected by the XX line of (a). この発明の第６実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。It is a block diagram of the semiconductor device of 6th Example of this invention, (a) is a principal part top view, (b) is principal part sectional drawing cut | disconnected by the XX line of (a). 絶縁性ブロック、第１、第２リードおよび外側のケースの配置図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で示す要部断面図である。FIG. 2 is a layout view of an insulating block, first and second leads, and an outer case, where (a) is a plan view of the main part and (b) is a cross-sectional view of the main part indicated by line XX in (a). この発明の第７実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。It is a block diagram of the semiconductor device of 7th Example of this invention, (a) is a principal part top view, (b) is principal part sectional drawing cut | disconnected by the XX line of (a). 従来のＩＧＢＴの要部構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。It is a principal part block diagram of the conventional IGBT, (a) is a principal part top view, (b) is principal part sectional drawing cut | disconnected by the XX line of (a).

実施の形態を以下の実施例で説明する。   Embodiments will be described in the following examples.

図１から図３は、この発明の第１実施例の半導体装置の構成図と各部品の構成図である。図１は半導体装置の構成図であり、図１（ａ）は要部平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線で切断した要部断面図である。図２は半導体チップの構成図であり、図２（ａ）は要部平面図、図２（ｂ）は図２（ａ）のＸ−Ｘ線で切断した要部断面図である。図３は第１、第２リードを内部で固着した絶縁性ブロックの構成図であり、図３（ａ）は要部平面図、図３（ｂ）は図３（ａ）のＸ−Ｘ線で切断した要部断面図である。また、図４は第１、第２リードを内部で固着した絶縁性ブロックを形成する様子を示した図であり、図４（ａ）は要部平面図、図４（ｂ）は図４（ａ）のＸ−Ｘ線で切断した要部断面図である。
つぎに図１〜図４を用いて半導体装置を説明する。ここで説明する半導体装置はＩＧＢＴを例に挙げた。 1 to 3 are a block diagram of a semiconductor device and a block diagram of each component according to the first embodiment of the present invention. 1A and 1B are configuration diagrams of a semiconductor device, in which FIG. 1A is a plan view of a main part, and FIG. 1B is a cross-sectional view of a main part taken along line XX in FIG. 2A and 2B are configuration diagrams of the semiconductor chip. FIG. 2A is a plan view of the main part, and FIG. 2B is a cross-sectional view of the main part taken along line XX of FIG. 3 is a configuration diagram of an insulating block in which first and second leads are fixed internally, FIG. 3 (a) is a plan view of an essential part, and FIG. 3 (b) is an XX line in FIG. 3 (a). It is principal part sectional drawing cut | disconnected by. FIG. 4 is a diagram showing a state in which an insulating block having first and second leads fixed therein is formed. FIG. 4 (a) is a plan view of the main part, and FIG. 4 (b) is a plan view of FIG. It is principal part sectional drawing cut | disconnected by XX of a).
Next, the semiconductor device will be described with reference to FIGS. The semiconductor device described here is an IGBT.

図１に示すようにこの半導体装置は、ベースリード１上に半田２を介して固着した半導体チップ３と、半導体チップ３上に形成されたエミッタ電極４とゲート金属電極５上と、エミッタ電極４とゲート金属電極５上に形成された厚い表面保護膜８とを有する。
ここで、表面保護膜８はエミッタ電極４およびゲート金属電極５上にそれぞれ開口部９が形成されており、これらの開口部９には主電流パッド６と２つの制御信号パッド７とが露出している。これらの制御信号パッド７はゲート金属電極５とエミッタ電極４に１個づつ形成される。但し、エミッタ電極４に形成される制御信号パッド７は必ずしも形成する必要がなく、形成しない場合には第２リード１２は絶縁性ブロック１３から露出した箇所の第１リード１１と接続させる。しかし、スイッチング速度の観点からは２本の第２リードは図に示すように近接して配置した方が望ましい。第１リード１１および第２リード１２はそれぞれ半導体装置の外部に引き出されている。 As shown in FIG. 1, this semiconductor device includes a semiconductor chip 3 fixed on a base lead 1 via a solder 2, an emitter electrode 4 and a gate metal electrode 5 formed on the semiconductor chip 3, and an emitter electrode 4. And a thick surface protective film 8 formed on the gate metal electrode 5.
Here, the surface protection film 8 has openings 9 formed on the emitter electrode 4 and the gate metal electrode 5 respectively, and the main current pad 6 and the two control signal pads 7 are exposed in these openings 9. ing. One control signal pad 7 is formed for each of the gate metal electrode 5 and the emitter electrode 4. However, the control signal pad 7 formed on the emitter electrode 4 does not necessarily need to be formed. If not formed, the second lead 12 is connected to the first lead 11 exposed from the insulating block 13. However, from the viewpoint of switching speed, it is desirable that the two second leads are arranged close to each other as shown in the figure. The first lead 11 and the second lead 12 are each drawn out of the semiconductor device.

また、主電流パッド６に半田１０を介して固着し、電気的に接続する第１リード１１と、２個の制御信号パッド７にそれぞれ半田１０を介して固着し、電気的に接続する２本の第２リード１２とを有し、制御信号パッド７と接続する２本の第２リード１２の間にゲート電圧を印加する。
また、第１リード１１と第２リード１２が貫通し、それぞれを内部で固着した絶縁性ブロック１３と、ベースリード１と接着する樹脂ケース１４と、樹脂ケース１４内の隙間を充填する絶縁性封止樹脂１５とを有する。
前記の表面保護膜８は、例えば１００μｍ〜２００μｍのポリイミド膜であり、前記の第１リード１１は導電性の板状をしており、前記の第２リード１２は４００μｍ□程度の金属棒である。また制御信号パッド７の大きさは７００μｍ□程度であり、前記の絶縁性封止樹脂１５は例えばエポキシ樹脂である。ここでポリイミド膜の膜厚が１００μｍ未満では開口部９の側壁の高さが不足して、第１、第２リードの端部をこの開口部９に落とし込んで主電流パッド６および制御信号パッド７に位置合わせすることが困難になる。また、２００μｍを超えるとポリイミド膜の厚みが厚くなり過ぎて被覆が困難になる。そのため、実用的にはポリイミド膜の厚みは１００μｍ〜２００μｍがよい。 Further, the first lead 11 fixed to the main current pad 6 via the solder 10 and electrically connected thereto, and the two leads fixed to the two control signal pads 7 via the solder 10 and electrically connected thereto, respectively. The gate voltage is applied between the two second leads 12 connected to the control signal pad 7.
Also, the insulating lead 13 that penetrates through the first lead 11 and the second lead 12 and that fixes them inside, the resin case 14 that adheres to the base lead 1, and the insulating seal that fills the gap in the resin case 14. And a stop resin 15.
The surface protective film 8 is, for example, a polyimide film having a thickness of 100 μm to 200 μm, the first lead 11 has a conductive plate shape, and the second lead 12 is a metal rod of about 400 μm □. . The size of the control signal pad 7 is about 700 μm □, and the insulating sealing resin 15 is, for example, an epoxy resin. Here, when the film thickness of the polyimide film is less than 100 μm, the height of the side wall of the opening 9 is insufficient, and the end portions of the first and second leads are dropped into the opening 9 and the main current pad 6 and the control signal pad 7. It becomes difficult to align with. On the other hand, if it exceeds 200 μm, the thickness of the polyimide film becomes too thick, and the coating becomes difficult. Therefore, practically, the thickness of the polyimide film is preferably 100 μm to 200 μm.

また、半導体チップ３の図示しない裏面電極とエミッタ電極４およびゲート金属電極５はＡｕ−Ｎｉ膜で形成されている。
尚、ここでは前記半導体チップ３の材料はシリコンであるが、シリコンカーバイド、窒化ガリウムまたはカーボンなどの場合もある。
また、半導体チップ３の裏面と表面の各電極は、金、銀およびニッケルなどのいずれか１つを含む金属薄膜で構成されるとよい。
また、図３に示すように絶縁性ブロック１３は直方体のセラミックスである。図４に示すように主電流パッド６に電流を流す金属板で形成された第１リード１１と、制御信号を半導体チップ３の制御信号パッド７に伝達する金属棒で形成された第２リード１２を成型治具３１にセットして、粒子状のセラミックス３２を成型治具３１内に入れ、インサート成型して絶縁性ブロック１３に第１、第２リード１１、１２が取り付けられる。 Further, the back electrode, the emitter electrode 4 and the gate metal electrode 5 (not shown) of the semiconductor chip 3 are formed of an Au—Ni film.
Here, the material of the semiconductor chip 3 is silicon, but it may be silicon carbide, gallium nitride, or carbon.
Moreover, each electrode on the back surface and the front surface of the semiconductor chip 3 may be formed of a metal thin film containing any one of gold, silver, nickel, and the like.
As shown in FIG. 3, the insulating block 13 is a rectangular parallelepiped ceramic. As shown in FIG. 4, a first lead 11 formed of a metal plate that allows current to flow through the main current pad 6 and a second lead 12 formed of a metal rod that transmits a control signal to the control signal pad 7 of the semiconductor chip 3. Is set in the molding jig 31, the particulate ceramic 32 is placed in the molding jig 31, and insert molding is performed to attach the first and second leads 11, 12 to the insulating block 13.

なお、絶縁性ブロック１３を構成するセラミックス材質は窒化珪素、窒化アルミニウム、酸化アルミニウムなどであり、これらは焼結成型して絶縁性ブロック１３は形成される。
また、第１リード１１と第２リード１２の一方の端部は半導体チップ３の主電流パッド６と制御信号パッド７にそれぞれ半田付けできるように、表面保護膜８の厚さから半田１０の厚さを差し引いた厚さ以上に絶縁性ブロック１３の下面から突出して露出している。一方、第１リード１１と第２リード１２の他方の端子は絶縁性ブロック１３の上面から露出している。
つぎに、この半導体装置の組み立てについて説明する。
図２（ａ）、（ｂ）に示す半導体チップ３を用意する。半導体チップ３にはエミッタ電極４、ゲート金属電極５、主電流パッド６、制御信号パッド７および表面保護膜８が形成されている。 The ceramic material constituting the insulating block 13 is silicon nitride, aluminum nitride, aluminum oxide or the like, and these are sintered to form the insulating block 13.
Also, one end of the first lead 11 and the second lead 12 can be soldered to the main current pad 6 and the control signal pad 7 of the semiconductor chip 3, respectively, from the thickness of the surface protective film 8 to the thickness of the solder 10. It protrudes from the lower surface of the insulating block 13 and is exposed beyond the thickness obtained by subtracting the thickness. On the other hand, the other terminals of the first lead 11 and the second lead 12 are exposed from the upper surface of the insulating block 13.
Next, the assembly of this semiconductor device will be described.
A semiconductor chip 3 shown in FIGS. 2A and 2B is prepared. An emitter electrode 4, a gate metal electrode 5, a main current pad 6, a control signal pad 7 and a surface protective film 8 are formed on the semiconductor chip 3.

図３（ａ）、（ｂ）に示す第１リード１１、第２リード１２が付いた絶縁性ブロック１３を用意する。これは、図４（ａ）、（ｂ）に示すように、成型治具３１に第１、第２リード１１，１２をセットして、粒子状のセラミックス３２を入れてインサート成型して形成する。
上記のように、半導体チップ３、絶縁性ブロックが準備できたところで、組み立てを開始する。
図５〜図７は、図１の半導体装置の組み立てを工程順に示した図である。図５は第１の組み立て工程図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。図６は図５に続く、第２の組み立て工程図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。図７は図６に続く、第３の組み立て工程図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。 An insulating block 13 having a first lead 11 and a second lead 12 shown in FIGS. 3A and 3B is prepared. As shown in FIGS. 4A and 4B, the first and second leads 11 and 12 are set in the molding jig 31, and the particulate ceramic 32 is inserted and molded by insert molding. .
As described above, the assembly is started when the semiconductor chip 3 and the insulating block are prepared.
5 to 7 are diagrams showing the assembly of the semiconductor device of FIG. 1 in the order of steps. 5A and 5B are first assembly process diagrams, in which FIG. 5A is a plan view of a main part, and FIG. 6A and 6B are second assembly process diagrams following FIG. 5, in which FIG. 6A is a plan view of relevant parts and FIG. 6B is a cross-sectional view of relevant parts cut along line XX in FIG. FIGS. 7A and 7B are third assembly process diagrams following FIG. 6, in which FIG. 7A is a plan view of relevant parts and FIG. 7B is a cross-sectional view of relevant parts cut along line XX in FIG.

まず図５（ａ）、（ｂ）に示すように、ベースリード１上に板状の半田２を載置し、板状の半田２上に半導体チップ３を載置する。
続いて、半導体チップ３の主電流パッド６上と制御信号パッド７上に板状の半田１０を載置する。続いて、主電流パッド６および制御信号パッド７を取り囲み１００μｍ程度の厚さの表面保護膜８の開口部９の側壁を利用して、第１リード１１の端部と第２リード１２の端部を開口部９に落とし込み半導体チップ３の主電流パッド６上および制御信号パッド７上に位置決めする。
続いて、図示しないリフロー炉に入れて第１リード１１と主電流パッド６および第２リード１２と制御信号パッド７を半田付けすると同時に半導体チップ３の裏面とベースリード１を半田付けする。 First, as shown in FIGS. 5A and 5B, the plate-like solder 2 is placed on the base lead 1, and the semiconductor chip 3 is placed on the plate-like solder 2.
Subsequently, a plate-like solder 10 is placed on the main current pad 6 and the control signal pad 7 of the semiconductor chip 3. Subsequently, the end portion of the first lead 11 and the end portion of the second lead 12 are surrounded by the side wall of the opening 9 of the surface protective film 8 having a thickness of about 100 μm surrounding the main current pad 6 and the control signal pad 7. Is placed in the opening 9 and positioned on the main current pad 6 and the control signal pad 7 of the semiconductor chip 3.
Subsequently, the first lead 11, the main current pad 6, the second lead 12, and the control signal pad 7 are soldered in a reflow furnace (not shown), and at the same time, the back surface of the semiconductor chip 3 and the base lead 1 are soldered.

つぎに、図６（ａ）、（ｂ）に示すように、樹脂ケース１４をベースリード１に接着する。
つぎに、図７（ａ）、（ｂ）に示すように、樹脂ケース１４内に絶縁性封止樹脂１５を充填して半導体装置は完成する。
この半導体装置は、図示しない板状のバネなどで絶縁性ブロック１３を上から押さえ、ベースリード１下に図示しないコンパウンドを塗布し冷却体を接触させて使用する。
このように、制御信号パッド７と接続する外部導出配線をボンディングワイヤから導体（金属棒）である第２リード１２に代え、制御信号パッド７に半田１０で固着することで、半導体装置が高温動作を繰り返す場合でも、制御信号パッド７と第２リード１２との接合部の熱疲労による破壊（温度サイクルやヒートサイクルによる熱疲労破壊）が防止できて、高温動作、且つ長期間使用に適する半導体装置とすることができる。 Next, as shown in FIGS. 6A and 6B, the resin case 14 is bonded to the base lead 1.
Next, as shown in FIGS. 7A and 7B, the insulating sealing resin 15 is filled in the resin case 14 to complete the semiconductor device.
This semiconductor device is used by pressing the insulating block 13 from above with a plate-like spring or the like (not shown), applying a compound (not shown) under the base lead 1 and bringing a cooling body into contact therewith.
As described above, the external lead-out wiring connected to the control signal pad 7 is replaced with the second lead 12 which is a conductor (metal rod) from the bonding wire, and is fixed to the control signal pad 7 with the solder 10, so that the semiconductor device operates at a high temperature. Even when the process is repeated, the semiconductor device suitable for high-temperature operation and long-term use can be prevented from being damaged by thermal fatigue (thermal fatigue breakdown due to temperature cycle or heat cycle) at the joint between the control signal pad 7 and the second lead 12. It can be.

また、第１リード１１と第２リード１２を絶縁性ブロック１３に固定し、それぞれの端部を各パッド６，７側に突出させ、この突出部を半導体チップ３の表面保護膜８の開口部９に落とし込むことで、目視では困難な位置決めを容易に高精度で行うことができる。
また、半導体チップ３の制御信号パッド７を設計する場合のマージンを従来のワイヤーボンディングを用いた制御信号パッドよりもその面積を小さくすることができる。例えば、４００μｍΦのボンディングワイヤの場合の制御信号パッドの大きさは１ｍｍ×２ｍｍ程度であり、４００μｍ□の第２リードの場合の制御信号パッドの大きさは７００μｍ□と小さくできる。その結果、チップサイズを縮小化でき、チップの取れ数が増えることで、低コスト化を図ることができる。なお、第２リード１２の断面形状は角型の他、丸型や楕円型であってもよい。 Further, the first lead 11 and the second lead 12 are fixed to the insulating block 13, and the respective end portions are protruded toward the pads 6 and 7, and the protruding portions are openings of the surface protection film 8 of the semiconductor chip 3. By being dropped into 9, it is possible to easily perform positioning that is difficult to visually confirm with high accuracy.
Further, the area for designing the control signal pad 7 of the semiconductor chip 3 can be made smaller than that of the control signal pad using conventional wire bonding. For example, the size of the control signal pad in the case of a bonding wire of 400 μmΦ is about 1 mm × 2 mm, and the size of the control signal pad in the case of the second lead of 400 μm □ can be as small as 700 μm □. As a result, the chip size can be reduced, and the number of chips can be increased to reduce the cost. The cross-sectional shape of the second lead 12 may be a round shape or an oval shape in addition to a square shape.

また、ボンディングワイヤを用いないことで、ボンディング装置やボンディング工程が不要となり、低コスト化が図れる。   Further, since no bonding wire is used, a bonding apparatus and a bonding process are not required, and the cost can be reduced.

図８は、この発明の第２実施例の半導体装置の要部断面図である。実施例１（図１）との違いは、ベースリード１下に絶縁膜１６が被覆されている点である。この場合も第１実施例と同様の効果が得られる。さらに、裏面が被覆されているので、冷却体をベースリード１の裏面に配置する場合、図１の場合と違って絶縁板の設置は不要となり使い勝手がよい。   FIG. 8 is a cross-sectional view of the main part of the semiconductor device according to the second embodiment of the present invention. The difference from the first embodiment (FIG. 1) is that an insulating film 16 is covered under the base lead 1. In this case, the same effect as in the first embodiment can be obtained. Furthermore, since the back surface is covered, when the cooling body is disposed on the back surface of the base lead 1, unlike the case of FIG.

図９は、この発明の第３実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この半導体装置はＩＧＢＴなどの半導体スイッチング素子である。
実施例２（図８）との違いは、２個の半導体チップ３、１７がベースリード１に半田２で固着している点である。半導体チップ３はＩＧＢＴであり半導体チップ１７はＦＷＤ（フリーホイールリングダイオード）である。ＩＧＢＴのエミッタ電極４とＦＷＤのアノード電極１８は第１リード１１で電気的に接続している。これはＩＧＢＴモジュールの例である。この場合も第１実施例と同様の効果が得られる。 FIG. 9 is a block diagram of a semiconductor device according to a third embodiment of the present invention. FIG. 9 (a) is a plan view of an essential part, and FIG. 9 (b) is cut along line XX in FIG. It is principal part sectional drawing. This semiconductor device is a semiconductor switching element such as an IGBT.
The difference from the second embodiment (FIG. 8) is that two semiconductor chips 3 and 17 are fixed to the base lead 1 with solder 2. The semiconductor chip 3 is an IGBT and the semiconductor chip 17 is an FWD (freewheeling diode). The emitter electrode 4 of the IGBT and the anode electrode 18 of the FWD are electrically connected by the first lead 11. This is an example of an IGBT module. In this case, the same effect as that of the first embodiment can be obtained.

図１０は、この発明の第４実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この半導体装置はＩＧＢＴなどの半導体スイッチング素子である。
実施例３（図９）との違いは、第１リード１１を導電性ブロック付き第１リード１９にした点である。この場合は第３実施例より冷却効率が向上する。 FIG. 10 is a block diagram of a semiconductor device according to a fourth embodiment of the present invention. FIG. 10 (a) is a plan view of an essential part, and FIG. 10 (b) is cut along line XX of FIG. It is principal part sectional drawing. This semiconductor device is a semiconductor switching element such as an IGBT.
The difference from Example 3 (FIG. 9) is that the first lead 11 is replaced with a first lead 19 with a conductive block. In this case, the cooling efficiency is improved as compared with the third embodiment.

図１１は、この発明の第５実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この半導体装置はＩＧＢＴなどの半導体スイッチング素子である。
実施例４（図１０）との違いは、導電性ブロック付き第１リード１９の上面が絶縁性ブロック１３から露出した点である。この場合は第４実施例よりさらに冷却効率が向上する。 FIG. 11 is a block diagram of a semiconductor device according to a fifth embodiment of the present invention. FIG. 11 (a) is a plan view of the main part, and FIG. 11 (b) is cut along line XX in FIG. 11 (a). It is principal part sectional drawing. This semiconductor device is a semiconductor switching element such as an IGBT.
The difference from Example 4 (FIG. 10) is that the upper surface of the first lead 19 with the conductive block is exposed from the insulating block 13. In this case, the cooling efficiency is further improved as compared with the fourth embodiment.

図１２は、この発明の第６実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この半導体装置はＩＧＢＴなどの半導体スイッチング素子である。
実施例１（図１）との違いは、第１リード１１、第２リード１２が絶縁性ブロック１３内部でほぼ直角に折れ曲がり横方向、すなわち半導体装置の面内方向に出ている点である。この場合も第１実施例と同様の効果が得られる。但し、樹脂ケース１４の代わりにセラミックスケースを用いるために多少コストが上昇する。
図１３は、絶縁性ブロック、第１、第２リードおよび外側のケースの配置図であり、図１３（ａ）は要部平面図、図１３（ｂ）は図１３（ａ）のＸ−Ｘ線で示す要部断面図である。 12A and 12B are configuration diagrams of a semiconductor device according to a sixth embodiment of the present invention, in which FIG. 12A is a plan view of an essential part, and FIG. 12B is cut along line XX in FIG. It is principal part sectional drawing. This semiconductor device is a semiconductor switching element such as an IGBT.
The difference from the first embodiment (FIG. 1) is that the first lead 11 and the second lead 12 are bent substantially at right angles inside the insulating block 13 and protrude in the lateral direction, that is, in the in-plane direction of the semiconductor device. In this case, the same effect as that of the first embodiment can be obtained. However, since a ceramic case is used instead of the resin case 14, the cost is somewhat increased.
13A and 13B are layout diagrams of the insulating block, the first and second leads, and the outer case. FIG. 13A is a plan view of the main part, and FIG. 13B is an XX in FIG. It is principal part sectional drawing shown by a line.

図１３に示すように、絶縁性ブロック１３に第１、第２リード１１、１２をインサート成型するときに、同時に外側のケース２０も成型する。成型処理温度の関係から、この外側のケース２０は絶縁性ブロック１３と同じ材質でセラミックスとする。   As shown in FIG. 13, when the first and second leads 11 and 12 are insert-molded in the insulating block 13, the outer case 20 is also molded at the same time. Due to the molding process temperature, the outer case 20 is made of the same material as the insulating block 13 and is ceramic.

図１４は、この発明の第７実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この半導体装置はＩＧＢＴなどの半導体スイッチング素子である。
実施例６（図１２）との違いは、外側のケース２０を省いて、トランスファーモールドで形成した点である。封止樹脂はモールド樹脂２１とする。この場合も第１実施例と同様の効果が得られる。但し、外側のケース２０が不要となるため第１実施例と比べて低コスト化できる。 14A and 14B are configuration diagrams of a semiconductor device according to a seventh embodiment of the present invention, in which FIG. 14A is a plan view of an essential part, and FIG. 14B is cut along line XX in FIG. It is principal part sectional drawing. This semiconductor device is a semiconductor switching element such as an IGBT.
The difference from Example 6 (FIG. 12) is that the outer case 20 is omitted and the transfer mold is used. The sealing resin is a mold resin 21. In this case, the same effect as that of the first embodiment can be obtained. However, since the outer case 20 is not necessary, the cost can be reduced compared to the first embodiment.

１ ベースリード
２、１０ 半田
３、１７ 半導体チップ
４ エミッタ電極
５ ゲート金属電極
６ 主電流パッド
７ 制御信号パッド
８ 表面保護膜
９ 開口部
１１ 第１リード
１２ 第２リード
１３ 絶縁性ブロック
１４ 樹脂ケース
１５ 絶縁性封止樹脂
１６ 絶縁膜
１８ アノード電極
１９ 導電性ブロック付き第１リード
２０ 外側のケース
２１ モールド樹脂
DESCRIPTION OF SYMBOLS 1 Base lead 2, 10 Solder 3, 17 Semiconductor chip 4 Emitter electrode 5 Gate metal electrode 6 Main current pad 7 Control signal pad 8 Surface protective film 9 Opening 11 First lead 12 Second lead 13 Insulating block 14 Resin case 15 Insulating sealing resin 16 Insulating film 18 Anode electrode 19 First lead with conductive block 20 Outer case 21 Mold resin

Claims (16)

半導体チップと、
該半導体チップ上に形成された主電極および制御電極と、
該半導体チップ表面を被覆し前記主電極上および制御電極上にそれぞれ一の開口部および他の開口部を有する表面保護膜と、
該一の開口部で主電極が露出した主電流パッドと、
前記他の開口部で制御電極が露出した制御信号パッドと、
その一方の端部が前記一の開口部で位置決めされ、前記主電流パッドに半田を介して電気的に接続された第１リードと、
その一方の端部が前記他の開口部で位置決めされ、前記制御信号パッドに半田を介して電気的に接続された第２リードと、
その表面から前記第１リードの一方の端部および前記第２リードの一方の端部がそれぞれ突出しており、かつ、第１リードおよび第２リードをその内部で固定した絶縁性ブロックと、を有することを特徴とする半導体装置。 A semiconductor chip;
A main electrode and a control electrode formed on the semiconductor chip;
A surface protective film covering the surface of the semiconductor chip and having one opening and another opening on the main electrode and the control electrode, respectively
A main current pad with the main electrode exposed at the one opening;
A control signal pad with a control electrode exposed at the other opening;
A first lead whose one end is positioned in the one opening and electrically connected to the main current pad via solder;
A second lead whose one end is positioned in the other opening and electrically connected to the control signal pad via solder;
One end portion of the first lead and one end portion of the second lead protrude from the surface, respectively, and an insulating block that fixes the first lead and the second lead therein. A semiconductor device. 前記半導体チップ、絶縁性ブロック、第１リードと第２リードとを被覆する封止樹脂をさらに有することを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, further comprising: a sealing resin that covers the semiconductor chip, the insulating block, and the first lead and the second lead. 前記半導体チップと前記絶縁性ブロックおよび前記封止樹脂を収納するケースを有することを特徴とする請求項２に記載の半導体装置。 The semiconductor device according to claim 2, further comprising a case for housing the semiconductor chip, the insulating block, and the sealing resin. 前記ケースが樹脂ケースまたは前記絶縁性ブロックと同一材質のケースであることを特徴とする請求項３に記載の半導体装置。 The semiconductor device according to claim 3, wherein the case is a resin case or a case made of the same material as the insulating block. 前記表面保護膜が１００μｍ〜２００μｍ厚さのポリイミド膜であることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the surface protective film is a polyimide film having a thickness of 100 μm to 200 μm. 前記第１リードおよび前記第２リードの端部が、前記表面保護膜の厚さから半田の厚さを差し引いた厚さ以上に前記半導体チップと対向する前記絶縁性ブロックの表面から突出していることを特徴とする請求項１に記載の半導体装置。 Ends of the first lead and the second lead protrude from the surface of the insulating block facing the semiconductor chip more than the thickness obtained by subtracting the thickness of the solder from the thickness of the surface protective film. The semiconductor device according to claim 1. 前記絶縁性ブロックの材質がセラミックスであることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein a material of the insulating block is ceramic. 前記セラミックスの材質が、窒化珪素、窒化アルミニウムまたは酸化アルミニウムのいずれか一つであることを特徴とする請求項７に記載の半導体装置。 The semiconductor device according to claim 7, wherein the ceramic material is any one of silicon nitride, aluminum nitride, and aluminum oxide. 前記第１リードが導電板であり、前記第２リードが金属棒であることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the first lead is a conductive plate, and the second lead is a metal rod. 前記第１リードが外部導出導体と一体となった導電性ブロックであることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the first lead is a conductive block integrated with an external lead-out conductor. 前記導電性ブロックの上部が前記絶縁性ブロックから露出していることを特徴とする請求項１０に記載の半導体装置。 The semiconductor device according to claim 10, wherein an upper portion of the conductive block is exposed from the insulating block. 前記半導体チップの裏面がベースリード上に半田を介して固着していることを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein a back surface of the semiconductor chip is fixed to a base lead via solder. 前記ベースリードの裏面に絶縁膜を被覆することを特徴とする請求項１２に記載の半導体装置。 13. The semiconductor device according to claim 12, wherein a back surface of the base lead is covered with an insulating film. 前記第１リードおよび前記第２リードがそれぞれ前記絶縁性ブロックの内部で概略直角に曲がり、それぞれの他方の端部が前記絶縁性ブロックの側面から露出していることを特徴とする請求項１に記載の半導体装置。 2. The first lead and the second lead are each bent at a substantially right angle inside the insulating block, and the other end of each of the first lead and the second lead is exposed from a side surface of the insulating block. The semiconductor device described. 主電極および制御電極と、該主電極上および制御電極上にそれぞれ一の開口部および他の開口部を有する表面保護膜と、該一の開口部で主電極が露出した主電流パッドと、前記他の開口部で制御電極が露出した制御信号パッドと、が形成された半導体チップを用意する工程と、
成型治具内に、第１リードおよび第２リードをセットし、粒子状のセラミックスを充填するインサート成型により、その表面から前記第１リードの一方の端部および前記第２リードの一方の端部が突出しており、かつ、第１リードおよび第２リードをその内部で固定する絶縁性ブロックを用意する工程と、
前記一の開口部で前記第１リードの一方の端部を位置決めし、前記他の開口部で前記第２リードの一方の端部を位置決めし、第１リードの一方の端部を前記主電流パッドに半田を介して電気的に接続し、第２リードの一方の端部を前記制御信号パッドに半田を介して電気的に接続する工程と、
を備えることを特徴とする半導体装置の製造方法。 A main electrode and a control electrode, a surface protective film having one opening and another opening on the main electrode and the control electrode, respectively, a main current pad with the main electrode exposed at the one opening, A step of preparing a semiconductor chip formed with a control signal pad in which a control electrode is exposed in another opening;
One end of the first lead and one end of the second lead are formed from the surface by insert molding in which the first lead and the second lead are set in a molding jig and filled with particulate ceramics. And a step of preparing an insulating block for fixing the first lead and the second lead therein,
One end of the first lead is positioned in the one opening, one end of the second lead is positioned in the other opening, and one end of the first lead is used as the main current. Electrically connecting to the pad via solder and electrically connecting one end of the second lead to the control signal pad via solder;
A method for manufacturing a semiconductor device, comprising: さらに、前記半導体チップ、絶縁性ブロック、第１リードおよび第２リードを封止樹脂で被覆する工程を備えることを特徴とする請求項１５記載の半導体装置の製造方法。
16. The method of manufacturing a semiconductor device according to claim 15, further comprising a step of covering the semiconductor chip, the insulating block, the first lead, and the second lead with a sealing resin.
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