JP5676413B2 - Power semiconductor device - Google Patents

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Description

本発明は、リードフレームを用いた電力用半導体装置の構成に関する。 The present invention relates to the structure of the power semiconductor device using a lead frame.

半導体装置の中でも電力用半導体装置は、産業用機器から家電・情報端末まで幅広い機器の主電力（パワー）の制御に用いられ、とくに輸送機器等においては高い信頼性が求められている。また、近年、シリコン（Ｓｉ）に代わる半導体材料として大電流を流すことができ、高効率が期待できるワイドバンドギャップ半導体材料である炭化珪素（ＳｉＣ）が注目されている。一方、ワイドバンドギャップ半導体素子では、シリコンよりも高い１５０℃〜３００℃の動作温度が想定され、大電流および高温に適したパッケージ形態も同時に求められている。   Among semiconductor devices, a power semiconductor device is used for controlling main power of a wide range of equipment from industrial equipment to home appliances and information terminals, and high reliability is particularly required for transportation equipment and the like. In recent years, silicon carbide (SiC), which is a wide band gap semiconductor material that can flow a large current and can be expected to be highly efficient, has attracted attention as a semiconductor material that can replace silicon (Si). On the other hand, a wide band gap semiconductor element is assumed to have an operating temperature of 150 ° C. to 300 ° C. higher than that of silicon, and a package form suitable for a large current and a high temperature is also required at the same time.

半導体装置に用いるリードフレームは、通常、１枚の板状部材からプレスでの打ち抜きや、エッチング等により、余分な分を除去することで平面上にパターン形成される。そして、機器の出力を制御するために用いられるパワーモジュール（電力用半導体装置）では、主電力を操作するパワー素子（電力用半導体素子）と、電力用半導体素子の動作を制御するための制御素子が、上述したリードフレームの所定位置（ダイパッド）に接合されている。発熱が大きな電力用半導体素子は、ヒートシンクを接続して外部に放熱をする必要があるが、制御素子にはその必要はない。しかし、上記のようなリードフレームに電力用半導体素子と制御素子が平面配置された場合、冷却の必要のない制御素子の部分まで面積を広げる必要があり、小型化の妨げとなっていた。   A lead frame used in a semiconductor device is usually patterned on a flat surface by removing excess portions from a single plate-like member by stamping or etching. In a power module (power semiconductor device) used to control the output of the device, a power element (power semiconductor element) for operating main power and a control element for controlling the operation of the power semiconductor element Is bonded to a predetermined position (die pad) of the lead frame described above. A power semiconductor element that generates a large amount of heat needs to be radiated to the outside by connecting a heat sink, but the control element does not have to. However, when the power semiconductor element and the control element are arranged in a plane on the lead frame as described above, it is necessary to increase the area to the part of the control element that does not require cooling, which hinders miniaturization.

そこで、電力用半導体素子と制御素子をそれぞれ別のリードフレーム内に配置し、電力用半導体素子と制御素子とが面内でオーバーラップするように階層化した半導体装置が提案されている（例えば、特許文献１参照。）。   Therefore, a semiconductor device has been proposed in which a power semiconductor element and a control element are arranged in separate lead frames, and the power semiconductor element and the control element are layered so as to overlap in a plane (for example, (See Patent Document 1).

特開２００４−２２６０１号公報（段落００２４〜００２８、図１〜図３、および段落００４３〜４５、図７）JP 2004-22601 A (paragraphs 0024 to 0028, FIGS. 1 to 3, and paragraphs 0043 to 45, FIG. 7)

一方、リードフレームを用いる半導体装置では、封止の際にリードフレームの両端を上下の金型で挟んで締めこむことによって、封止体内での部材の位置を固定する。そこで、上記のような２枚のリードフレームを用いた半導体装置を封止しようとすると、２枚のリードフレームを重ね合わせた部分が上下の金型に挟み込まれることになる。リードフレームの金型で締めこまれる部分には、平行する多数の切込みが形成されているので、重ね合わせによって金型内部から外部に連通する隙間が生じ、樹脂が漏れ出して十分な封止ができなくなる可能性があった。また、上記特許文献の別の実施の形態に示されているように、電力用半導体素子部分のリードフレームを一端側、制御素子のリードフレームを他端側で挟み込むようにした場合、隙間の発生は抑えられるが、部材を金型内でしっかりと固定することができず、製品にばらつきが生じる可能性があった。   On the other hand, in a semiconductor device using a lead frame, the position of the member in the sealed body is fixed by clamping the both ends of the lead frame between upper and lower molds at the time of sealing. Therefore, when a semiconductor device using two lead frames as described above is to be sealed, a portion where the two lead frames are overlapped is sandwiched between upper and lower molds. A lot of parallel cuts are formed in the portion of the lead frame that is tightened by the die, so that a gap that communicates from the inside of the die to the outside is created due to the overlap, and the resin leaks out to provide sufficient sealing There was a possibility of becoming impossible. Further, as shown in another embodiment of the above-mentioned patent document, when the lead frame of the power semiconductor element portion is sandwiched between one end side and the lead frame of the control element is sandwiched between the other end side, a gap is generated. However, the members could not be firmly fixed in the mold, and there was a possibility that the products varied.

本発明は、上記のような課題を解決するためになされたもので、小型で、信頼性の高い電力用半導体装置を得ることを目的としている。   The present invention has been made to solve the above-described problems, and an object of the present invention is to obtain a small-sized and highly reliable power semiconductor device.

本発明の電力用半導体装置は、略矩形板状をなし、主電力を制御する電力用半導体素子と前記電力用半導体素子を制御する制御信号を出力する制御素子とが厚み方向において段違いに配置されるとともに、前記矩形板状の対向する側面のそれぞれから並列する複数の端子が突出配置された電力用半導体装置を一枚のリードフレームを用いて製造する方法であって、前記１枚のリードフレームには、前記電力用半導体素子が接合される第１のダイパッドと、前記制御素子が接合される第２のダイパッドが、前記並列する複数の端子となるリードパターンとともに、前記リードパターンの延在方向におけるそれぞれ一端側の領域と他端側の領域で連なるように形成されているとともに、前記一端側の領域から前記他端側の領域にかけて延在する延在パターンが形成され、かつ、前記リードフレームの面に垂直な方向において前記第１のダイパッドに対して前記第２のダイパッドが上方に位置するように段差がつけられており、前記第１のダイパッドの一面に前記電力用半導体素子を接合するとともに、前記第２のダイパッドに前記制御素子を接合する工程と、前記リードフレームの面を保ったまま、前記延在パターンの所定部分を屈曲させ、前記リードフレームの面に垂直な方向から見たときに、前記制御素子を、前記電力用半導体素子にオーバーラップさせる工程と、前記第１のダイパッドの裏面に、放熱部材を接合する工程と、前記リードフレームを少なくとも外枠部分が露出した状態で上下の金型ではさみ、前記金型内に樹脂を流し込んで、前記放熱部材の放熱面を除いて当該電力用半導体装置を略矩形形状に封止する工程と、を含む電力用半導体装置の製造方法により製造した電力用半導体装置において、前記延在パターンにおける前記所定部分よりも前記一端側の部分と前記電力用半導体素子の制御電極とが配線部材で電気接続されるとともに、前記延在パターンにおける前記所定部分よりも前記他端側の部分と前記制御素子の制御信号を出力する電極とが配線部材で電気接続されていることを特徴とする。 The power semiconductor device of the present invention has a substantially rectangular plate shape, and a power semiconductor element for controlling main power and a control element for outputting a control signal for controlling the power semiconductor element are arranged in a stepwise manner in the thickness direction. And a method of manufacturing a power semiconductor device using a single lead frame in which a plurality of terminals juxtaposed from each of the opposing side surfaces of the rectangular plate are disposed. The first die pad to which the power semiconductor element is bonded and the second die pad to which the control element is bonded together with the lead pattern serving as the plurality of terminals arranged in parallel, and the extending direction of the lead pattern Are formed so as to be continuous with each other at one end side region and the other end side region, and extend from the one end side region to the other end side region. A step is formed so that the second die pad is positioned above the first die pad in a direction perpendicular to the surface of the lead frame, and a pattern is formed. Bonding the power semiconductor element to one surface and bonding the control element to the second die pad; and bending a predetermined portion of the extended pattern while maintaining the surface of the lead frame; A step of overlapping the control element with the power semiconductor element when viewed from a direction perpendicular to the surface of the frame, a step of bonding a heat radiating member to the back surface of the first die pad, and the lead frame Is sandwiched between the upper and lower molds with at least the outer frame part exposed, and the resin is poured into the mold to remove the heat dissipation surface of the heat dissipation member. In the power semiconductor device manufactured by the method of manufacturing the power semiconductor device including a step of sealing the use semiconductor device in a substantially rectangular shape, and said one end portion and the power than the predetermined portion of the extended pattern The wiring electrode is electrically connected to the control electrode of the semiconductor element for wiring, and the wiring member is electrically connected to the portion on the other end side than the predetermined portion in the extended pattern and the electrode for outputting the control signal of the control element. It is connected .

また、本発明の電力用半導体装置は、略矩形板状をなし、主電力を制御する電力用半導体素子と前記電力用半導体素子を制御する制御信号を出力する制御素子とが厚み方向において段違いに配置されるとともに、前記矩形板状の対向する側面のそれぞれから並列する複数の端子が突出配置された電力用半導体装置を一枚のリードフレームを用いて製造する方法であって、前記１枚のリードフレームには、前記電力用半導体素子が接合される第１のダイパッドと、前記制御素子が接合される第２のダイパッドが、前記並列する複数の端子となるリードパターンとともに、前記リードパターンの延在方向におけるそれぞれ一端側の領域と他端側の領域で連なるように形成されているとともに、前記一端側の領域から前記他端側の領域にかけて延在する延在パターンが形成され、かつ、前記リードフレームの面に垂直な方向において前記第１のダイパッドに対して前記第２のダイパッドが上方に位置するように段差がつけられており、前記第１のダイパッドの一面に前記電力用半導体素子を接合するとともに、前記第２のダイパッドに前記制御素子を接合する工程と、前記リードフレームの面を保ったまま、前記延在パターンの所定部分を屈曲させ、前記リードフレームの面に垂直な方向から見たときに、前記制御素子を、前記電力用半導体素子にオーバーラップさせる工程と、前記第１のダイパッドの裏面に、放熱部材を接合する工程と、前記リードフレームを少なくとも外枠部分が露出した状態で上下の金型ではさみ、前記金型内に樹脂を流し込んで、前記放熱部材の放熱面を除いて当該電力用半導体装置を略矩形形状に封止する工程と、を含む電力用半導体装置の製造方法により製造した電力用半導体装置において、前記リードフレームの前記一端側の領域、および前記他端側の領域には、前記リードパターンが並列する方向において、それぞれ前記第１のダイパッドおよび前記第２のダイパッドよりも外側に位置する第１の中継リードと第２の中継リードが形成されており、前記第１の中継リードと前記電力用半導体素子の制御電極、および、前記第２の中継リードと前記制御素子の制御信号を出力する電極とが、それぞれ配線部材で電気接続されているとともに、前記屈曲によって接近した前記第１の中継リードと前記第２の中継リードとが、配線部材で電気接続されていることを特徴とする。The power semiconductor device of the present invention has a substantially rectangular plate shape, and the power semiconductor element for controlling the main power and the control element for outputting a control signal for controlling the power semiconductor element are different in the thickness direction. A method of manufacturing a power semiconductor device using a single lead frame in which a plurality of terminals juxtaposed from each of the opposing sides of the rectangular plate are arranged to protrude. The lead frame includes a first die pad to which the power semiconductor element is bonded and a second die pad to which the control element is bonded together with the lead pattern serving as the plurality of terminals arranged in parallel, and an extension of the lead pattern. Each region is formed so as to be continuous at one end region and the other end region, and extends from the one end region to the other end region. And a step is provided so that the second die pad is positioned above the first die pad in a direction perpendicular to the surface of the lead frame. Bonding the power semiconductor element to one surface of the die pad, and bonding the control element to the second die pad, and bending a predetermined portion of the extended pattern while keeping the surface of the lead frame. A step of overlapping the control element with the power semiconductor element when viewed from a direction perpendicular to the surface of the lead frame, and a step of bonding a heat radiating member to the back surface of the first die pad; The lead frame is sandwiched between upper and lower molds with at least the outer frame portion exposed, resin is poured into the mold, and the heat radiating surface of the heat radiating member is removed. Sealing the power semiconductor device into a substantially rectangular shape, and a power semiconductor device manufactured by a method for manufacturing a power semiconductor device, the region on the one end side of the lead frame, and the other end side In the region, there are formed a first relay lead and a second relay lead that are positioned outside the first die pad and the second die pad, respectively, in the direction in which the lead patterns are arranged in parallel. 1 relay lead and the control electrode of the power semiconductor element, and the second relay lead and an electrode for outputting a control signal of the control element are electrically connected by a wiring member, respectively, and by bending The approaching first relay lead and the second relay lead are electrically connected by a wiring member.

また、本発明の電力用半導体装置は、略矩形板状をなし、主電力を制御する電力用半導体素子と前記電力用半導体素子を制御する制御信号を出力する制御素子とが厚み方向において段違いに配置されるとともに、前記矩形板状の対向する側面のそれぞれから並列する複数の端子が突出配置された電力用半導体装置を一枚のリードフレームを用いて製造する方法であって、前記１枚のリードフレームには、前記電力用半導体素子が接合される第１のダイパッドと、前記制御素子が接合される第２のダイパッドが、前記並列する複数の端子となるリードパターンとともに、前記リードパターンの延在方向におけるそれぞれ一端側の領域と他端側の領域で連なるように形成されているとともに、前記一端側の領域から前記他端側の領域にかけて延在する延在パターンが形成され、かつ、前記リードフレームの面に垂直な方向において前記第１のダイパッドに対して前記第２のダイパッドが上方に位置するように段差がつけられており、前記第１のダイパッドの一面に前記電力用半導体素子を接合するとともに、前記第２のダイパッドに前記制御素子を接合する工程と、前記リードフレームの面を保ったまま、前記延在パターンの所定部分を屈曲させ、前記リードフレームの面に垂直な方向から見たときに、前記制御素子を、前記電力用半導体素子にオーバーラップさせる工程と、前記第１のダイパッドの裏面に、放熱部材を接合する工程と、前記リードフレームを少なくとも外枠部分が露出した状態で上下の金型ではさみ、前記金型内に樹脂を流し込んで、前記放熱部材の放熱面を除いて当該電力用半導体装置を略矩形形状に封止する工程と、を含む電力用半導体装置の製造方法により製造した電力用半導体装置において、前記電力用半導体素子は、整流素子とスイッチング素子からなる２つの半導体素子を並列配置したものであり、前記リードフレームには、前記一端側の領域から前記他端側の領域に達するとともに、前記他端側の端部に所定の大きさのバス部を有するバスパターンが形成されており、前記バスパターンの前記バス部以外の部分の折り曲げによって、前記バス部を前記２つの半導体素子にオーバーラップさせて、前記２つの半導体素子間が電気接続されているとともに、前記屈曲によって接近した前記電力用半導体素子の制御電極と前記制御素子の制御信号を出力する電極とが配線部材で電気接続されていることを特徴とする。The power semiconductor device of the present invention has a substantially rectangular plate shape, and the power semiconductor element for controlling the main power and the control element for outputting a control signal for controlling the power semiconductor element are different in the thickness direction. A method of manufacturing a power semiconductor device using a single lead frame in which a plurality of terminals juxtaposed from each of the opposing sides of the rectangular plate are arranged to protrude. The lead frame includes a first die pad to which the power semiconductor element is bonded and a second die pad to which the control element is bonded together with the lead pattern serving as the plurality of terminals arranged in parallel, and an extension of the lead pattern. Each region is formed so as to be continuous at one end region and the other end region, and extends from the one end region to the other end region. And a step is provided so that the second die pad is positioned above the first die pad in a direction perpendicular to the surface of the lead frame. Bonding the power semiconductor element to one surface of the die pad, and bonding the control element to the second die pad, and bending a predetermined portion of the extended pattern while keeping the surface of the lead frame. A step of overlapping the control element with the power semiconductor element when viewed from a direction perpendicular to the surface of the lead frame, and a step of bonding a heat radiating member to the back surface of the first die pad; The lead frame is sandwiched between upper and lower molds with at least the outer frame portion exposed, resin is poured into the mold, and the heat radiating surface of the heat radiating member is removed. Sealing the power semiconductor device into a substantially rectangular shape, wherein the power semiconductor element includes two rectifying elements and a switching element. A semiconductor element is arranged in parallel, and the lead frame has a bus portion having a predetermined size at the other end side from the one end side region to the other end side region. A pattern is formed, the bus part is overlapped with the two semiconductor elements by bending a part other than the bus part of the bus pattern, and the two semiconductor elements are electrically connected; A control electrode of the power semiconductor element approaching by the bending and an electrode for outputting a control signal of the control element are electrically connected by a wiring member. And features.

また、本発明の電力用半導体装置は、略矩形板状をなし、主電力を制御する電力用半導体素子と前記電力用半導体素子を制御する制御信号を出力する制御素子とが厚み方向において段違いに配置されるとともに、前記矩形板状の対向する側面のそれぞれから並列する複数の端子が突出配置された電力用半導体装置を一枚のリードフレームを用いて製造する方法であって、前記１枚のリードフレームには、前記電力用半導体素子が接合される第１のダイパッドと、前記制御素子が接合される第２のダイパッドが、前記並列する複数の端子となるリードパターンとともに、前記リードパターンの延在方向におけるそれぞれ一端側の領域と他端側の領域で連なるように形成されているとともに、前記一端側の領域から前記他端側の領域にかけて延在する延在パターンが形成され、かつ、前記リードフレームの面に垂直な方向において前記第１のダイパッドに対して前記第２のダイパッドが上方に位置するように段差がつけられており、前記第１のダイパッドの一面に前記電力用半導体素子を接合するとともに、前記第２のダイパッドに前記制御素子を接合する工程と、前記リードフレームの面を保ったまま、前記延在パターンの所定部分を屈曲させ、前記リードフレームの面に垂直な方向から見たときに、前記制御素子を、前記電力用半導体素子にオーバーラップさせる工程と、前記第１のダイパッドの裏面に、放熱部材を接合する工程と、前記リードフレームを少なくとも外枠部分が露出した状態で上下の金型ではさみ、前記金型内に樹脂を流し込んで、前記放熱部材の放熱面を除いて当該電力用半導体装置を略矩形形状に封止する工程と、を含む電力用半導体装置の製造方法により製造した電力用半導体装置において、前記延在パターンの所定部分には、前記リードパターンが並列する方向において向きが異なる複数の切欠きが前記延在方向の異なる位置に設けられ、前記複数の切欠きを開くことにより、前記所定部分が前記リードパターンの面に平行な方向で屈曲していることを特徴とする。The power semiconductor device of the present invention has a substantially rectangular plate shape, and the power semiconductor element for controlling the main power and the control element for outputting a control signal for controlling the power semiconductor element are different in the thickness direction. A method of manufacturing a power semiconductor device using a single lead frame in which a plurality of terminals juxtaposed from each of the opposing sides of the rectangular plate are arranged to protrude. The lead frame includes a first die pad to which the power semiconductor element is bonded and a second die pad to which the control element is bonded together with the lead pattern serving as the plurality of terminals arranged in parallel, and an extension of the lead pattern. Each region is formed so as to be continuous at one end region and the other end region, and extends from the one end region to the other end region. And a step is provided so that the second die pad is positioned above the first die pad in a direction perpendicular to the surface of the lead frame. Bonding the power semiconductor element to one surface of the die pad, and bonding the control element to the second die pad, and bending a predetermined portion of the extended pattern while keeping the surface of the lead frame. A step of overlapping the control element with the power semiconductor element when viewed from a direction perpendicular to the surface of the lead frame, and a step of bonding a heat radiating member to the back surface of the first die pad; The lead frame is sandwiched between upper and lower molds with at least the outer frame portion exposed, resin is poured into the mold, and the heat radiating surface of the heat radiating member is removed. And sealing the power semiconductor device into a substantially rectangular shape. The power semiconductor device manufactured by the method for manufacturing a power semiconductor device includes the lead pattern being parallel to the predetermined portion of the extended pattern. A plurality of notches having different orientations in the direction are provided at different positions in the extending direction, and the predetermined portions are bent in a direction parallel to the surface of the lead pattern by opening the plurality of notches. It is characterized by.

本発明の電力用半導体装置によれば、１枚のリードフレームを用いて電力回路と制御回路が段違いに形成された電力用半導体装置を構成するようにしたので、小型で、信頼性の高い電力用半導体装置を得ることができる。 According to the power semiconductor device of the present invention, the power semiconductor device in which the power circuit and the control circuit are formed in different stages using one lead frame is configured, so that the power semiconductor device is small and has high reliability. A semiconductor device can be obtained.

本発明の実施の形態１にかかる電力用半導体装置の構成を説明するための、リードフレーム上に半導体素子を実装した状態の斜視図および上面図である。1A and 1B are a perspective view and a top view of a state in which a semiconductor element is mounted on a lead frame, for explaining a configuration of a power semiconductor device according to a first embodiment of the present invention. 本発明の実施の形態１にかかる電力用半導体装置の構成を説明するための、半導体素子を実装したリードフレームの封止直前の状態の斜視図および上面図である。1A and 1B are a perspective view and a top view of a state immediately before sealing a lead frame on which a semiconductor element is mounted, for explaining the configuration of a power semiconductor device according to a first embodiment of the present invention; 本発明の実施の形態１にかかる電力用半導体装置の製造方法を説明するためのフローチャートである。It is a flowchart for demonstrating the manufacturing method of the power semiconductor device concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる電力用半導体装置の構成を説明するための上面図および断面図である。1A and 1B are a top view and a cross-sectional view for explaining a configuration of a power semiconductor device according to a first embodiment of the present invention. 本発明の実施の形態１の変形例にかかる電力用半導体装置の構成を説明するための、リードフレーム上に半導体素子を実装した状態、および半導体素子を実装したリードフレームの封止直前の状態の斜視図である。The state of mounting a semiconductor element on a lead frame and the state immediately before sealing the lead frame mounted with the semiconductor element for explaining the configuration of the power semiconductor device according to the modification of the first embodiment of the present invention It is a perspective view. 本発明の実施の形態２にかかる電力用半導体装置の構成を説明するための、リードフレーム上に半導体素子を実装した状態、および半導体素子を実装したリードフレームの封止直前の状態の斜視図である。FIG. 6 is a perspective view of a state in which a semiconductor element is mounted on a lead frame and a state immediately before sealing of the lead frame on which the semiconductor element is mounted, for explaining the configuration of the power semiconductor device according to the second embodiment of the present invention. is there. 本発明の実施の形態３にかかる電力用半導体装置の構成を説明するための、リードフレーム上に半導体素子を実装した状態、および半導体素子を実装したリードフレームの封止直前の状態の斜視図である。FIG. 6 is a perspective view of a state in which a semiconductor element is mounted on a lead frame and a state immediately before sealing of the lead frame on which the semiconductor element is mounted, for explaining a configuration of a power semiconductor device according to a third embodiment of the present invention. is there.

実施の形態１．
図１〜図４は、本発明の実施の形態１にかかる電力用半導体装置の製造方法および電力用半導体装置の構成を説明するためのもので、図１は電力用半導体装置を構成するためのリードフレームに半導体素子を接合し、配線部材を接続した状態の斜視図（図１（ａ））と上面図（図１（ｂ））、図２はリードフレームに半導体素子が実装され、さらに、オーバーラップのための曲げ加工を施したトランスファモールドによる封止工程直前の状態の斜視図（図２（ａ））と上面図（図２（ｂ））、図３は電力用半導体装置の製造方法を説明するためのフローチャート、図４は電力用半導体装置の構成を説明するための上面図（図４（ａ））と、上面図におけるＢ−Ｂ線による断面のうち、封止部材を除いて説明対象部分を抜き出した部分を示す断面図（図４（ｂ））と、上面図におけるＣ−Ｃ線による断面のうち、封止部材を除いて説明対象部分を抜き出した部分を示す断面図（図４（ｃ））である。また、図５は、本実施の形態の変形例にかかる電力用半導体装置を説明するためのもので、図５（ａ）は電力用半導体装置を構成するためのリードフレームに半導体素子を接合し、配線部材を接続した状態の斜視図、図５（ｂ）は電力用半導体装置を構成するためのリードフレームに半導体素子が実装され、さらに、オーバーラップのための曲げ加工を施したトランスファモールドによる封止工程直前の状態の斜視図である。 Embodiment 1 FIG.
1 to 4 are diagrams for explaining a method of manufacturing a power semiconductor device and a configuration of the power semiconductor device according to the first embodiment of the present invention. FIG. 1 is a diagram for configuring the power semiconductor device. A perspective view (FIG. 1 (a)) and a top view (FIG. 1 (b)) of a state in which a semiconductor element is joined to a lead frame and a wiring member is connected, FIG. 2 shows a semiconductor element mounted on the lead frame, A perspective view (FIG. 2 (a)) and a top view (FIG. 2 (b)) of a state immediately before a sealing process by a transfer mold subjected to bending for overlapping, FIG. 3 is a method for manufacturing a power semiconductor device FIG. 4 is a top view for explaining the configuration of the power semiconductor device (FIG. 4A), and a cross section taken along line BB in the top view, excluding the sealing member. Break indicating the part where the explanation target part was extracted Figure a (FIG. 4 (b)), among the section along the line C-C in top view, a sectional view showing a portion of an extracted description target portion except for the sealing member (FIG. 4 (c)). FIG. 5 is a diagram for explaining a power semiconductor device according to a modification of the present embodiment. FIG. 5A shows a semiconductor element bonded to a lead frame for constituting the power semiconductor device. FIG. 5B is a perspective view of a state in which wiring members are connected, and FIG. 5B is a transfer mold in which a semiconductor element is mounted on a lead frame for constituting a power semiconductor device, and further bent for overlap. It is a perspective view of the state just before a sealing process.

本実施の形態にかかる電力用半導体装置の構成と製造方法について図に基づいて説明する。
電力用半導体装置の電力回路を構成するためのリードフレーム１０は、１枚の銅板を打ち抜いて平面状のパターンを形成したもので、図１に示すように、枠体１５の内側の領域のうち、屈曲予定領域Ｒｂより図中右側の領域が制御回路を形成するためのパターン、屈曲予定領域Ｒｂよりも左側の領域が電力回路を形成するためのパターンである。制御回路を形成するパターンには、制御回路と電力回路を結ぶ方向（給電方向と称す）において延在するように、複数のリードパターン１２ｔと、複数のリードパターン１２ｉとが、タイバー１６ｃを介して連なるとともに、それぞれ並行に形成されている。後の工程でタイバー１６ｃ部分を切り離し、枠体１５を除去することにより、外部端子となるリードパターン１２ｔのそれぞれと、内部配線部材となるリードパターン１２ｉのそれぞれとが、それぞれ一連の制御リード１２として機能する。そして、リードパターン１２ｉのうち、ひとつのリードパターン１２ｉの先端には、制御素子２３である半導体の集積回路２３を接合するためのダイパッド１２ｄが形成されている。 The configuration and manufacturing method of the power semiconductor device according to the present embodiment will be described with reference to the drawings.
A lead frame 10 for constituting a power circuit of a power semiconductor device is formed by punching out a single copper plate to form a planar pattern. As shown in FIG. The region on the right side of the figure from the planned bending region Rb is a pattern for forming a control circuit, and the region on the left side of the planned bending region Rb is a pattern for forming a power circuit. The pattern forming the control circuit includes a plurality of lead patterns 12t and a plurality of lead patterns 12i via tie bars 16c so as to extend in a direction connecting the control circuit and the power circuit (referred to as a power feeding direction). They are connected and formed in parallel. By separating the tie bar 16c portion and removing the frame 15 in a later step, each of the lead pattern 12t serving as the external terminal and each of the lead pattern 12i serving as the internal wiring member is formed as a series of control leads 12. Function. A die pad 12d for joining a semiconductor integrated circuit 23 as a control element 23 is formed at the tip of one lead pattern 12i among the lead patterns 12i.

電力回路を形成するパターンにも、制御回路と同様に、後に外部端子となる複数のリードパターン１１ｔと、内部配線部材となる複数のリードパターン１１ｉとが給電方向において延在し、タイバー１６ｐを介して連なるとともに、それぞれ並行に形成されている。リードパターン１１ｉと１１ｔのそれぞれも、後の工程でタイバー１６ｐ部分を切り離し、枠体１５を除去することにより、それぞれ一連のパワーリード１１として機能する。そして、リードパターン１１ｉのうち、ひとつのリードパターン１１ｉの先端には、電力用半導体素子として使用する整流素子であるダイオード２１、スイッチング素子であるＩＧＢＴ（Insulated Gate Bipolar Transistor）２２を接合するためのダイパッド１１ｄが
段差部１１ｕを介して形成されている。 Similarly to the control circuit, a plurality of lead patterns 11t that will later become external terminals and a plurality of lead patterns 11i that will become internal wiring members extend in the power feeding direction in the pattern forming the power circuit, and via the tie bar 16p. And are formed in parallel. Each of the lead patterns 11i and 11t also functions as a series of power leads 11 by separating the tie bar 16p portion and removing the frame body 15 in a later process. Of the lead patterns 11i, the tip of one lead pattern 11i, a diode 21 is a rectifying element for use as a power semiconductor device, bonding the IGBT (I nsulated G ate B ipolar T ransistor) 22 is a switching element A die pad 11d is formed through the step portion 11u.

さらに、枠体１５の内側のうち、リードパターン１１ｔおよびリードパターン１２ｔが並ぶ方向（面方向における給電方向に垂直な方向：並列方向と称する）の最外側には、電力回路側から制御回路にわたって延在する共通リード１３が形成されている。この共通リード１３は、２つのタイバー１６ｃ、１６ｐ間を給電方向に延在するように形成されており、屈曲予定領域Ｒｂよりも制御回路側の部分には、並列方向の内側に向かって分岐するように突き出た分岐部１１ｅが形成されている。   Further, the inner side of the frame 15 extends from the power circuit side to the control circuit on the outermost side in the direction in which the lead pattern 11t and the lead pattern 12t are arranged (direction perpendicular to the feeding direction in the plane direction: referred to as the parallel direction). An existing common lead 13 is formed. The common lead 13 is formed so as to extend between the two tie bars 16c and 16p in the power feeding direction, and branches toward the inner side in the parallel direction at a portion closer to the control circuit than the planned bending region Rb. A branching portion 11e protruding in this manner is formed.

つぎに、リードフレーム１０に半導体素子を実装する方法について図１〜図３を用いて説明する。
はじめに、平板状のリードフレーム１０をプレス加工し、図１に示すようにダイパッド１１ｄが段差部１１ｕにより、リードフレーム１０平面より所定の段差分低くなるようにする（図３：ステップＳ１０）。そして、リードフレーム１０の面より低くなったダイパッド１１ｄ上に、電力回路を形成するための電力用半導体素子であるダイオード２１とＩＧＢＴ２２を２組、ダイパッド１２ｄ上に制御素子２３をはんだ（ＳｎＡｇＣｕ：融点２１９℃）を用いて接合（ダイボンド）する（ステップＳ２０）。 Next, a method for mounting a semiconductor element on the lead frame 10 will be described with reference to FIGS.
First, the flat lead frame 10 is pressed so that the die pad 11d is lowered by a predetermined step from the plane of the lead frame 10 by the step 11u as shown in FIG. 1 (FIG. 3: step S10). Then, two sets of diodes 21 and IGBTs 22 which are power semiconductor elements for forming a power circuit are formed on the die pad 11d which is lower than the surface of the lead frame 10, and the control element 23 is soldered on the die pad 12d (SnAgCu: melting point). (219 ° C.) for bonding (die bonding) (step S20).

つぎに、主電力の電流値に対応した線径の太いパワー用ボンディングワイヤ３１（Ａｌ線：太さ３００μｍ）を用いて、ＩＧＢＴ２２（のエミッタ電極）とダイオード２１とリードパターン１１ｉとが連通するように、ワイヤボンディングにより電気的に接続する。そして、パワー用ボンディングワイヤ３１より線径の細い制御用ボンディングワイヤ３２（Ａｕ線：太さ２５μｍ）を用いて、制御素子２３とリードパターン１２ｉとをワイヤボンディングにより電気的に接続する。また、制御用ボンディングワイヤ３２と同じ信号用ボンディングワイヤ３４（Ａｕ線：太さ２５μｍ）を用いて、共通リード１３の屈曲予定領域Ｒｂより電力回路側の部分とＩＧＢＴ２２のゲート電極とをワイヤボンディングにより電気的に接続する。さらに、信号用ボンディングワイヤ３３を用いて、共通リード１３の屈曲予定領域Ｒｂより制御回路側の部分にある分岐部１３ｅと、制御素子２３の制御信号出力電極とをワイヤボンディングにより電気的に接続する（ステップＳ３０）。これにより、屈曲予定領域Ｒｂの右側には制御素子２３を備えた制御回路が、左側にはダイオード２１とＩＧＢＴ２２からなる電力スイッチを２組備えた電力回路が形成された回路基板１Ｐ１ができあがる。   Next, the IGBT 22 (the emitter electrode thereof), the diode 21, and the lead pattern 11i are communicated with each other by using a power bonding wire 31 (Al wire: thickness 300 μm) having a large wire diameter corresponding to the current value of the main power. And electrically connected by wire bonding. Then, the control element 23 and the lead pattern 12i are electrically connected by wire bonding using a control bonding wire 32 (Au wire: thickness 25 μm) having a diameter smaller than that of the power bonding wire 31. Further, by using the same signal bonding wire 34 (Au wire: thickness 25 μm) as the control bonding wire 32, the portion of the common lead 13 on the power circuit side from the planned bending region Rb and the gate electrode of the IGBT 22 are bonded by wire bonding. Connect electrically. Further, the signal bonding wire 33 is used to electrically connect the branch portion 13e, which is closer to the control circuit than the planned bending region Rb of the common lead 13, and the control signal output electrode of the control element 23 by wire bonding. (Step S30). As a result, a circuit board 1P1 is formed in which a control circuit including the control element 23 is formed on the right side of the planned bending region Rb, and a power circuit including two sets of power switches including the diode 21 and the IGBT 22 is formed on the left side.

ボンディングワイヤ３１、３２、３３を用いてボンディングを行う際、リードフレーム１０の面内でオーバーラップしている部材がなく、ボンディング部分より上に位置して作業の障害となる部材はない。つまり、ボンディング位置が空間的に開放されているので、スムーズにボンディングすることができる。また、ボンディングワイヤ等の変形しやすい配線部材がボンディング部分の下側に位置することもなく、ボンディングによる超音波振動や加圧によりダメージを受けることもない。   When bonding is performed using the bonding wires 31, 32, and 33, there is no overlapping member in the surface of the lead frame 10, and there is no member that is located above the bonding portion and obstructs work. That is, since the bonding position is spatially open, bonding can be performed smoothly. In addition, a deformable wiring member such as a bonding wire is not positioned below the bonding portion, and is not damaged by ultrasonic vibration or pressurization due to bonding.

次に、屈曲予定領域Ｒｂにおいて、枠１５と共通リード１３を折り曲げることにより、制御回路を給電方向の電力回路に向かってスライドさせる（ステップＳ４０）。これにより、図２に示すように、制御素子２３（ダイパッド１２ｄ）が、ＩＧＢＴ２２の上方で、ＩＧＢＴ２２（ダイパッド１１ｄ）にオーバーラップする。これにより、制御回路の少なくとも制御素子２３を実装したダイパッド１２ｄ部分が、電力用半導体素子の上にオーバーラップした回路基板１Ｐ２ができあがる。そして、図４に示すように、ダイパッド１１ｄの電力用半導体素子が接合された面の裏側の面（裏面）に絶縁被膜５１を介してヒートシンク５０を接続（ステップＳ５０）し、電力用半導体装置の基本構成が形成される。   Next, in the planned bending region Rb, the control circuit is slid toward the power circuit in the feeding direction by bending the frame 15 and the common lead 13 (step S40). Thereby, as shown in FIG. 2, the control element 23 (die pad 12 d) overlaps the IGBT 22 (die pad 11 d) above the IGBT 22. As a result, the circuit board 1P2 in which the die pad 12d portion on which at least the control element 23 of the control circuit is mounted overlaps on the power semiconductor element is completed. Then, as shown in FIG. 4, a heat sink 50 is connected to the back surface (back surface) of the die pad 11d to which the power semiconductor element is bonded via an insulating film 51 (step S50). A basic configuration is formed.

このとき、パワー用ボンディングワイヤ３１と制御用ボンディングワイヤ３２は、それぞれ、電力回路内、制御回路内で位置が固定されているので、屈曲行程中（ステップＳ４０）において、応力がかかることはない。さらに、信号用ボンディングワイヤ３３も、それぞれ屈曲予定領域Ｒｂを境に、ＩＧＢＴ２２と共通リード１３の電力回路側の部分との位置、制御素子２３と共通リード１３の制御回路側の部分との位置が固定されているので、屈曲行程中（ステップＳ４０）において、応力がかかることはない。つまり、一枚のリードフレーム１０を用いても、回路部材に余分な応力をかけることなく、電力用半導体素子２１、２２と制御素子２３とが面内でオーバーラップするように階層化することができる。   At this time, since the positions of the power bonding wire 31 and the control bonding wire 32 are fixed in the power circuit and the control circuit, no stress is applied during the bending process (step S40). Further, the signal bonding wires 33 are also located at the positions of the IGBT 22 and the common lead 13 on the side of the power circuit and the positions of the control element 23 and the common lead 13 on the side of the control circuit with respect to the planned bending region Rb. Since it is fixed, no stress is applied during the bending process (step S40). That is, even if a single lead frame 10 is used, the power semiconductor elements 21 and 22 and the control element 23 can be hierarchized in the plane without applying excessive stress to the circuit member. it can.

こうして形成した回路基板１Ｐ２をトランスファモールド用の金型内に設置する。そして、基本構成の封止領域Ｒｓ部分をトランスファモールドによって封止樹脂で封止する（ステップＳ６０）。最後に封止体４０からはみ出たリードフレーム１０から枠体１５を切除するとともに、タイバー１６ｃ、１６ｐを切り離す。このようにして、バラバラになった外部端子（それぞれ１１ｔ、１２ｔ部分に対応）を所定の形状に折り曲げると（ステップＳ７０）パワーリード１１、制御リード１１となり、電力用半導体装置１が完成する。   The circuit board 1P2 thus formed is placed in a transfer mold. Then, the sealing region Rs portion of the basic configuration is sealed with a sealing resin by a transfer mold (step S60). Finally, the frame body 15 is cut out from the lead frame 10 protruding from the sealing body 40, and the tie bars 16c and 16p are separated. In this way, when the separated external terminals (corresponding to the 11t and 12t portions, respectively) are bent into predetermined shapes (step S70), the power lead 11 and the control lead 11 are formed, and the power semiconductor device 1 is completed.

このとき、リードフレーム１０の給電方向の両端に位置するタイバー１６ｃ、１６ｐの近傍部分を含め上下の金型で挟まれる部分は、同一平面内に位置し、重なる部分もない。そのため、金型内での回路基板１Ｐ２の位置を容易に固定でき、樹脂の漏れの原因となる連通路を形成することもない。つまり、電力用半導体素子２１、２２と制御素子２３とが面内でオーバーラップして階層化された回路基板１Ｐ２を、図４に示すように、封止樹脂４０によって確実に封止できる電力用半導体装置１を得ることができる。   At this time, the portion sandwiched between the upper and lower molds including the vicinity of the tie bars 16c and 16p located at both ends of the lead frame 10 in the power feeding direction is located in the same plane and does not overlap. Therefore, the position of the circuit board 1P2 in the mold can be easily fixed, and a communication path that causes resin leakage is not formed. That is, the circuit board 1P2 in which the power semiconductor elements 21 and 22 and the control element 23 are overlapped in a plane and hierarchized can be reliably sealed with the sealing resin 40 as shown in FIG. The semiconductor device 1 can be obtained.

つぎに動作について説明する。
パワーリード１１、制御リード１２を外部回路に接続して電力用半導体装置１を起動させると、制御素子２３からＩＧＢＴ２２に制御信号（ゲート信号）が出力され、ＩＧＢＴ２２がＯＮになる。すると、ダイオード２１、ＩＧＢＴ２２をはじめとする電力用半導体素子に電流が流れ、パワーリード１１を介して、制御された主電力が出力される。その際、電気抵抗分の電力ロスが熱へと変換され、発熱が生ずるが、主な発熱源は電力用半導体素子２１、２２に偏るので、電力用半導体装置１内で温度差が生じる。しかも、半導体素子２１、２２、２３とリードフレーム１０、および封止樹脂４０は、それぞれ線膨張係数が異なっているので、電力用半導体装置１内の部材間で、熱による変位に伴う応力（熱応力）が発生する。 Next, the operation will be described.
When the power semiconductor device 1 is activated by connecting the power lead 11 and the control lead 12 to an external circuit, a control signal (gate signal) is output from the control element 23 to the IGBT 22, and the IGBT 22 is turned on. Then, a current flows through the power semiconductor elements including the diode 21 and the IGBT 22, and the controlled main power is output via the power lead 11. At this time, a power loss corresponding to the electrical resistance is converted into heat and heat is generated. However, since the main heat generation source is biased toward the power semiconductor elements 21 and 22, a temperature difference occurs in the power semiconductor device 1. Moreover, since the semiconductor elements 21, 22, and 23, the lead frame 10, and the sealing resin 40 have different linear expansion coefficients, stress (heat) caused by thermal displacement between members in the power semiconductor device 1. Stress).

しかし、本実施の形態にかかる電力用半導体装置１では、製造工程中に電気接続部に余計な応力が加わっていないので、接続部の耐久性が高い。さらに、回路基板１Ｐ２を正確に位置決めして、確実に封止しているので、回路内の部材が封止体４０内で確実に保持され、湿気や有害なガスからも保護されるので、ますます信頼性が高くなる。   However, in the power semiconductor device 1 according to the present embodiment, since no excessive stress is applied to the electrical connection portion during the manufacturing process, the durability of the connection portion is high. Furthermore, since the circuit board 1P2 is accurately positioned and securely sealed, the members in the circuit are securely held in the sealing body 40 and are protected from moisture and harmful gases. More reliable.

つまり、従来のように、単に２枚のリードフレームで階層化しただけならば、回路内の部材の位置関係あるいは、封止にばらつきが生じて、信頼性が低下することがある。しかし、本実施の形態のように１枚のリードフレーム１０の給電方向（リードパターン１１ｉ、１１ｔ、１２ｉ、１２ｔの延在方向）の両端が一つの面内に収まるように、レベルを合わせて使用することで、確実に封止して、小型で信頼性の高い電力用半導体装置１を得ることができる。とくに、オーバーラップの際に折り曲げる屈曲予定領域Ｒｂを挟んで電力回路側、制御回路側に分かれて配線部材３３、３２、３３をボンディングするようにしたので、電気接合部の信頼性も高い。   In other words, as in the conventional case, if the layers are simply hierarchized by two lead frames, the positional relationship of the members in the circuit or the sealing may vary and reliability may be reduced. However, as in the present embodiment, the level is used so that both ends in the power feeding direction (the extending direction of the lead patterns 11i, 11t, 12i, and 12t) of one lead frame 10 are within one plane. By doing so, it is possible to obtain a power semiconductor device 1 that is reliably sealed and small and highly reliable. In particular, the wiring members 33, 32, and 33 are bonded to each other on the power circuit side and the control circuit side with the planned bending region Rb to be bent at the time of overlap, so that the reliability of the electrical junction is high.

実施の形態１の変形例．
また、図５に示すように、本変形例では、共通リード１１３として、上述した共通リード１３から分岐した部分１３ｅを制御回路側だけではなく、電力回路側にも形成するようにしてもよい。この場合、電力回路側の分岐部１３ｅが、ＩＧＢＴ２２のゲート電極の近傍にまで伸びるので、信号用ボンディングワイヤ３３をより短くすることが可能となる。この場合でも、屈曲行程（ステップＳ４０）中に、ＩＧＢＴ２２と分岐部１３ｅとの相対位置が保持されるので、応力がかかることはない。 Modification of the first embodiment.
Further, as shown in FIG. 5, in this modification, as the common lead 113, the portion 13e branched from the common lead 13 described above may be formed not only on the control circuit side but also on the power circuit side. In this case, since the branch portion 13e on the power circuit side extends to the vicinity of the gate electrode of the IGBT 22, the signal bonding wire 33 can be made shorter. Even in this case, since the relative position between the IGBT 22 and the branching portion 13e is maintained during the bending process (step S40), no stress is applied.

なお、共通リード１３や１１３には必ずしも分岐部１３ｅを設ける必要はない。もちろん、分岐部１３ｅが制御素子２３やＩＧＢＴ２２に近づいていた分、信号用ボンディングワイヤ３３を長くする必要が生じるが、上述したように。製造工程中に位置関係が変化しないので、工程中にダメージを受けることはない。   The common leads 13 and 113 are not necessarily provided with the branch portion 13e. Of course, the signal bonding wire 33 needs to be lengthened as much as the branch portion 13e approaches the control element 23 and the IGBT 22, but as described above. Since the positional relationship does not change during the manufacturing process, it is not damaged during the process.

なお、本実施の形態および変形例においては、ＩＧＢＴ２２のゲート電極と共通リード１３とをワイヤボンディングで接合する例について説明したが、これに限ることはない。例えば、共通リード１３を屈曲予定領域Ｒｂよりも制御回路側の部分が、屈曲行程中（ステップＳ４０）に電力回路側にスライドした時点で、ゲート電極に近接するように設計し、ゲート電極とゲート電極に近接した部分を、導電性接着剤などで電気的接続するようにしてもよい。   In the present embodiment and the modification, the example in which the gate electrode of the IGBT 22 and the common lead 13 are joined by wire bonding has been described. However, the present invention is not limited to this. For example, the common lead 13 is designed to be close to the gate electrode when the portion on the control circuit side of the planned bending region Rb slides to the power circuit side during the bending process (step S40). A portion close to the electrode may be electrically connected with a conductive adhesive or the like.

また、本実施の形態および変形例においては、リードフレーム１０、１１０の屈曲予定領域Ｒｂ部分も、通常の厚さのままプレス加工により、屈曲部１３ｂ、１５ｂを形成したが、あらかじめ屈曲予定領域Ｒｂ部分をコイニング処理やハーフエッチングによって肉厚を薄くしておくことで曲げを容易にし、周辺部への歪を小さくすることが可能である。   In the present embodiment and modification, the bent portions Rb of the lead frames 10 and 110 are also formed into the bent portions 13b and 15b by pressing while maintaining the normal thickness. By thinning the part by coining treatment or half-etching, bending can be facilitated and distortion to the peripheral part can be reduced.

また、電力用半導体素子としてＩＧＢＴ２２とダイオード２１の組み合わせを用い、図中の電力用半導体素子の数は合計４個で、並列接続であったが、これに限定するものではなく、いわゆる６ ｉｎ １やインテリジェントパワーモジュールにおいても同様の効果が得られる。   Further, a combination of IGBT 22 and diode 21 is used as a power semiconductor element, and the total number of power semiconductor elements in the figure is four, which are connected in parallel. However, the present invention is not limited to this, and so-called 6 in 1 The same effect can be obtained with the intelligent power module.

また、ダイボンド材料２５としてＳｎＡｇＣｕはんだを用いたが、これに限定するものではなく、ＳｎＳｂはんだや導電性接着剤などを用いても同様の効果が得られる。また、ワイヤボンド用の金属線として、所定の太さのＡｕ線やＡｌ線を用いたが、Ｃｕ線など他の金属や、リボンボンドなど他の形状の接合材料を用いても同様の効果が得られる。   In addition, although SnAgCu solder is used as the die bond material 25, the present invention is not limited to this, and the same effect can be obtained by using SnSb solder or a conductive adhesive. In addition, Au wires and Al wires of a predetermined thickness were used as the metal wires for wire bonding, but the same effect can be obtained by using other metals such as Cu wires or other shapes of bonding materials such as ribbon bonds. can get.

また、本実施の形態１にかかる電力用半導体装置１の製造方法によれば、略矩形板状をなし、主電力を制御する電力用半導体素子２１、２２と電力用半導体素子２１、２２を制御する制御信号を出力する制御素子２３とが厚み方向において段違いに配置されるとともに、矩形形状の両側面のそれぞれから並列する複数の端子１１、１２が突出配置された電力用半導体装置１を１枚のリードフレームを用いて製造する方法であって、１枚のリードフレーム１０には、電力用半導体素子２１、２２が接合される第１のダイパッド１１ｄと、制御素子２３が接合される第２のダイパッド１２ｄが、並列する複数の端子１１、１２となるリードパターン１１ｉ、１１ｔ、および１２ｉ、１２ｔとともに、リードパターンの延在方向におけるそれぞれ一端側の領域と他端側の領域で連なるように形成されているとともに、一端側の領域から他端側の領域にかけて延在する延在パターンである共通リード１３、枠体１５が形成され、かつ、リードフレーム１０の面に垂直な方向において第１のダイパッド１１ｄに対して第２のダイパッド１２ｄが上方に位置するように段差がつけられており、第１のダイパッド１１ｄに電力用半導体素子２１、２２を接合するとともに、第２のダイパッド１２ｄに制御素子２３を接合する工程（ステップＳ２０）と、リードフレーム１０の面を保ったまま、屈曲予定領域Ｒｂを屈曲させ、リードフレーム１０の面に垂直な方向から見たときに、制御素子２３を、電力用半導体素子２１、２２にオーバーラップさせる工程（ステップＳ４０）と、第１のダイパッド１１ｄの電力用半導体素子２１、２２が接合された面の反対側の面に、放熱部材５０を接合する工程（ステップＳ５０）と、リードフレーム１０を少なくとも外枠１５部分が露出した状態で図示しない上下の金型ではさみ、金型内に樹脂を流し込んで、放熱部材５０の放熱面を除いて電力用半導体装置１を略矩形形状に封止する工程（ステップＳ６０）と、を含むように構成した。   Further, according to the method for manufacturing the power semiconductor device 1 according to the first embodiment, the power semiconductor elements 21 and 22 that control the main power and the power semiconductor elements 21 and 22 are controlled. One power semiconductor device 1 in which a control element 23 for outputting a control signal to be output is arranged in a stepwise manner in the thickness direction, and a plurality of terminals 11 and 12 juxtaposed from both sides of the rectangular shape are arranged in a protruding manner. The first die pad 11d to which the power semiconductor elements 21 and 22 are joined and the control element 23 to the second lead frame 10 are joined to the second lead frame 10. The die pad 12d has a plurality of lead patterns 11i, 11t, and 12i, 12t to be a plurality of terminals 11, 12 in parallel, respectively, in the lead pattern extending direction. A common lead 13 and a frame body 15 are formed, which are formed so as to be continuous in the region on the side and the region on the other end side, and extending from the region on one end side to the region on the other end side, and A step is provided so that the second die pad 12d is positioned above the first die pad 11d in a direction perpendicular to the surface of the lead frame 10, and the power semiconductor element 21 is provided on the first die pad 11d. 22 and the step of bonding the control element 23 to the second die pad 12d (step S20), the bending region Rb is bent while keeping the surface of the lead frame 10, and the surface is perpendicular to the surface of the lead frame 10. A step of overlapping the control element 23 with the power semiconductor elements 21 and 22 when viewed from various directions (step S40), and the first die pad The step (step S50) of bonding the heat dissipation member 50 to the surface opposite to the surface where the 1d power semiconductor elements 21 and 22 are bonded, and the lead frame 10 is not shown with at least the outer frame 15 portion exposed. And sandwiching the upper and lower molds, pouring resin into the mold, and sealing the power semiconductor device 1 in a substantially rectangular shape except for the heat radiation surface of the heat radiation member 50 (step S60). did.

そのため、配線部材３３に応力をかけることがなく、屈曲部１３ｂを形成できるので、回路基板１Ｐ２の信頼性が向上する。しかも、電力用半導体素子２１、２２と制御素子２３が段違いに配置されているにもかかわらず、１枚のリードフレーム１０を上下の金型でしっかりと挟み込むことができる。そのため、樹脂の漏れる隙間を生じさせることなく、リードフレーム１０を金型内で固定して封止ができるので、封止信頼性も向上する。したがって、電力用半導体素子２１、２２の冷却に必要な面積を確保し、小型化できるとともに、封止体４０を構成する封止樹脂を漏らすことなく回路基板１Ｐ２（リードフレーム１０）を金型内で固定することにより、ばらつきなくしっかりと封止ができる。つまり、小型で、信頼性の高い電力用半導体装置１を得ることができる。   For this reason, since the bent portion 13b can be formed without applying stress to the wiring member 33, the reliability of the circuit board 1P2 is improved. Moreover, despite the fact that the power semiconductor elements 21 and 22 and the control element 23 are arranged in steps, one lead frame 10 can be firmly held between the upper and lower molds. Therefore, since the lead frame 10 can be fixed and sealed in the mold without generating a gap through which resin leaks, sealing reliability is also improved. Therefore, an area necessary for cooling the power semiconductor elements 21 and 22 can be ensured and the size can be reduced, and the circuit board 1P2 (lead frame 10) can be placed in the mold without leaking the sealing resin constituting the sealing body 40. By fixing with, sealing can be performed firmly without variation. That is, the power semiconductor device 1 that is small and highly reliable can be obtained.

なお、換言すれば、本実施の形態１にかかる電力用半導体装置は、上記製造方法によって、略矩形板状をなし、主電力を制御する電力用半導体素子２１、２２と電力用半導体素子２１、２２を制御する制御信号を出力する制御素子２３とが厚み方向において段違いに配置されるとともに、矩形板状の対向する側面のそれぞれから並列する複数の端子１１、１２が突出配置された電力用半導体装置１であって、一面に電力用半導体素子２１、２２が接合された第１のダイパッド１１ｄと、第１のダイパッド１１ｄの裏面に接合された放熱部材５０と、電力用半導体素子２１、２２の上方に位置するとともに、制御素子２３が接合された第２のダイパッド１２ｄと、放熱部材５０の放熱面を除いて当該電力用半導体装置１を略矩形形状に封止するように形成された封止体４０と、を備え、少なくとも封止体４０が形成されるまでは、第１のダイパッド１１ｄと第２のダイパッド１２ｄは、並列する複数の端子１１、１２となるリードパターン１１ｉ、１１ｔ、および１２ｉ、１２ｔとともに、１枚のリードフレーム１０、１１０（まとめて１０）の面内で、リードパターン１１ｉ、１１ｔ、および１２ｉ、１２ｔの延在方向におけるそれぞれ一端側の領域と他端側の領域で連なるように形成されているとともに、リードフレーム１０内には、一端側の領域から他端側の領域にかけて延在する延在パターンとなる共通リード１３、または枠体１５が形成されており、リードフレーム１０の面を保ったまま、延在パターンとなる枠体１５または共通リード１３の所定部分である屈曲予定領域Ｒｂに屈曲部１５ｂまたは１３ｂを形成することにより、当該リードフレーム１０の面に垂直な方向から見たときに、制御素子２３が、電力用半導体素子２１、２２にオーバーラップするように構成したことになる。   In other words, the power semiconductor device according to the first embodiment is formed in a substantially rectangular plate shape by the above manufacturing method, and the power semiconductor elements 21 and 22 for controlling the main power and the power semiconductor elements 21, And a control element 23 for outputting a control signal for controlling the power supply 22 is arranged in a stepwise manner in the thickness direction, and a plurality of terminals 11 and 12 juxtaposed from each of the opposing sides of the rectangular plate shape are disposed in a power semiconductor. The device 1 includes a first die pad 11d having power semiconductor elements 21 and 22 bonded to one surface, a heat dissipation member 50 bonded to the back surface of the first die pad 11d, and power semiconductor elements 21 and 22. The power semiconductor device 1 is sealed in a substantially rectangular shape except for the second die pad 12d to which the control element 23 is bonded and the heat radiating surface of the heat radiating member 50. The first die pad 11d and the second die pad 12d are lead patterns that become a plurality of terminals 11 and 12 arranged in parallel until at least the sealing body 40 is formed. 11i, 11t, and 12i, 12t, the area on one end side in the extending direction of the lead patterns 11i, 11t, and 12i, 12t and the other in the plane of one lead frame 10, 110 (collectively 10) The lead frame 10 is formed so as to be continuous in the end region, and a common lead 13 or a frame 15 is formed in the lead frame 10 as an extension pattern extending from the one end side region to the other end side region. The area to be bent, which is a predetermined portion of the frame 15 or the common lead 13 that becomes an extended pattern while keeping the surface of the lead frame 10 By forming the bent portion 15b or 13b in b, the control element 23 is configured to overlap the power semiconductor elements 21 and 22 when viewed from a direction perpendicular to the surface of the lead frame 10. become.

とくに、延在パターンとして形成した共通リード１３における屈曲部１３ｂまたは屈曲予定領域Ｒｂよりも一端側の部分と電力用半導体素子２２の制御電極とが配線部材３３で電気接続されるとともに、共通リード１３における屈曲部１３ｂまたは屈曲予定領域Ｒｂよりも他端側の部分と制御素子２３の制御信号を出力する電極とが配線部材３３で電気接続されているように構成したので、階層化するための屈曲行程中（ステップＳ４０）において、配線部材３３に応力がかかることがない。つまり、一枚のリードフレーム１０を用いて、階層化するようにしても、配線部材３３に余分な応力がかからないので、より一層信頼性の高い電力用半導体素子を得ることができる。   In particular, a portion of the common lead 13 formed as an extended pattern on one end side of the bent portion 13b or the planned bending region Rb and the control electrode of the power semiconductor element 22 are electrically connected by the wiring member 33, and the common lead 13 Since the bent portion 13b or the portion on the other end side of the planned bending region Rb and the electrode for outputting the control signal of the control element 23 are electrically connected by the wiring member 33, the bending for layering During the process (step S40), the wiring member 33 is not stressed. That is, even if the lead frame 10 is used to make a hierarchy, the wiring member 33 is not subjected to excessive stress, so that a more reliable power semiconductor element can be obtained.

また、本実施の形態１にかかる電力用半導体装置１の製造方法では、延在パターン１３の屈曲予定領域Ｒｂまたは屈曲部１３ｂよりも一端側の部分と電力用半導体素子２２の制御電極とを配線部材３３により電気接続するとともに、延在パターン１３の屈曲予定領域Ｒｂまたは屈曲部１３ｂよりも他端側の部分と制御素子２３の制御信号を出力する電極とを配線部材３３により電気接続する工程（ステップＳ３０）を有するようにしたので、特に、電力用半導体素子２２と段差のある制御素子２３間の電気接続部に応力がかからず、信頼性が向上する。   Further, in the method for manufacturing the power semiconductor device 1 according to the first embodiment, the portion of the extended pattern 13 on the one end side of the planned bending region Rb or the bent portion 13b and the control electrode of the power semiconductor element 22 are wired. A step of electrically connecting the wiring pattern 33 with the wiring member 33 while electrically connecting with the member 33, and with the wiring member 33, the portion of the extended pattern 13 on the other end side of the bending region Rb or the bending portion 13b and the control signal output signal of the control element 23. Since step S30) is included, in particular, no stress is applied to the electrical connection between the power semiconductor element 22 and the stepped control element 23, and the reliability is improved.

実施の形態２．
本実施の形態２にかかる電力用半導体装置では、実施の形態１にかかる電力用半導体装置で用いた共通リードに代えて、制御回路側と電力回路側に、それぞれ中継リードを設けて中継リード間をワイヤボンディングで接合したものである。さらに、制御回路を電力回路にオーバーラップする際のリードフレームの曲げ構造を変更したものである。図６は、本発明の実施の形態２にかかる電力用半導体装置を説明するためのもので、図６（ａ）は電力用半導体装置電を構成するためのリードフレームに半導体素子を接合し、配線部材を接続した状態の斜視図、図６（ｂ）はリードフレームに半導体素子が実装され、さらに、オーバーラップのための曲げ加工を施したトランスファモールドによる封止工程直前状態の斜視図である。図において、実施の形態１における電力用半導体装置と同様の構成の部分には同じ符号を付し、詳細な説明は省略する。 Embodiment 2. FIG.
In the power semiconductor device according to the second embodiment, instead of the common leads used in the power semiconductor device according to the first embodiment, relay leads are provided on the control circuit side and the power circuit side, respectively, and between the relay leads. Are joined by wire bonding. Furthermore, the bending structure of the lead frame when the control circuit is overlapped with the power circuit is changed. FIG. 6 is a diagram for explaining a power semiconductor device according to a second embodiment of the present invention. FIG. 6A is a diagram illustrating a semiconductor element bonded to a lead frame for constituting a power semiconductor device. FIG. 6B is a perspective view of a state immediately before a sealing process by a transfer mold in which a semiconductor element is mounted on a lead frame and subjected to bending for overlapping. . In the figure, the same components as those in the power semiconductor device in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.

本実施の形態２にかかる電力用半導体装置の構成と製造方法について図に基づいて説明する。
電力用半導体装置の回路を構成するためのリードフレーム２１０は、１枚の銅板を打ち抜いて平面状のパターンを形成したもので、図６に示すように、枠体２１５の内側の領域のうち、屈曲予定領域Ｒｂより図中右側の領域が制御回路を形成するためのパターン、屈曲予定領域Ｒｂよりも左側の領域が電力回路を形成するためのパターンである。制御回路を形成するパターンには、給電方向において延在するように形成された複数のリードパターン１２ｔと、複数のリードパターン１２ｉとが、タイバー１６ｃを介して連なるとともにそれぞれ並行に形成されている。電力回路を形成するパターンにも、給電方向において延在するように形成された複数のリードパターン１１ｔと、複数のリードパターン１１ｉとが、タイバー１６ｐを介して連なるとともに、それぞれ並行に形成されている。 The configuration and manufacturing method of the power semiconductor device according to the second embodiment will be described with reference to the drawings.
A lead frame 210 for constituting a circuit of a power semiconductor device is formed by punching out a single copper plate to form a planar pattern. As shown in FIG. A region on the right side of the figure from the planned bending region Rb is a pattern for forming a control circuit, and a region on the left side of the planned bending region Rb is a pattern for forming a power circuit. In the pattern forming the control circuit, a plurality of lead patterns 12t and a plurality of lead patterns 12i formed so as to extend in the power feeding direction are connected via the tie bars 16c and formed in parallel. Also in the pattern forming the power circuit, a plurality of lead patterns 11t and a plurality of lead patterns 11i formed so as to extend in the feeding direction are connected via the tie bars 16p and are formed in parallel. .

これらも、実施の形態１と同様に、後の工程でタイバー１６ｃ、１６ｐ部分を切り離し、枠体２１５を除去することにより、一連の制御リード１２と、パワーリード１１として機能する。リードパターン１２ｉのうち、ひとつのリードパターン１２ｉの先端には、制御素子２３である半導体の集積回路を接合するためのダイパッド１２ｄが形成されている。そして、リードパターン１１ｉのうち、ひとつのリードパターン１１ｉの先端には、段差部１１ｕを介して、ダイパッド１１ｄが形成されている。   These also function as a series of control leads 12 and power leads 11 by cutting off the tie bars 16c and 16p and removing the frame body 215 in a later step, as in the first embodiment. Among the lead patterns 12i, a die pad 12d for bonding a semiconductor integrated circuit as the control element 23 is formed at the tip of one lead pattern 12i. A die pad 11d is formed at the tip of one lead pattern 11i among the lead patterns 11i via a step portion 11u.

一方、本実施の形態２においては、枠体２１５の内側の領域のうち、並列方向における最外側に、電力回路側、制御回路側それぞれに、電力用半導体素子用中継リード１４ｐ、制御素子用中継リード１４ｃ（まとめて中継リード１４と称する）が形成されている。このとき、中継リード１４は、それぞれ少なくとも一部が、並列方向においてダイパッド１１ｄおよびダイパッド１１ｄよりも外側に位置するようにしている。また、枠体２１５の屈曲予定領域Ｒｂ部分には、開口部１５ｈを中心として給電方向の両側に、それぞれ並列方向において向きが異なる切欠きとなる外側に開いた切欠き１５ｎｏと内側に開いた切欠き１５ｎｉ（まとめて切欠き部１５と称する）が給電方向において距離を開けて形成されている。   On the other hand, in the second embodiment, the power semiconductor element relay lead 14p and the control element relay are provided on the outermost side in the parallel direction in the region inside the frame 215 on the power circuit side and the control circuit side, respectively. Leads 14c (collectively referred to as relay leads 14) are formed. At this time, at least a part of each relay lead 14 is positioned outside the die pad 11d and the die pad 11d in the parallel direction. In addition, in the planned bending region Rb of the frame body 215, on the both sides in the feeding direction around the opening 15h, a cutout 15no that opens to the outside and a cutout that opens to the inside that becomes different cutouts in the parallel direction. A notch 15ni (collectively referred to as a notch 15) is formed at a distance in the feeding direction.

つぎに、リードフレーム２１０に半導体素子を実装する方法について説明する。
なお、実施の形態１の図３で説明した工程のうち、ステップＳ１０からＳ２０まで、およびステップＳ５０以降については、本実施の形態２においても同様であるので、説明を省略し、ステップＳ３０〜Ｓ４０に対応するステップＳ２３０〜Ｓ２４５（フローチャートとしては図示せず）について説明する。 Next, a method for mounting a semiconductor element on the lead frame 210 will be described.
Of the steps described in FIG. 3 of the first embodiment, steps S10 to S20, and step S50 and subsequent steps are the same in the second embodiment, so the description thereof is omitted and steps S30 to S40 are omitted. Steps S230 to S245 (not shown in the flowchart) corresponding to the above will be described.

図６（ａ）に示すように、パワー用ボンディングワイヤ３１を用いて、ＩＧＢＴ２２（のエミッタ電極）とダイオード２１とリードパターン１１ｉとが連通するように、ワイヤボンディングにより電気的に接続する。そして、制御用ボンディングワイヤ３２（Ａｕ線：太さ２５μｍ）を用いて、制御素子２３とリードパターン１２ｉとをワイヤボンディングにより電気的に接続する。ここまでは、実施の形態１と同様である。そして、本実施の形態２においては、実施の形態１における信号用ボンディングワイヤ３３と同様の信号用ボンディングワイヤ３４（Ａｕ線：太さ２５μｍ）を用いて、中継リード１４ｐとＩＧＢＴ２２のゲート電極とをワイヤボンディングにより電気的に接続する（図中３４ｐと表示）。さらに、信号用ボンディングワイヤ３４を用いて、中継リード１４ｃと、制御素子２３の制御信号出力電極とをワイヤボンディングにより電気的に接続する（ステップＳ２３０）。これにより、屈曲予定領域Ｒｂの右側には制御回路が、左側には電力スイッチを２組備えた電力回路が形成された回路基板２０１Ｐ１ができあがるが、この段階では制御素子２３と、電力用半導体素子２２間の給電経路が形成されていない。   As shown in FIG. 6A, the power bonding wire 31 is used to electrically connect the IGBT 22 (the emitter electrode thereof), the diode 21 and the lead pattern 11i so as to communicate with each other. Then, the control element 23 and the lead pattern 12i are electrically connected by wire bonding using the control bonding wire 32 (Au wire: thickness 25 μm). The process up to this point is the same as in the first embodiment. In the second embodiment, the relay lead 14p and the gate electrode of the IGBT 22 are connected using the signal bonding wire 34 (Au wire: thickness 25 μm) similar to the signal bonding wire 33 in the first embodiment. Electrical connection is made by wire bonding (indicated as 34p in the figure). Furthermore, using the signal bonding wire 34, the relay lead 14c and the control signal output electrode of the control element 23 are electrically connected by wire bonding (step S230). As a result, a circuit board 201P1 on which a control circuit is formed on the right side of the planned bending region Rb and a power circuit having two sets of power switches on the left side is formed. At this stage, the control element 23 and the power semiconductor element are formed. The power supply path between 22 is not formed.

このときも、実施の形態１と同様、ボンディングワイヤ３１、３２、３４を用いてボンディングを行う際、リードフレーム２１０の面内でオーバーラップしている部材がないので、ボンディング部分より上に位置して作業の障害となる部材はなく、スムーズにボンディングすることができる。また、ボンディングワイヤ等の変形しやすい配線部材がボンディング部分の下側に位置することもなく、ボンディングによる超音波振動や加圧によりダメージを受けることもない。   At this time, as in the first embodiment, when bonding is performed using the bonding wires 31, 32, and 34, there is no overlapping member in the plane of the lead frame 210, so the position is higher than the bonding portion. Therefore, there is no member that obstructs work, and bonding can be performed smoothly. In addition, a deformable wiring member such as a bonding wire is not positioned below the bonding portion, and is not damaged by ultrasonic vibration or pressurization due to bonding.

次に、図６（ｂ）に示すように、リードフレーム２１０の枠体２１５の開口部１５ｈに図示しない変形用ピンを差し込んみ、並列方向に引っ張り広げる。これにより、切欠き部１５において枠体２１５は、リードフレーム２１０の面に平行な面内（水平方向）で折り曲げられて屈曲部２１５ｂとなり、制御回路が電力回路に向かってスライドし、制御素子２３が電力用半導体素子２１、２２（ダイパッド１１ｄ）の上にオーバーラップする（ステップＳ２４０）。さらに、このスライドにより近接した中継リード１４ｃと１４ｐ間をボンディングワイヤ３４ｂを用いてワイヤボンドにて電気的に接合する（ステップＳ２４５）。これにより、制御素子２３が、電力用半導体素子２１、２２（ダイパッド１１ｄ）上にオーバーラップした回路基板２０１Ｐ２ができあがる。あとは、実施の形態１で説明したステップＳ５０の工程を行うことで、電力用半導体装置２０２の基本構成となる回路基板２０１Ｐ２が形成される。   Next, as shown in FIG. 6B, a deformation pin (not shown) is inserted into the opening 15h of the frame 215 of the lead frame 210, and is stretched in the parallel direction. As a result, the frame body 215 is bent in a plane (horizontal direction) parallel to the surface of the lead frame 210 in the notch portion 15 to be a bent portion 215b, and the control circuit slides toward the power circuit. Overlaps the power semiconductor elements 21 and 22 (die pad 11d) (step S240). Further, the relay leads 14c and 14p closer to the slide are electrically joined by wire bonding using the bonding wire 34b (step S245). Thereby, the circuit board 201P2 in which the control element 23 is overlapped on the power semiconductor elements 21 and 22 (die pad 11d) is completed. After that, the circuit board 201 </ b> P <b> 2 that is the basic configuration of the power semiconductor device 202 is formed by performing the process of step S <b> 50 described in the first embodiment.

このとき、パワー用ボンディングワイヤ３１と制御用ボンディングワイヤ３２は、それぞれ、電力回路内、制御回路内で位置が固定されているので、屈曲行程中（ステップＳ４０）において、応力がかかることはない。さらに、オーバーラップした後に行われる信号用ボンディングワイヤ３４ｂの接合（ステップＳ２４５）は、並列方向において、ダイパッド１１ｄ、１２ｄよりも外側に位置する部分で行われる。そのため、ボンディング位置が空間的に開放されているので、スムーズにボンディングすることができるとともに、ボンディングワイヤ等の変形しやすい配線部材がボンディング部分の下側に位置することもなく、ボンディングによる超音波振動や加圧によりダメージを受けることもない。つまり、一枚のリードフレーム２１０を用いても、回路部材に余分な応力をかけることなく、電力用半導体素子２１、２２と制御素子２３とが面内でオーバーラップするように階層化することができる。   At this time, since the positions of the power bonding wire 31 and the control bonding wire 32 are fixed in the power circuit and the control circuit, no stress is applied during the bending process (step S40). Furthermore, the bonding of the signal bonding wires 34b performed after the overlap (step S245) is performed at a portion located outside the die pads 11d and 12d in the parallel direction. For this reason, the bonding position is spatially open, so that the bonding can be performed smoothly and the ultrasonic vibration due to the bonding can be achieved without a deformable wiring member such as a bonding wire being located below the bonding portion. It will not be damaged by pressure. That is, even if a single lead frame 210 is used, the power semiconductor elements 21 and 22 and the control element 23 can be hierarchized in a plane without applying excessive stress to the circuit member. it can.

また、本実施の形態２においても、リードフレーム２１０の給電方向の両端に位置するタイバー１６ｃ、１６ｐの近傍部分を含め上下の金型で挟まれる部分は、同一平面内に位置し、重なる部分もない。そのため、金型内での回路基板２０１Ｐ２の位置を容易に固定でき、樹脂の漏れの原因となる連通路を形成することもない。つまり、電力用半導体素子２１、２２と制御素子２３とが面内でオーバーラップして階層化された回路基板２０１Ｐ２を、確実に封止できる電力用半導体装置２を得ることができる。   Also in the second embodiment, the portions sandwiched between the upper and lower molds including the vicinity of the tie bars 16c and 16p located at both ends of the lead frame 210 in the feeding direction are located in the same plane, and the overlapping portions are also included. Absent. Therefore, the position of the circuit board 201P2 in the mold can be easily fixed, and a communication path that causes resin leakage is not formed. That is, it is possible to obtain the power semiconductor device 2 that can reliably seal the circuit board 201P2 in which the power semiconductor elements 21 and 22 and the control element 23 are overlapped in a plane and layered.

なお、ここでは、中継リード１４ｃ、１４ｐとをワイヤボンディングで接合する例について説明したが、これに限ることはない。例えば、制御回路側の部分が、屈曲行程中（ステップＳ２４０）に電力回路側にスライドした時点で、中継リード１４ｃの一部が中継リード１４ｐにオーバーラップするように設計し、オーバーラップ部分を、導電性接着剤やはんだ、または超音波圧接などで電気的接続を形成するようにしてもよい。   Although an example in which the relay leads 14c and 14p are joined by wire bonding has been described here, the present invention is not limited to this. For example, when the part on the control circuit side is slid to the power circuit side during the bending process (step S240), a part of the relay lead 14c is designed to overlap the relay lead 14p. An electrical connection may be formed by a conductive adhesive, solder, ultrasonic pressure welding, or the like.

また、本実施の形態においては、リードフレーム２１０の屈曲予定領域Ｒｂ部分も、通常の厚さのままプレス加工により、屈曲部２１５ｂを形成したが、あらかじめ屈曲予定領域Ｒｂ部分をコイニング処理やハーフエッチングによって肉厚を薄くしておくことで曲げを容易にし、周辺部への歪を小さくすることが可能である。   In the present embodiment, the bent portion 215b is also formed by pressing in the planned bending region Rb portion of the lead frame 210 with a normal thickness. However, the bending planned region Rb portion is previously subjected to coining treatment or half-etching. Therefore, it is possible to facilitate the bending by reducing the wall thickness and to reduce the distortion to the peripheral portion.

また、電力用半導体素子としてＩＧＢＴ２２とダイオード２１の組み合わせを用い、図中の電力用半導体素子の数は合計４個で、並列接続であったが、これに限定するものではなく、いわゆる６ ｉｎ １やインテリジェントパワーモジュールにおいても同様の効果が得られる。また、ボンディングワイヤ３４用の金属線として、所定の太さのＡｕ線を用いたが、Ａｌ線やＣｕ線など他の金属や、ボンディングリボン（テープ）など他の形状の接合材料を用いても同様の効果が得られる。   Further, a combination of IGBT 22 and diode 21 is used as a power semiconductor element, and the total number of power semiconductor elements in the figure is four, which are connected in parallel. However, the present invention is not limited to this, and so-called 6 in 1 The same effect can be obtained with the intelligent power module. In addition, although the Au wire having a predetermined thickness is used as the metal wire for the bonding wire 34, other metals such as Al wire and Cu wire, and bonding materials having other shapes such as a bonding ribbon (tape) may be used. Similar effects can be obtained.

以上のように、本実施の形態２にかかる電力用半導体装置２０１によれば、略矩形板状をなし、略矩形板状をなし、主電力を制御する電力用半導体素子２１、２２と電力用半導体素子２１、２２を制御する制御信号を出力する制御素子２３とが厚み方向において段違いに配置されるとともに、矩形板状の対向する側面のそれぞれから並列する複数の端子１１、１２が突出配置された電力用半導体装置２０１であって、一面に電力用半導体素子２１、２２が接合された第１のダイパッド１１ｄと、第１のダイパッド１１ｄの裏面に接合された放熱部材５０と、電力用半導体素子２１、２２の上方に位置するとともに、制御素子２３が接合された第２のダイパッド１２ｄと、放熱部材５０の放熱面を除いて当該電力用半導体装置２０１を略矩形形状に封止するように形成された封止体４０と、を備え、少なくとも封止体４０が形成されるまでは、第１のダイパッド１１ｄと第２のダイパッド１２ｄは、並列する複数の端子１１、１２となるリードパターン１１ｉ、１１ｔ、および１２ｉ、１２ｔとともに、１枚のリードフレーム２１０の面内で、リードパターン１１ｉ、１１ｔ、および１２ｉ、１２ｔの延在方向におけるそれぞれ一端側の領域と他端側の領域で連なるように形成されているとともに、リードフレーム２１０内には、一端側の領域から他端側の領域にかけて延在する延在パターンとなる枠体２１５が形成されており、リードフレーム２１０の面を保ったまま、延在パターンとなる枠体２１５の所定部分である屈曲予定領域Ｒｂに屈曲部２１５ｂを形成することにより、当該リードフレーム２１０の面に垂直な方向から見たときに、制御素子２３が、電力用半導体素子２１、２２にオーバーラップするように構成したことになる。   As described above, the power semiconductor device 201 according to the second embodiment has a substantially rectangular plate shape, a substantially rectangular plate shape, and the power semiconductor elements 21 and 22 for controlling the main power and the power semiconductor device. A control element 23 that outputs a control signal for controlling the semiconductor elements 21 and 22 is arranged in a stepped manner in the thickness direction, and a plurality of terminals 11 and 12 that are juxtaposed from each of the opposing sides of the rectangular plate are arranged to protrude. The power semiconductor device 201 includes a first die pad 11d having power semiconductor elements 21 and 22 bonded to one surface, a heat dissipation member 50 bonded to the back surface of the first die pad 11d, and a power semiconductor element. The power semiconductor device 201 is formed in a substantially rectangular shape except for the second die pad 12d to which the control element 23 is joined and the heat radiating surface of the heat radiating member 50. The first die pad 11d and the second die pad 12d are provided with a plurality of terminals 11 arranged in parallel until at least the sealing body 40 is formed. 12 lead patterns 11i, 11t, 12i, and 12t, as well as one end region and the other end side in the direction of extension of the lead patterns 11i, 11t, 12i, and 12t in the plane of one lead frame 210 In the lead frame 210, a frame body 215 is formed as an extended pattern extending from one end side region to the other end side region. The bent portion 215b is formed in the planned bent region Rb, which is a predetermined portion of the frame 215 that becomes the extended pattern, while maintaining the surface of When viewed from a direction perpendicular to the plane of the lead frame 210, the control element 23, so that that is configured to overlap the power semiconductor elements 21 and 22.

そのため、電力用半導体素子２１、２２と制御素子２３が段違いに配置されているにもかかわらず、リードフレーム２１０を上下の金型でしっかりと挟み込むことができる。そのため、電力用半導体素子２１、２２の冷却に必要な面積を確保し、小型化できるとともに、封止体４０を構成する封止樹脂を漏らすことなく回路基板２０１Ｐ２（リードフレーム２１０）を金型内で固定することにより、ばらつきなくしっかりと封止ができる。つまり、小型で、信頼性の高い電力用半導体装置２０１を得ることができる。   Therefore, even though the power semiconductor elements 21 and 22 and the control element 23 are arranged at different levels, the lead frame 210 can be firmly sandwiched between the upper and lower molds. Therefore, an area necessary for cooling the power semiconductor elements 21 and 22 can be secured, and the circuit board 201P2 (lead frame 210) can be placed in the mold without leaking the sealing resin constituting the sealing body 40. By fixing with, sealing can be performed firmly without variation. That is, the power semiconductor device 201 that is small and highly reliable can be obtained.

とくに、リードフレーム２１０の一端側の領域、および他端側の領域には、リードパターン１１ｉ、１１ｔ、および１２ｉ、１２ｔが並列する方向において、それぞれ第１のダイパッド１１ｄおよび第２のダイパッド１２ｄよりも外側に位置する第１の中継リード１４ｐと第２の中継リード１４ｃが形成されており、第１の中継リード１４ｐと電力用半導体素子２２の制御電極、および、第２の中継リード１４ｃと制御素子２３の制御信号を出力する電極とが、それぞれ配線部材３４ｐ、３４ｃで電気接続されているとともに、屈曲部２１５ｂの形成によって接近した第１の中継リード１４ｐと第２の中継リード１４ｃとが、配線部材３４ｂで電気接続されているように構成したので、配線部材３４ｐ、３４ｃ、３４ｂのボンディング位置が空間的に開放されているので、スムーズにボンディングすることができるとともに、ボンディングワイヤ等の変形しやすい配線部材がボンディング部分の下側に位置することもなく、ボンディングによる超音波振動や加圧によりダメージを受けることもない。つまり、一枚のリードフレーム２１０を用いても、回路部材に余分な応力をかけることなく、電力用半導体素子２１、２２と制御素子２３とが面内でオーバーラップするように階層化することができる。   In particular, the lead frame 210 has an area on one end side and an area on the other end side in the direction in which the lead patterns 11i, 11t, and 12i, 12t are arranged in parallel to the first die pad 11d and the second die pad 12d, respectively. A first relay lead 14p and a second relay lead 14c located on the outside are formed, the first relay lead 14p and the control electrode of the power semiconductor element 22, and the second relay lead 14c and the control element. The electrodes that output the control signal 23 are electrically connected by the wiring members 34p and 34c, respectively, and the first relay lead 14p and the second relay lead 14c that are approached by forming the bent portion 215b Since the members 34b are electrically connected, the bonding positions of the wiring members 34p, 34c, 34b are Since it is opened intermittently, bonding can be performed smoothly, and easily deformable wiring members such as bonding wires are not located below the bonding part. I will not receive it. That is, even if a single lead frame 210 is used, the power semiconductor elements 21 and 22 and the control element 23 can be hierarchized in a plane without applying excessive stress to the circuit member. it can.

また、延在パターンである枠体２１５の屈曲予定領域Ｒｂには、リードパターン１１ｉ、１１ｔ、および１２ｉ、１２ｔが並列する方向において向きが異なる複数の切欠きが１５ｎｏ、１５ｎｉが延在方向の異なる位置に設けられ、複数の切欠き１５ｎｉ、１５ｎｏを開くことにより、屈曲部２１５ｂをリードフレーム２１０の面に平行に形成するように構成したので、厚みを増大させることなく、１枚のリードフレーム２１０を用いて電力用半導体素子２１、２２と制御素子２３を階層化させることができる。   In addition, in the planned bending region Rb of the frame 215 that is an extended pattern, a plurality of cutouts having different directions in the direction in which the lead patterns 11i, 11t, and 12i, 12t are arranged in parallel are 15no and 15ni are different in the extending direction. Since the bent portion 215b is formed in parallel to the surface of the lead frame 210 by opening the plurality of notches 15ni and 15no, the single lead frame 210 is formed without increasing the thickness. The power semiconductor elements 21 and 22 and the control element 23 can be hierarchized.

なお、延在パターンに切欠き１５ｎｏ、１５ｎｉを設けて、面内方向に屈曲部２１５ｂを形成する構成は、上記実施の形態１や後述する実施の形態３など、他の実施の形態に応用することが可能である。   The configuration in which cutouts 15no and 15ni are provided in the extended pattern and the bent portion 215b is formed in the in-plane direction is applied to other embodiments such as the first embodiment and the third embodiment described later. It is possible.

実施の形態３．
本実施の形態３にかかる電力用半導体装置では、実施の形態１にかかる電力用半導体装置で用いた共通リードを設けることなく、制御素子と電力用半導体素子とを直接ボンディングワイヤで接合したものである。さらに、パワー用ボンディングワイヤではなく、内部リードの先端に設けたバス部を用いて、ダイオードとＩＧＢＴの出力電極を覆うように接合したものである。さらに、電力回路においてダイオードとＩＧＢＴの位置を逆に配置している。図７は、本発明の実施の形態３にかかる電力用半導体装置を説明するためのもので、図７（ａ）は電力用半導体装置を構成するためのリードフレームに半導体素子を接合し、配線部材を接続した状態の斜視図、図７（ｂ）はリードフレームに半導体素子が実装され、さらに、オーバーラップのための曲げ加工を施したトランスファモールドによる封止工程直前状態の斜視図である。図において、実施の形態１における電力用半導体装置と同様の構成の部分には同じ符号を付し、詳細な説明は省略する。 Embodiment 3 FIG.
In the power semiconductor device according to the third embodiment, the control element and the power semiconductor device are directly bonded with a bonding wire without providing the common lead used in the power semiconductor device according to the first embodiment. is there. Furthermore, the diode is connected to cover the output electrode of the IGBT using a bus portion provided at the tip of the internal lead instead of the power bonding wire. Further, the positions of the diode and the IGBT are reversed in the power circuit. FIG. 7 is a diagram for explaining a power semiconductor device according to a third embodiment of the present invention. FIG. 7A is a diagram showing a wiring structure in which a semiconductor element is joined to a lead frame for constituting the power semiconductor device. FIG. 7B is a perspective view of a state immediately before a sealing process using a transfer mold in which a semiconductor element is mounted on a lead frame and subjected to bending processing for overlapping. In the figure, the same components as those in the power semiconductor device in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.

本実施の形態３にかかる電力用半導体装置の構成と製造方法について図に基づいて説明する。
電力用半導体装置の電力回路を構成するためのリードフレーム３１０は、１枚の銅板を打ち抜いて平面状のパターンを形成したもので、図７に示すように、枠体１５の内側の領域のうち、屈曲予定領域Ｒｂより図中右側の領域が制御回路を形成するためのパターン、屈曲予定領域Ｒｂよりも左側の領域が電力回路を形成するためのパターンである。制御回路を形成するパターンには、給電方向において延在するように形成された複数のリードパターン１２ｔと、複数のリードパターン１２ｉとが、タイバー１６ｃを介して連なるとともに、それぞれ並行に形成されている。電力回路を形成するパターンにも、給電方向において延在するように形成された複数のリードパターン１１ｔと、複数のリードパターン１１ｉとが、タイバー１６ｐを介して連なるとともに、それぞれ並行に形成されている。 The configuration and manufacturing method of the power semiconductor device according to the third embodiment will be described with reference to the drawings.
A lead frame 310 for constituting a power circuit of a power semiconductor device is formed by punching out a single copper plate to form a planar pattern. As shown in FIG. The region on the right side of the figure from the planned bending region Rb is a pattern for forming a control circuit, and the region on the left side of the planned bending region Rb is a pattern for forming a power circuit. In the pattern forming the control circuit, a plurality of lead patterns 12t and a plurality of lead patterns 12i formed so as to extend in the feeding direction are connected via the tie bars 16c and are formed in parallel. . Also in the pattern forming the power circuit, a plurality of lead patterns 11t and a plurality of lead patterns 11i formed so as to extend in the feeding direction are connected via the tie bars 16p and are formed in parallel. .

これらも、実施の形態１と同様に、後の工程でタイバー１６ｃ、１６ｐ部分を切り離し、枠体１５を除去することにより、一連の制御リード１２と、パワーリード１１として機能する。リードパターン１２ｉのうち、ひとつのリードパターン１２ｉの先端には、制御素子２３である半導体の集積回路を接合するためのダイパッド１２ｄが形成されている。そして、リードパターン１１ｉのうち、ひとつのリードパターン１１ｉの先端には、段差部１１ｕを介して、ダイパッド１１ｄ形成されている。   These also function as a series of control leads 12 and power leads 11 by cutting off the tie bars 16c and 16p and removing the frame body 15 in a later step, as in the first embodiment. Among the lead patterns 12i, a die pad 12d for bonding a semiconductor integrated circuit as the control element 23 is formed at the tip of one lead pattern 12i. A die pad 11d is formed at the tip of one lead pattern 11i among the lead patterns 11i via a step portion 11u.

一方、本実施の形態３においては、電力回路側の内部リードとなるリードパターン１１ｉのうち、ダイパッド１１ｄが形成されたリードパターン１１ｉの並列方向における両外側には、リードパターン１１ｉの延在方向において屈曲予定領域Ｒｂを超えて制御回路のダイパッド１２ｄ部分にまで延在しているバスパターン３１１ｉが形成されており、さらに、バスパターン３１１ｉの制御回路側の端部には、並列方向においてダイパッド１２ｄに一部がかかるバス部１１ｊが形成されている。   On the other hand, in the third embodiment, out of the lead pattern 11i serving as an internal lead on the power circuit side, the lead pattern 11i on which the die pad 11d is formed is disposed on both outer sides in the extending direction of the lead pattern 11i. A bus pattern 311i extending beyond the planned bending region Rb to the die pad 12d portion of the control circuit is formed, and the end of the bus pattern 311i on the control circuit side is connected to the die pad 12d in the parallel direction. A part of the bus portion 11j is formed.

つぎに、リードフレーム３１０に半導体素子を実装する方法について説明する。
なお、実施の形態１の図３で説明した工程のうち、ステップＳ５０以降については、本実施の形態３においても同様であるので、説明を省略し、ステップＳ１０〜ステップＳ４０に対応するステップＳ３１０〜ステップＳ３４５（フローチャートとしては図示せず）について説明する。 Next, a method for mounting a semiconductor element on the lead frame 310 will be described.
Of the steps described in FIG. 3 of the first embodiment, step S50 and the subsequent steps are the same in the third embodiment, and thus the description thereof is omitted, and steps S310 to S310 corresponding to steps S10 to S40 are omitted. Step S345 (not shown in the flowchart) will be described.

はじめに、平板状のリードフレーム３１０をプレス加工し、図７（ａ）に示すようにダイパッド１１ｄが段差部１１ｕにより、リードフレーム３１０平面より所定の段差分低くなるようにする。さらに、バス部１１ｊがリードフレーム３１０平面より低く、かつ、ダイパッド１１ｄの上面（表面）に対して、バス部１１ｊの下面（裏面）の位置が、電力用半導体素子の厚みに接合部材の厚みを足した分高くなるように段差を付ける（図３：ステップＳ３１０）。   First, the flat lead frame 310 is pressed, and the die pad 11d is lowered by a predetermined step from the plane of the lead frame 310 by the step 11u as shown in FIG. Further, the bus portion 11j is lower than the plane of the lead frame 310, and the position of the lower surface (back surface) of the bus portion 11j with respect to the upper surface (front surface) of the die pad 11d is the thickness of the power semiconductor element. A step is added so as to be higher by the added amount (FIG. 3: step S310).

そして、段差加工したリードフレーム３１０に、ＩＧＢＴ２２のゲート電極をタイバー１６ｐ側に向け、ダイオード２１を内側になるように配置して、ステップＳ２０と同様の手法ではあるが、半導体素子を実装する（ステップＳ３４０）。そして、制御用ボンディングワイヤ３２（Ａｕ線：太さ２５μｍ）を用いて、制御素子２３とリードパターン１２ｉとをワイヤボンディングにより電気的に接続する（ステップＳ３３０）。   Then, the semiconductor element is mounted in the same manner as in step S20 by placing the gate electrode of the IGBT 22 on the tie bar 16p side and the diode 21 on the inner side of the stepped lead frame 310, but in the same manner as in step S20. S340). Then, using the control bonding wire 32 (Au wire: thickness 25 μm), the control element 23 and the lead pattern 12i are electrically connected by wire bonding (step S330).

このときも、実施の形態１と同様、ボンディングワイヤ３２を用いてボンディングを行う際、リードフレーム３１０の面内でオーバーラップしている部材がない。そのため、ボンディング部分より上に位置して作業の障害となる部材がなく、空間的に開放されているのでスムーズにボンディングすることができる。また、ボンディングワイヤ等の変形しやすい配線部材がボンディング部分の下側に位置することもなく、ボンディングによる超音波振動や加圧によりダメージを受けることもない。   At this time, as in the first embodiment, when bonding is performed using the bonding wire 32, there is no overlapping member in the plane of the lead frame 310. Therefore, there is no member that is located above the bonding portion and obstructs the work, and since it is spatially open, bonding can be performed smoothly. In addition, a deformable wiring member such as a bonding wire is not positioned below the bonding portion, and is not damaged by ultrasonic vibration or pressurization due to bonding.

次に、枠体１５、およびリードパターン３１１ｉの屈曲予定領域Ｒｂ部分を実施の形態１と同様の要領で屈曲加工する。これにより、制御回路が電力回路に向かってスライドし、ダイパッド１２ｄがダイパッド１１ｄに接合されたＩＧＢＴ２２の上にオーバーラップすると同時に、バス部１１ｊの裏面が、ダイオード２１とＩＧＢＴ２２の上方にまたがるように位置する（ステップＳ３４０）。なお、ダイオード２１とＩＧＢＴ２２の表面には、屈曲工程（ステップＳ３４０）の前に導電性接着剤（例えば、焼結性Ａｇペースト）が塗布（供給）されている。そのため、屈曲工程（ステップＳ３４０）後に、１５０℃で１ｈキュアすることによって、バス部１１ｊがダイオード２１とＩＧＢＴ２２を電気的に接続するとともに、リードパターン３１１ｉにも接続されることになる。さらに、スライドによって近づくとともに、リードフレーム３１０の面方向で並んだＩＧＢＴ２２のゲート電極と制御素子２３とを信号用ボンディングワイヤ３３と同様の信号用ボンディングワイヤ３５（Ａｕ線：太さ２５μｍ）を用いてボンディングにより電気的に接合する（ステップＳ３４５）。   Next, the frame 15 and the planned bending region Rb portion of the lead pattern 311i are bent in the same manner as in the first embodiment. As a result, the control circuit slides toward the power circuit, and the die pad 12d overlaps the IGBT 22 bonded to the die pad 11d. At the same time, the back surface of the bus portion 11j is positioned so as to straddle the diode 21 and the IGBT 22. (Step S340). Note that a conductive adhesive (for example, a sinterable Ag paste) is applied (supplied) to the surfaces of the diode 21 and the IGBT 22 before the bending step (step S340). Therefore, after the bending step (step S340), by curing for 1 h at 150 ° C., the bus portion 11j electrically connects the diode 21 and the IGBT 22 and is also connected to the lead pattern 311i. Furthermore, the gate electrode of the IGBT 22 and the control element 23 that are approached by sliding and are arranged in the surface direction of the lead frame 310 are connected to the signal bonding wire 35 (Au wire: thickness 25 μm) similar to the signal bonding wire 33. Electrical bonding is performed by bonding (step S345).

これにより、制御回路の少なくとも制御素子２３を実装したダイパッド１２ｄ部分が、電力回路の上にオーバーラップした回路基板３０１Ｐ２ができあがる。あとは、実施の形態１で説明したステップＳ５０の工程を行うことで、電力用半導体装置の基本構成が形成される。なお、バスパターン３１１ｊを折り曲げる工程は、枠体１５に屈曲部１５ｂを形成する工程とは別に行うようにしてもよい。   As a result, the circuit board 301P2 in which the die pad 12d portion on which at least the control element 23 of the control circuit is mounted overlaps the power circuit is completed. After that, the basic configuration of the power semiconductor device is formed by performing step S50 described in the first embodiment. Note that the step of bending the bus pattern 311j may be performed separately from the step of forming the bent portion 15b in the frame 15.

このとき、制御用ボンディングワイヤ３２は、制御回路内で位置が固定されているので、屈曲行程中（ステップＳ３４０）において、応力がかかることはない。さらに、オーバーラップした後に行われる信号用ボンディングワイヤ３５の接合（ステップＳ３４５）位置は空間的に開放されているので、スムーズにボンディングすることができるとともに、ボンディングワイヤ等の変形しやすい配線部材がボンディング部分の下側に位置することもなく、ボンディングによる超音波振動や加圧によりダメージを受けることもない。つまり、一枚のリードフレームを用いても、回路部材に余分な応力をかけることなく、電力用半導体素子２１、２２と制御素子２３とが面内でオーバーラップするように階層化することができる。   At this time, since the position of the control bonding wire 32 is fixed in the control circuit, no stress is applied during the bending process (step S340). Furthermore, since the bonding position of the signal bonding wire 35 to be performed after the overlap (step S345) is spatially open, bonding can be performed smoothly, and easily deformable wiring members such as bonding wires can be bonded. It is not located below the part and is not damaged by ultrasonic vibration or pressurization due to bonding. In other words, even if a single lead frame is used, the power semiconductor elements 21 and 22 and the control element 23 can be layered so as to overlap in a plane without applying excessive stress to the circuit member. .

このとき、リードフレーム３１０の給電方向の両端に位置するタイバー１６ｃ、１６ｐの近傍部分を含め上下の金型で挟まれる部分は、同一平面内に位置し、重なる部分もない。そのため、金型内での基本構成の位置を容易に固定でき、樹脂の漏れの原因となる連通口を形成することもない。つまり、電力用半導体素子２１、２２と制御素子２３とが面内でオーバーラップして階層化された回路基板３０１Ｐ２を、確実に封止できる電力用半導体装置３０１を得ることができる。   At this time, the portion sandwiched between the upper and lower molds including the vicinity of the tie bars 16c and 16p located at both ends of the lead frame 310 in the power feeding direction is located in the same plane and does not overlap. Therefore, the position of the basic configuration in the mold can be easily fixed, and a communication port that causes resin leakage is not formed. That is, it is possible to obtain the power semiconductor device 301 that can reliably seal the circuit board 301P2 in which the power semiconductor elements 21 and 22 and the control element 23 overlap and stratify in the plane.

なお、ここでは、リードフレーム３１０の屈曲予定領域Ｒｂ部分も、通常の厚さのままプレス加工により、屈曲部１５ｂ、１１ｂを形成したが、あらかじめ屈曲予定領域Ｒｂ部分をコイニング処理やハーフエッチングによって肉厚を薄くしておくことで曲げを容易にし、周辺部への歪を小さくすることが可能である。   In this case, the bent portion 15b of the lead frame 310 is also formed in the bent portion 15b, 11b by pressing while maintaining the normal thickness. However, the bent portion Rb portion is formed in advance by coining or half-etching. By reducing the thickness, bending can be facilitated and distortion to the peripheral portion can be reduced.

また、バス部１１ｊはプレス加工（ステップＳ３１０）により基準面よりやや低くなるように段差付けしており、バス部１１ｊの裏面が電力用半導体素子であるＩＧＢＴ２２、ダイオード２１の表面の高さにほぼ等しくなるように形成されているが、厚み調整ができる接合材料で接続できる場合にはこれにこだわる必要はない。さらに、バス部１１ｊと電力用半導体素子２１、２２との電気的接続に導電性接着剤を用いたが、はんだ接合や超音波圧接など、他の方法を用いても同様の効果が得られる。   Further, the bus portion 11j is stepped so as to be slightly lower than the reference surface by press working (step S310), and the back surface of the bus portion 11j is almost equal to the height of the surface of the IGBT 22 and the diode 21 which are power semiconductor elements. Although they are formed to be equal, there is no need to stick to this when they can be connected with a bonding material whose thickness can be adjusted. Furthermore, although the conductive adhesive is used for the electrical connection between the bus portion 11j and the power semiconductor elements 21 and 22, the same effect can be obtained by using other methods such as solder bonding or ultrasonic pressure welding.

また、ＩＧＢＴ２２のゲート電極と制御素子２３に信号用ボンディングワイヤ３５をボンディングする場合、ダイパッド１１ｄに図示しない開口部を形成し、開口部からピンを突き上げて、制御素子２３のダイパッド１２ｄを保持するようにしてもよい。それにより、よりワイヤボンドを容易にすることが可能となる。また、制御素子２３用のダイパッド１２ｄを廃し、バス部１１ｊの上に絶縁性ダイボンドシート接着剤などを用いて制御素子２３を搭載するようにすれば、さらなる小型化が可能となる。   Further, when the signal bonding wire 35 is bonded to the gate electrode of the IGBT 22 and the control element 23, an opening (not shown) is formed in the die pad 11d, and a pin is pushed up from the opening to hold the die pad 12d of the control element 23. It may be. Thereby, it becomes possible to make wire bonding easier. Further, if the control element 23 is mounted on the bus portion 11j using an insulating die bond sheet adhesive or the like, the size of the control pad 23 can be further reduced.

また、電力用半導体素子としてＩＧＢＴ２２とダイオード２１の組み合わせを用い、図中の電力用半導体素子の数は合計４個で、並列接続であったが、これに限定するものではなく、いわゆる６ ｉｎ １やインテリジェントパワーモジュールにおいても同様の効果が得られる。また、ボンディングワイヤ３５用の金属線として、所定の太さのＡｕ線を用いたが、Ａｌ線やＣｕ線など他の金属や、リボンボンドなど他の形状の接合材料を用いても同様の効果が得られる。   Further, a combination of IGBT 22 and diode 21 is used as a power semiconductor element, and the total number of power semiconductor elements in the figure is four, which are connected in parallel. However, the present invention is not limited to this, and so-called 6 in 1 The same effect can be obtained with the intelligent power module. Further, although the Au wire having a predetermined thickness is used as the metal wire for the bonding wire 35, the same effect can be obtained by using another metal such as an Al wire or Cu wire, or a bonding material having another shape such as a ribbon bond. Is obtained.

以上のように、本実施の形態３にかかる電力用半導体装置３０１によれば、略矩形板状をなし、略矩形板状をなし、主電力を制御する電力用半導体素子２１、２２と電力用半導体素子２１、２２を制御する制御信号を出力する制御素子２３とが厚み方向において段違いに配置されるとともに、矩形板状の対向する側面のそれぞれから並列する複数の端子１１、１２が突出配置された電力用半導体装置３０１であって、一面に電力用半導体素子２１、２２が接合された第１のダイパッド１１ｄと、第１のダイパッド１１ｄの裏面に接合された放熱部材５０と、電力用半導体素子２１、２２の上方に位置するとともに、制御素子２３が接合された第２のダイパッド１２ｄと、放熱部材５０の放熱面を除いて当該電力用半導体装置３０１を略矩形形状に封止するように形成された封止体４０と、を備え、少なくとも封止体４０が形成されるまでは、第１のダイパッド１１ｄと第２のダイパッド１２ｄは、並列する複数の端子１１、１２となるリードパターン１１ｉ、１１ｔ、および１２ｉ、１２ｔとともに、１枚のリードフレーム３１０の面内で、リードパターン１１ｉ、１１ｔ、および１２ｉ、１２ｔの延在方向におけるそれぞれ一端側の領域と他端側の領域で連なるように形成されているとともに、リードフレーム３１０内には、一端側の領域から他端側の領域にかけて延在する延在パターンとなる枠体１５が形成されており、リードフレーム３１０の面を保ったまま、延在パターンとなる枠体１５所定部分である屈曲予定領域Ｒｂに屈曲部１５ｂを形成することにより、当該リードフレーム３１０の面に垂直な方向から見たときに、制御素子２３が、電力用半導体素子２１、２２にオーバーラップするように構成したことになる。   As described above, the power semiconductor device 301 according to the third embodiment has a substantially rectangular plate shape, a substantially rectangular plate shape, and the power semiconductor elements 21 and 22 for controlling the main power and the power semiconductor device. A control element 23 that outputs a control signal for controlling the semiconductor elements 21 and 22 is arranged in a stepped manner in the thickness direction, and a plurality of terminals 11 and 12 that are juxtaposed from each of the opposing sides of the rectangular plate are arranged to protrude. The power semiconductor device 301 includes a first die pad 11d having power semiconductor elements 21 and 22 bonded to one surface, a heat dissipation member 50 bonded to the back surface of the first die pad 11d, and a power semiconductor element. The power semiconductor device 301 is formed in a substantially rectangular shape except for the second die pad 12d to which the control element 23 is joined and the heat radiating surface of the heat radiating member 50. The first die pad 11d and the second die pad 12d are provided with a plurality of terminals 11 arranged in parallel until at least the sealing body 40 is formed. 12 lead patterns 11i, 11t, 12i, and 12t, as well as one end region and the other end side in the extending direction of the lead patterns 11i, 11t, 12i, and 12t in the plane of one lead frame 310 In the lead frame 310, a frame body 15 is formed as an extended pattern extending from one end side region to the other end side region. The bent portion 15b is formed in the planned bending region Rb, which is a predetermined portion of the frame 15 that becomes the extended pattern, while maintaining the surface of When viewed from a direction perpendicular to the plane of the frame 310, the control element 23, so that that is configured to overlap the power semiconductor elements 21 and 22.

そのため、電力用半導体素子２１、２２と制御素子２３が段違いに配置されているにもかかわらず、リードフレーム３１０を上下の金型でしっかりと挟み込むことができる。そのため、電力用半導体素子２１、２２の冷却に必要な面積を確保し、小型化できるとともに、封止体４０を構成する封止樹脂を漏らすことなく回路基板３０１Ｐ２（リードフレーム３１０）を金型内で固定することにより、ばらつきなくしっかりと封止ができる。つまり、小型で、信頼性の高い電力用半導体装置３０１を得ることができる。   Therefore, even though the power semiconductor elements 21 and 22 and the control element 23 are arranged in steps, the lead frame 310 can be firmly sandwiched between the upper and lower molds. Therefore, an area necessary for cooling the power semiconductor elements 21 and 22 can be ensured and the size can be reduced, and the circuit board 301P2 (lead frame 310) can be placed in the mold without leaking the sealing resin constituting the sealing body 40. By fixing with, sealing can be performed firmly without variation. That is, the power semiconductor device 301 having a small size and high reliability can be obtained.

とくに、電力用半導体素子は、整流素子２１とスイッチング素子２２からなる２つの半導体素子を並べたものであり、リードフレーム３１０には、一端側の領域から他端側の領域に達するとともに、他端側の端部に所定の大きさのバス部１１ｊを有するバスパターン３１１ｉが形成されており、バスパターン３１１ｉのバス部１１ｊ以外の部分の折り曲げによって、バス部１１ｊを２つの半導体素子２１、２２にオーバーラップさせて、２つの半導体素子２１、２２間が電気接続されているとともに、屈曲部１５ｂの形成によって接近した電力用半導体素子２２の制御電極と制御素子２３の制御信号を出力する電極とが配線部材３５で電気接続されているように構成した。そのため、オーバーラップした後に行われる信号用ボンディングワイヤ３５の接合位置は空間的に開放されているので、スムーズにボンディングすることができるとともに、ボンディングワイヤ等の変形しやすい配線部材がボンディング部分の下側に位置することもなく、ボンディングによる超音波振動や加圧によりダメージを受けることもない。つまり、一枚のリードフレーム３１０を用いても、回路部材に余分な応力をかけることなく、信頼性の高い電力用半導体装置３０１を得ることができる。   In particular, the power semiconductor element is formed by arranging two semiconductor elements including the rectifying element 21 and the switching element 22, and the lead frame 310 reaches the other end side region from the one end side region and the other end. A bus pattern 311i having a bus portion 11j of a predetermined size is formed at the end on the side, and the bus portion 11j is turned into two semiconductor elements 21 and 22 by bending portions other than the bus portion 11j of the bus pattern 311i. The two semiconductor elements 21 and 22 are electrically connected to each other, and the control electrode of the power semiconductor element 22 and the electrode that outputs the control signal of the control element 23 that are close to each other by the formation of the bent portion 15b are provided. The wiring member 35 is electrically connected. For this reason, the bonding position of the signal bonding wire 35 performed after the overlap is spatially open, so that the bonding can be performed smoothly, and a deformable wiring member such as a bonding wire is provided below the bonding portion. And is not damaged by ultrasonic vibration or pressure applied by bonding. That is, even if one lead frame 310 is used, a highly reliable power semiconductor device 301 can be obtained without applying excessive stress to the circuit member.

以上のように上記各実施の形態１〜３にかかる電力用半導体装置の製造方法によれば、略矩形板状をなし、主電力を制御する電力用半導体素子２１、２２と電力用半導体素子２１、２２を制御する制御信号を出力する制御素子２３とが厚み方向において段違いに配置されるとともに、矩形形状の両側面のそれぞれから並列する複数の端子１１、１２が突出配置された電力用半導体装置１、２０１、３０１（代表して１）を１枚のリードフレーム１０、２１０、３１０（代表して１０）を用いて製造する方法であって、１枚のリードフレーム１０には、電力用半導体素子２１、２２が接合される第１のダイパッド１１ｄと、制御素子２３が接合される第２のダイパッド１２ｄが、並列する複数の端子１１、１２となるリードパターン１１ｉ、１１ｔ、および１２ｉ、１２ｔとともに、リードパターンの延在方向におけるそれぞれ一端側の領域と他端側の領域で連なるように形成されているとともに、一端側の領域から他端側の領域にかけて延在する延在パターンである共通リード１３、枠体１５が形成され、かつ、リードフレーム１０の面に垂直な方向において第１のダイパッド１１ｄに対して第２のダイパッド１２ｄが上方に位置するように段差がつけられており、第１のダイパッド１１ｄに電力用半導体素子２１、２２を接合するとともに、第２のダイパッド１２ｄに制御素子２３を接合する工程（ステップＳ２０）と、リードフレーム１０の面を保ったまま、屈曲予定領域Ｒｂを屈曲させ、リードフレーム１０の面に垂直な方向から見たときに、制御素子２３を、電力用半導体素子２１、２２にオーバーラップさせる工程（ステップＳ４０）と、第１のダイパッド１１ｄの電力用半導体素子２１、２２が接合された面の反対側の面に、放熱部材５０を接合する工程（ステップＳ５０）と、リードフレーム１０を少なくとも外枠１５部分が露出した状態で図示しない上下の金型ではさみ、金型内に樹脂を流し込んで、放熱部材５０の放熱面を除いて電力用半導体装置１を略矩形形状に封止する工程（ステップＳ６０）と、を含むように構成した。   As described above, according to the method for manufacturing the power semiconductor device according to each of the first to third embodiments, the power semiconductor elements 21 and 22 that control the main power and the power semiconductor elements 21 that have a substantially rectangular plate shape. , 22 and a control element 23 that outputs a control signal are arranged stepwise in the thickness direction, and a plurality of terminals 11 and 12 juxtaposed from both sides of the rectangular shape are disposed in a protruding manner. 1, 301, 301 (typically 1) is manufactured using one lead frame 10, 210, 310 (typically 10), and one lead frame 10 includes a power semiconductor A lead pattern 11i, 1d in which the first die pad 11d to which the elements 21 and 22 are joined and the second die pad 12d to which the control element 23 is joined becomes a plurality of terminals 11 and 12 in parallel. Together with t, 12i, and 12t, the lead pattern is formed so as to be continuous in the region on one end side and the region on the other end side in the extending direction of the lead pattern, and extends from the region on one end side to the region on the other end side. The common lead 13 and the frame body 15 which are extended patterns are formed, and the step is formed so that the second die pad 12d is positioned above the first die pad 11d in the direction perpendicular to the surface of the lead frame 10. The step of bonding the power semiconductor elements 21 and 22 to the first die pad 11d and the control element 23 to the second die pad 12d (step S20) and the surface of the lead frame 10 were maintained. When the bending region Rb is bent and the control element 23 is seen from the direction perpendicular to the surface of the lead frame 10, the control element 23 is A step of overlapping the sub-elements 21 and 22 (step S40) and a step of bonding the heat dissipation member 50 to the surface of the first die pad 11d opposite to the surface where the power semiconductor elements 21 and 22 are bonded (step S50). The lead frame 10 is sandwiched between upper and lower molds (not shown) with at least the outer frame 15 exposed, and a resin is poured into the mold to remove the heat radiation surface of the heat radiation member 50 and remove the power semiconductor device 1. And a step of sealing in a substantially rectangular shape (step S60).

そのため、配線部材３３に応力をかけることがなく、屈曲部１３ｂを形成できるので、回路基板１Ｐ２の信頼性が向上する。しかも、電力用半導体素子２１、２２と制御素子２３が段違いに配置されているにもかかわらず、１枚のリードフレーム１０を上下の金型でしっかりと挟み込むことができる。そのため、樹脂の漏れる隙間を生じさせることなく、リードフレーム１０を金型内で固定して封止ができるので、封止信頼性も向上する。したがって、電力用半導体素子２１、２２の冷却に必要な面積を確保し、小型化できるとともに、封止体４０を構成する封止樹脂を漏らすことなく回路基板１Ｐ２（リードフレーム１０）を金型内で固定することにより、ばらつきなくしっかりと封止ができる。つまり、小型で、信頼性の高い電力用半導体装置１を得ることができる。   For this reason, since the bent portion 13b can be formed without applying stress to the wiring member 33, the reliability of the circuit board 1P2 is improved. Moreover, despite the fact that the power semiconductor elements 21 and 22 and the control element 23 are arranged in steps, one lead frame 10 can be firmly held between the upper and lower molds. Therefore, since the lead frame 10 can be fixed and sealed in the mold without generating a gap through which resin leaks, sealing reliability is also improved. Therefore, an area necessary for cooling the power semiconductor elements 21 and 22 can be ensured and the size can be reduced, and the circuit board 1P2 (lead frame 10) can be placed in the mold without leaking the sealing resin constituting the sealing body 40. By fixing with, sealing can be performed firmly without variation. That is, the power semiconductor device 1 that is small and highly reliable can be obtained.

上記各実施の形態において、ダイパッド１１ｄをリードフレーム１０、２１０、３１０の主面より低くする例について説明したが、これに限ることはない。例えば、ダイパッド１２ｄを主面より高くするようにしてもよく、１１ｄを低くするとともに、１２ｄを高くするようにしてもよい。つまり、ダイパッド１１ｄが１２ｄより所定量低くなるようにすればよい。そして、ダイパッド１１ｄ、１２ｄやバス部１１ｊを段差加工工程（ステップＳ１０、Ｓ３１０）で段差付けする例について記載したが、リードフレームを打ち抜く時に同時に行うようにしてもよい。   In each of the above embodiments, the example in which the die pad 11d is set lower than the main surface of the lead frames 10, 210, 310 has been described, but the present invention is not limited to this. For example, the die pad 12d may be made higher than the main surface, 11d may be made low, and 12d may be made high. That is, the die pad 11d may be made a predetermined amount lower than 12d. The example in which the die pads 11d and 12d and the bus portion 11j are stepped in the step processing step (steps S10 and S310) has been described, but may be performed simultaneously when the lead frame is punched.

なお、上記各実施の形態においては、スイッチング素子（トランジスタ）２２や整流素子（ダイオード）２１として機能する電力用半導体素子には、シリコンウエハを基材とした一般的な素子でも良いが、本発明においては炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）、またはダイヤモンドといったシリコンと較べてバンドギャップが広い、いわゆるワイドバンドギャップ半導体材料を用い、運転温度が高くなる場合に、特に顕著な効果が現れる。特に炭化ケイ素を用いた電力用半導体素子に好適に用いることができる。デバイス種類としては、スイッチング素子としてはＩＧＢＴの他に、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect-Transistor）でもよい。   In each of the above-described embodiments, the power semiconductor element functioning as the switching element (transistor) 22 or the rectifying element (diode) 21 may be a general element based on a silicon wafer. In particular, a so-called wide band gap semiconductor material having a wider band gap than silicon such as silicon carbide (SiC), gallium nitride (GaN), or diamond is used, and a particularly remarkable effect appears when the operating temperature is increased. In particular, it can be suitably used for a power semiconductor element using silicon carbide. As the device type, the switching element may be a MOSFET (Metal Oxide Semiconductor Field-Effect-Transistor) in addition to the IGBT.

ワイドバンドギャップ半導体によって形成されたスイッチング素子や整流素子（各実施の形態における電力用半導体素子２１、２２）は、ケイ素で形成された素子よりも電力損失が低いため、スイッチング素子や整流素子における高効率化が可能であり、ひいては、電力用半導体装置の高効率化が可能となる。さらに、耐電圧性が高く、許容電流密度も高いため、スイッチング素子や整流素子の小型化が可能であり、これら小型化されたスイッチング素子や整流素子を用いることにより、電力用半導体装置も小型化が可能となる。また耐熱性が高いので、高温動作が可能であり、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化も可能となるので、電力用半導体装置の一層の小型化が可能になる。   Since switching elements and rectifier elements (power semiconductor elements 21 and 22 in each embodiment) formed of wide band gap semiconductors have lower power loss than elements formed of silicon, high switching element and rectifier elements are required. Efficiency can be improved, and as a result, the efficiency of the power semiconductor device can be increased. In addition, because it has high voltage resistance and high allowable current density, it is possible to reduce the size of switching elements and rectifier elements. By using these reduced switching elements and rectifier elements, power semiconductor devices can also be reduced in size. Is possible. In addition, since the heat resistance is high, it is possible to operate at a high temperature, and it is possible to reduce the size of the heat dissipating fins of the heat sink and the air cooling of the water-cooled portion, thereby further reducing the size of the power semiconductor device.

一方、上記のように高温動作する場合は停止・駆動時の温度差が大きくなり、さらに、高効率・小型化によって、単位体積当たりに扱う電流量が大きくなる。そのため経時的な温度変化や空間的な温度勾配が大きくなり、電力用半導体素子と配線部材との熱応力も大きくなる可能性がある。しかし、本発明のように製造中の電気接続部の応力を防止し、リードフレームによって正確な位置で固定して、確実に封止することができる電力用半導体装置では、接合部の信頼性が高く、部材の劣化も抑制できるので、ワイドバンドギャップ半導体の特性を活かして、小型化や高効率化を進めてもパワーサイクル寿命が長く、信頼性の高い電力用半導体装置を得ることが容易となる。つまり、本発明による効果を発揮することで、ワイドバンドギャップ半導体の特性を活かすことができるようになる。   On the other hand, when operating at a high temperature as described above, the temperature difference during stop and drive increases, and the amount of current handled per unit volume increases due to high efficiency and downsizing. Therefore, the temperature change over time and the spatial temperature gradient increase, and the thermal stress between the power semiconductor element and the wiring member may increase. However, in the power semiconductor device that can prevent the stress of the electrical connection part during manufacture and fix it in an accurate position by the lead frame and securely seal it as in the present invention, the reliability of the joint part is high. It is easy to obtain a highly reliable power semiconductor device with a long power cycle life even if miniaturization and high efficiency are promoted by taking advantage of the characteristics of wide band gap semiconductors. Become. That is, by exhibiting the effect of the present invention, the characteristics of the wide band gap semiconductor can be utilized.

なお、スイッチング素子及び整流素子の両方がワイドバンドギャップ半導体によって形成されていても、いずれか一方の素子がワイドバンドギャップ半導体によって形成されていてもよい。   Note that both the switching element and the rectifying element may be formed of a wide band gap semiconductor, or one of the elements may be formed of a wide band gap semiconductor.

１ 電力用半導体装置、
１０ リードフレーム；
１１ パワーリード（端子）、
１１ｄ：ダイパッド、１１ｉ：内部リード対応リードパターン、１１ｊ：バス部、１１ｔ：外部端子対応リードパターン、１１ｕ：段差部対応リードパターン）、
１２ 制御リード（端子）、
１２ｄ：ダイパッド、１２ｉ：内部リード対応リードパターン、１２ｔ：外部端子対応リードパターン）
１３ 共通リード（延在パターン（１３ｂ：屈曲部、１３ｅ：分岐部））、
１４ 中継リード（１４ｃ：制御回路対応部分、１４ｐ：電力回路対応部分）
１５ 枠体（延在パターン（１５ｂ：屈曲部、１５ｈ：開口部、１５ｎｉ：内開き切欠き部、１５ｎｏ：外開き切欠き部））、
１６ タイバー（１６ｃ：制御回路対応部分、１６ｐ：電力回路対応部分）
２１ ダイオード（整流素子：電力用半導体素子）、 ２２ ＩＧＢＴ（スイッチング素子：電力用半導体素子）、 ２３ 制御素子、 ２５ ダイボンド材料、
３１ パワー用ボンディングワイヤ（配線部材）、 ３２ 制御用ボンディングワイヤ（配線部材）、 ３３ 信号用ボンディングワイヤ（配線部材）、
４０ 封止体、 ５０ 放熱板、 ５１ 絶縁層
Ｒｂ：リードフレームの屈曲予定領域、 Ｒｓ 封止予定領域、
百位の数字の違いは変形例または実施の形態による構成の相違を示す。 1 Power semiconductor devices,
10 lead frame;
11 Power lead (terminal),
11d: die pad, 11i: lead pattern corresponding to internal lead, 11j: bus portion, 11t: lead pattern corresponding to external terminal, 11u: lead pattern corresponding to stepped portion),
12 Control lead (terminal),
12d: die pad, 12i: lead pattern corresponding to internal leads, 12t: lead pattern corresponding to external terminals)
13 common leads (extended pattern (13b: bent portion, 13e: branched portion)),
14 Relay lead (14c: Control circuit corresponding part, 14p: Power circuit corresponding part)
15 frame (extended pattern (15b: bent portion, 15h: opening, 15ni: inner opening notch, 15no: outer opening notch)),
16 tie bars (16c: control circuit corresponding part, 16p: power circuit corresponding part)
21 diode (rectifier element: power semiconductor element), 22 IGBT (switching element: power semiconductor element), 23 control element, 25 die bond material,
31 bonding wire for power (wiring member), 32 bonding wire for control (wiring member), 33 bonding wire for signal (wiring member),
40 sealing body, 50 heat sink, 51 insulating layer Rb: lead frame bending planned area, Rs sealing planned area,
The difference in the hundreds indicates a difference in configuration according to the modification or the embodiment.

Claims (6)

矩形板状をなし、主電力を制御する電力用半導体素子と前記電力用半導体素子を制御する制御信号を出力する制御素子とが厚み方向において段違いに配置されるとともに、前記矩形板状の対向する側面のそれぞれから並列する複数の端子が突出配置された電力用半導体装置を一枚のリードフレームを用いて製造する方法であって、
前記一枚のリードフレームには、前記電力用半導体素子が接合される第１のダイパッドと、前記制御素子が接合される第２のダイパッドが、前記並列する複数の端子となるリードパターンとともに、前記リードパターンの延在方向におけるそれぞれ一端側の領域と他端側の領域で連なるように形成されているとともに、前記一端側の領域から前記他端側の領域にかけて延在する延在パターンが形成され、かつ、前記リードフレームの面に垂直な方向において前記第１のダイパッドに対して前記第２のダイパッドが上方に位置するように段差がつけられており、
前記第１のダイパッドの一面に前記電力用半導体素子を接合するとともに、前記第２のダイパッドに前記制御素子を接合する工程と、
前記リードフレームの面を保ったまま、前記延在パターンの所定部分を屈曲させ、前記リードフレームの面に垂直な方向から見たときに、前記制御素子を、前記電力用半導体素子にオーバーラップさせる工程と、
前記第１のダイパッドの裏面に、放熱部材を接合する工程と、
前記リードフレームを少なくとも外枠部分が露出した状態で上下の金型ではさみ、前記金型内に樹脂を流し込んで、前記放熱部材の放熱面を除いて当該電力用半導体装置を矩形形状に封止する工程と、
を含む電力用半導体装置の製造方法により製造した電力用半導体装置において、
前記延在パターンにおける前記所定部分よりも前記一端側の部分と前記電力用半導体素子の制御電極とが配線部材で電気接続されるとともに、前記延在パターンにおける前記所定部分よりも前記他端側の部分と前記制御素子の制御信号を出力する電極とが配線部材で電気接続されていることを特徴とする電力用半導体装置。 A rectangular power semiconductor element for controlling main power and a control element for outputting a control signal for controlling the power semiconductor element are arranged in a stepwise manner in the thickness direction, and are opposed to the rectangular plate shape. A method of manufacturing a power semiconductor device in which a plurality of terminals juxtaposed from each of the side surfaces is arranged using a single lead frame,
The one lead frame includes a first die pad to which the power semiconductor element is bonded and a second die pad to which the control element is bonded together with a lead pattern serving as the plurality of terminals arranged in parallel. A lead pattern is formed so as to be continuous in one end side region and the other end side region in the extending direction of the lead pattern, and an extension pattern extending from the one end side region to the other end side region is formed. And a step is provided so that the second die pad is positioned above the first die pad in a direction perpendicular to the surface of the lead frame.
Bonding the power semiconductor element to one surface of the first die pad and bonding the control element to the second die pad;
A predetermined portion of the extended pattern is bent while maintaining the surface of the lead frame, and the control element is overlapped with the power semiconductor element when viewed from a direction perpendicular to the surface of the lead frame. Process,
Bonding a heat dissipating member to the back surface of the first die pad;
The lead frame is sandwiched between upper and lower molds with at least the outer frame portion exposed, and resin is poured into the mold to seal the power semiconductor device in a rectangular shape except for the heat radiation surface of the heat radiation member And a process of
In a power semiconductor device manufactured by a method for manufacturing a power semiconductor device including:
A portion on the one end side of the predetermined pattern in the extended pattern and the control electrode of the power semiconductor element are electrically connected by a wiring member, and the other end side of the predetermined portion in the extended pattern is on the other end side. A power semiconductor device, wherein the portion and an electrode for outputting a control signal of the control element are electrically connected by a wiring member . 矩形板状をなし、主電力を制御する電力用半導体素子と前記電力用半導体素子を制御する制御信号を出力する制御素子とが厚み方向において段違いに配置されるとともに、前記矩形板状の対向する側面のそれぞれから並列する複数の端子が突出配置された電力用半導体装置を一枚のリードフレームを用いて製造する方法であって、
前記一枚のリードフレームには、前記電力用半導体素子が接合される第１のダイパッドと、前記制御素子が接合される第２のダイパッドが、前記並列する複数の端子となるリードパターンとともに、前記リードパターンの延在方向におけるそれぞれ一端側の領域と他端側の領域で連なるように形成されているとともに、前記一端側の領域から前記他端側の領域にかけて延在する延在パターンが形成され、かつ、前記リードフレームの面に垂直な方向において前記第１のダイパッドに対して前記第２のダイパッドが上方に位置するように段差がつけられており、
前記第１のダイパッドの一面に前記電力用半導体素子を接合するとともに、前記第２のダイパッドに前記制御素子を接合する工程と、
前記リードフレームの面を保ったまま、前記延在パターンの所定部分を屈曲させ、前記リードフレームの面に垂直な方向から見たときに、前記制御素子を、前記電力用半導体素子にオーバーラップさせる工程と、
前記第１のダイパッドの裏面に、放熱部材を接合する工程と、
前記リードフレームを少なくとも外枠部分が露出した状態で上下の金型ではさみ、前記金型内に樹脂を流し込んで、前記放熱部材の放熱面を除いて当該電力用半導体装置を矩形形状に封止する工程と、
を含む電力用半導体装置の製造方法により製造した電力用半導体装置において、
前記リードフレームの前記一端側の領域、および前記他端側の領域には、前記リードパターンが並列する方向において、それぞれ前記第１のダイパッドおよび前記第２のダイパッドよりも外側に位置する第１の中継リードと第２の中継リードが形成されており、 前記第１の中継リードと前記電力用半導体素子の制御電極、および、前記第２の中継リードと前記制御素子の制御信号を出力する電極とが、それぞれ配線部材で電気接続されているとともに、
前記屈曲によって接近した前記第１の中継リードと前記第２の中継リードとが、配線部材で電気接続されていることを特徴とする電力用半導体装置。 A rectangular power semiconductor element for controlling main power and a control element for outputting a control signal for controlling the power semiconductor element are arranged in a stepwise manner in the thickness direction, and are opposed to the rectangular plate shape. A method of manufacturing a power semiconductor device in which a plurality of terminals juxtaposed from each of the side surfaces is arranged using a single lead frame,
The one lead frame includes a first die pad to which the power semiconductor element is bonded and a second die pad to which the control element is bonded together with a lead pattern serving as the plurality of terminals arranged in parallel. A lead pattern is formed so as to be continuous in one end side region and the other end side region in the extending direction of the lead pattern, and an extension pattern extending from the one end side region to the other end side region is formed. And a step is provided so that the second die pad is positioned above the first die pad in a direction perpendicular to the surface of the lead frame.
Bonding the power semiconductor element to one surface of the first die pad and bonding the control element to the second die pad;
A predetermined portion of the extended pattern is bent while maintaining the surface of the lead frame, and the control element is overlapped with the power semiconductor element when viewed from a direction perpendicular to the surface of the lead frame. Process,
Bonding a heat dissipating member to the back surface of the first die pad;
The lead frame is sandwiched between upper and lower molds with at least the outer frame portion exposed, and resin is poured into the mold to seal the power semiconductor device in a rectangular shape except for the heat radiation surface of the heat radiation member And a process of
In a power semiconductor device manufactured by a method for manufacturing a power semiconductor device including:
In the region on the one end side and the region on the other end side of the lead frame, the first die pad located outside the first die pad and the second die pad in the direction in which the lead patterns are arranged in parallel, respectively. A relay lead and a second relay lead are formed, the first relay lead and the control electrode of the power semiconductor element, and the second relay lead and an electrode for outputting a control signal of the control element; Are electrically connected with each wiring member,
The power semiconductor device, wherein the first relay lead and the second relay lead that are approached by the bending are electrically connected by a wiring member . 矩形板状をなし、主電力を制御する電力用半導体素子と前記電力用半導体素子を制御する制御信号を出力する制御素子とが厚み方向において段違いに配置されるとともに、前記矩形板状の対向する側面のそれぞれから並列する複数の端子が突出配置された電力用半導体装置を一枚のリードフレームを用いて製造する方法であって、
前記一枚のリードフレームには、前記電力用半導体素子が接合される第１のダイパッドと、前記制御素子が接合される第２のダイパッドが、前記並列する複数の端子となるリードパターンとともに、前記リードパターンの延在方向におけるそれぞれ一端側の領域と他端側の領域で連なるように形成されているとともに、前記一端側の領域から前記他端側の領域にかけて延在する延在パターンが形成され、かつ、前記リードフレームの面に垂直な方向において前記第１のダイパッドに対して前記第２のダイパッドが上方に位置するように段差がつけられており、
前記第１のダイパッドの一面に前記電力用半導体素子を接合するとともに、前記第２のダイパッドに前記制御素子を接合する工程と、
前記リードフレームの面を保ったまま、前記延在パターンの所定部分を屈曲させ、前記リードフレームの面に垂直な方向から見たときに、前記制御素子を、前記電力用半導体素子にオーバーラップさせる工程と、
前記第１のダイパッドの裏面に、放熱部材を接合する工程と、
前記リードフレームを少なくとも外枠部分が露出した状態で上下の金型ではさみ、前記金型内に樹脂を流し込んで、前記放熱部材の放熱面を除いて当該電力用半導体装置を矩形形状に封止する工程と、
を含む電力用半導体装置の製造方法により製造した電力用半導体装置において、
前記電力用半導体素子は、整流素子とスイッチング素子からなる２つの半導体素子を並列配置したものであり、
前記リードフレームには、前記一端側の領域から前記他端側の領域に達するとともに、前記他端側の端部に所定の大きさのバス部を有するバスパターンが形成されており、
前記バスパターンの前記バス部以外の部分の折り曲げによって、前記バス部を前記２つの半導体素子にオーバーラップさせて、前記２つの半導体素子間が電気接続されているとともに、
前記屈曲によって接近した前記電力用半導体素子の制御電極と前記制御素子の制御信号を出力する電極とが配線部材で電気接続されていることを特徴とする電力用半導体装置。 A rectangular power semiconductor element for controlling main power and a control element for outputting a control signal for controlling the power semiconductor element are arranged in a stepwise manner in the thickness direction, and are opposed to the rectangular plate shape. A method of manufacturing a power semiconductor device in which a plurality of terminals juxtaposed from each of the side surfaces is arranged using a single lead frame,
The one lead frame includes a first die pad to which the power semiconductor element is bonded and a second die pad to which the control element is bonded together with a lead pattern serving as the plurality of terminals arranged in parallel. A lead pattern is formed so as to be continuous in one end side region and the other end side region in the extending direction of the lead pattern, and an extension pattern extending from the one end side region to the other end side region is formed. And a step is provided so that the second die pad is positioned above the first die pad in a direction perpendicular to the surface of the lead frame.
Bonding the power semiconductor element to one surface of the first die pad and bonding the control element to the second die pad;
A predetermined portion of the extended pattern is bent while maintaining the surface of the lead frame, and the control element is overlapped with the power semiconductor element when viewed from a direction perpendicular to the surface of the lead frame. Process,
Bonding a heat dissipating member to the back surface of the first die pad;
The lead frame is sandwiched between upper and lower molds with at least the outer frame portion exposed, and resin is poured into the mold to seal the power semiconductor device in a rectangular shape except for the heat radiation surface of the heat radiation member And a process of
In a power semiconductor device manufactured by a method for manufacturing a power semiconductor device including:
The power semiconductor element is a parallel arrangement of two semiconductor elements consisting of a rectifying element and a switching element,
The lead frame is formed with a bus pattern having a predetermined size bus portion at the other end side from the one end side region to the other end side region,
By bending the portion other than the bus portion of the bus pattern, the bus portion overlaps the two semiconductor elements, and the two semiconductor elements are electrically connected,
A power semiconductor device, wherein a control electrode of the power semiconductor element approached by the bending and an electrode outputting a control signal of the control element are electrically connected by a wiring member . 矩形板状をなし、主電力を制御する電力用半導体素子と前記電力用半導体素子を制御する制御信号を出力する制御素子とが厚み方向において段違いに配置されるとともに、前記矩形板状の対向する側面のそれぞれから並列する複数の端子が突出配置された電力用半導体装置を一枚のリードフレームを用いて製造する方法であって、
前記一枚のリードフレームには、前記電力用半導体素子が接合される第１のダイパッドと、前記制御素子が接合される第２のダイパッドが、前記並列する複数の端子となるリードパターンとともに、前記リードパターンの延在方向におけるそれぞれ一端側の領域と他端側の領域で連なるように形成されているとともに、前記一端側の領域から前記他端側の領域にかけて延在する延在パターンが形成され、かつ、前記リードフレームの面に垂直な方向において前記第１のダイパッドに対して前記第２のダイパッドが上方に位置するように段差がつけられており、
前記第１のダイパッドの一面に前記電力用半導体素子を接合するとともに、前記第２のダイパッドに前記制御素子を接合する工程と、
前記リードフレームの面を保ったまま、前記延在パターンの所定部分を屈曲させ、前記リードフレームの面に垂直な方向から見たときに、前記制御素子を、前記電力用半導体素子にオーバーラップさせる工程と、
前記第１のダイパッドの裏面に、放熱部材を接合する工程と、
前記リードフレームを少なくとも外枠部分が露出した状態で上下の金型ではさみ、前記金型内に樹脂を流し込んで、前記放熱部材の放熱面を除いて当該電力用半導体装置を矩形形状に封止する工程と、
を含む電力用半導体装置の製造方法により製造した電力用半導体装置において、
前記延在パターンの所定部分には、前記リードパターンが並列する方向において向きが異なる複数の切欠きが前記延在方向の異なる位置に設けられ、
前記複数の切欠きを開くことにより、前記所定部分が前記リードパターンの面に平行な方向で屈曲していることを特徴とする電力用半導体装置。 A rectangular power semiconductor element for controlling main power and a control element for outputting a control signal for controlling the power semiconductor element are arranged in a stepwise manner in the thickness direction, and are opposed to the rectangular plate shape. A method of manufacturing a power semiconductor device in which a plurality of terminals juxtaposed from each of the side surfaces is arranged using a single lead frame,
The one lead frame includes a first die pad to which the power semiconductor element is bonded and a second die pad to which the control element is bonded together with a lead pattern serving as the plurality of terminals arranged in parallel. A lead pattern is formed so as to be continuous in one end side region and the other end side region in the extending direction of the lead pattern, and an extension pattern extending from the one end side region to the other end side region is formed. And a step is provided so that the second die pad is positioned above the first die pad in a direction perpendicular to the surface of the lead frame.
Bonding the power semiconductor element to one surface of the first die pad and bonding the control element to the second die pad;
A predetermined portion of the extended pattern is bent while maintaining the surface of the lead frame, and the control element is overlapped with the power semiconductor element when viewed from a direction perpendicular to the surface of the lead frame. Process,
Bonding a heat dissipating member to the back surface of the first die pad;
The lead frame is sandwiched between upper and lower molds with at least the outer frame portion exposed, and resin is poured into the mold to seal the power semiconductor device in a rectangular shape except for the heat radiation surface of the heat radiation member And a process of
In a power semiconductor device manufactured by a method for manufacturing a power semiconductor device including:
In the predetermined portion of the extending pattern, a plurality of notches having different directions in the direction in which the lead patterns are arranged in parallel are provided at different positions in the extending direction,
The power semiconductor device, wherein the predetermined portion is bent in a direction parallel to the surface of the lead pattern by opening the plurality of notches . 前記電力用半導体素子がワイドバンドギャップ半導体材料により形成されていることを特徴とする請求項１ないし４のいずれか１項に記載の電力用半導体装置。 5. The power semiconductor device according to claim 1, wherein the power semiconductor element is made of a wide band gap semiconductor material . 6. 前記ワイドバンドギャップ半導体材料は、炭化ケイ素、窒化ガリウム、およびダイヤモンド、のうちのいずれかであることを特徴とする請求項５に記載の電力用半導体装置。 The power semiconductor device according to claim 5 , wherein the wide band gap semiconductor material is any one of silicon carbide, gallium nitride, and diamond .
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* Cited by examiner, † Cited by third party
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015178296A1 (en) 2014-05-20 2015-11-26 三菱電機株式会社 Semiconductor device for electric power
DE112020006890T5 (en) * 2020-03-13 2022-12-22 Mitsubishi Electric Corporation SEMICONDUCTOR DEVICE AND POWER CONVERTER

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55149957U (en) * 1979-04-13 1980-10-29
JPS57170560U (en) * 1981-04-21 1982-10-27
JPS62219649A (en) * 1986-03-20 1987-09-26 Hitachi Ltd Electronic device
JPH06140558A (en) * 1992-10-29 1994-05-20 Sanyo Electric Co Ltd Semiconductor device
JP3067560B2 (en) * 1994-12-02 2000-07-17 松下電器産業株式会社 Electronic component manufacturing method
JP2004022601A (en) * 2002-06-12 2004-01-22 Mitsubishi Electric Corp Semiconductor device
JP2006080300A (en) * 2004-09-09 2006-03-23 Kokusan Denki Co Ltd Lead frame and its manufacturing method
JP2011066289A (en) * 2009-09-18 2011-03-31 Renesas Electronics Corp Method of manufacturing semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9376514B2 (en) 2012-09-20 2016-06-28 Lg Chem, Ltd. Vinyl chloride latex with low energy consumption and method for preparing the same

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