JP2010279842A - 遊技機 - Google Patents
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Abstract
【解決手段】遊技動作を中心統括的に制御する主制御部21と、主制御部21から出力される払出動作用の制御コマンドに基づいて遊技媒体を払出す払出制御部24と、主制御部21から出力される演出動作用の制御コマンドに基づいて演出動作を実行する演出制御部22と、交流電圧を受けて各制御部で使用される複数種類の直流電圧を生成する電源部20と、を有して構成される。交流電圧が遮断されたことを検出して、これに対応するレベルの電源異常信号を、主制御部21及び払出制御部24に出力する電源異常検出回路を、電源部20に設けると共に、電源部20から受けた複数種類の直流電圧の異常レベルを検知して、CPUをリセットするリセット回路を、主制御部及び払出制御部に設けた。
【選択図】図5
Description
号を伝送する接触部分の振動によってチャタリングが生じて、動作中のCPUが異常リセットされてしまう可能性がある。
の適所に各々固定されている。一方、遊技盤5の背面には、主制御基板21、演出制御基板22、画像制御基板23が、表示装置DISPやその他の回路基板と共に固定されている。そして、枠側部材GM1と盤側部材GM2とは、一箇所に集中配置された接続コネクタC1〜C4によって電気的に接続されている。
賞球計数信号や、払出動作の異常に係わるステイタス信号CONを受信している。ステイタス信号CONには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。
第二電源部SDは、ダイオードD1〜D4による全波整流回路と、平滑コンデンサC1と、直流電圧VB(12V)を生成するDC−DCコンバータと、直流電圧Vcc(5V)を生成するDC−DCコンバータと、平滑コンデンサC2,C3とを有して構成されている。2つのDC−DCコンバータは、何れもチョッパ型であり、平滑コンデンサC1を共通的に受けて動作している。第二電源部SDで生成された直流電圧は、演出インタフェイス基板27に伝送された後、適宜に降圧されて、演出インタフェイス基板27と、演出制御基板22と、画像制御基板23とで使用される。
第一電源部FRは、ダイオードD1,D2,D5,D6による全波整流回路と、平滑コンデンサC4と、直流電圧VB(12V)を生成するDC−DCコンバータと、直流電圧Vcc(5V)を生成するDC−DCコンバータと、平滑コンデンサC5,C6と、ダイオードD7及びコンデンサCbとで構成された蓄電部BKとを有して構成されている。この2つのDC−DCコンバータも、チョッパ型であり、平滑コンデンサC4を共通的に受けて動作している。また、蓄電部BKで生成された直流電圧は、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMのデータを保持するバックアップ電源BAKとなる。
電源遮断部CUTは、交流電圧AC24Vから所定レベルの直流電圧を生成する整流部51と、交流電源ラインLN1,LN2の過電圧時にON動作する交流監視部52と、交流監視部52のON動作に対応してOFF動作するスイッチ回路53と、を有して構成されている。
次に、電源監視部MNTについて説明する。電源監視部MNTは、交流電源ラインLN1,LN2の電圧レベルを監視する給電監視部54と、電源電圧Vccを受けて比較基準電圧Voを出力する比較電圧部55と、給電監視部54と比較電圧部55の出力電圧を対比して電源異常を検出する異常検出部56と、システムリセット信号SYSを生成する電源リセット部57と、を有して構成されている。
給電監視部54は、交流電源ラインLN1,LN2に接続された2つのダイオードD10,D11と、ダイオードD10,D11の接続点に接続された抵抗R6及びツェナーダイオードZD3の直列回路と、ツェナーダイオードZD3に並列接続されたダイオードD13及び平滑コンデンサC9の直列回路と、平滑コンデンサC9に並列接続された抵抗R7,R8の直列回路と、抵抗R8を短絡させるコンパレータA3と、を有して構成されている。
そのため、交流入力電源の給電状態であれば、平滑コンデンサC9の両端電圧は、4.5V程度の一定値となる。また、2つの抵抗R7,R8は、その抵抗値がR8>>R7に設定されているので、抵抗R8の両端電圧Vsは、正常レベルの交流電圧AC24Vに対応して約4.5Vとなる。但し、コンパレータA3の出力がLレベルであると、これに対応して、抵抗R8の両端電圧Vsは、ほぼ0Vとなる。なお、抵抗R7は、Lレベル出力時のコンパレータA3に対する電流制限抵抗として機能する。
(1)交流電圧AC24Vが投入された電源投入直後は、抵抗R8がコンパレータA3の出力部によって短絡されるので、抵抗R8の両端電圧Vsがほぼ0Vとなる。
(2)その後、電源電圧Vccが正常レベル近くまで増加すると、コンパレータA3の出力部が開放状態となるので、抵抗R8の両端電圧Vsは、ツェナーダイオードZD3の両端電圧に対応してほぼ4.5Vとなる。
(3)交流電圧AC24Vが遮断状態となると、抵抗R8の両端電圧Vsは、素早く0Vまで降下する。しかし、交流電圧AC24Vが遮断されても、しばらくは、電源電圧Vcc,VBが所定レベルを維持するので、コンパレータA3の出力部は、そのまま開放状態を維持する。
比較電圧部55は、第一電源部FRと第二電源部SDとで別々に生成された2つの電源電圧Vcc,Vccを各アノード端子に受けるダイオードD14,D15と、ダイオードD14,D15の各カソード端子に接続される電流制限抵抗R9と、電圧生成部GNと、が直列に接続されて構成されている。この実施例では、電圧生成部GNとして、シャントレギュレータ(HA17431:RENESAS)を使用している。
異常検出部56は、主制御部21への電源異常信号ABN1を生成するコンパレータA1と、払出制御部24への電源異常信号ABN2を生成するコンパレータA2と、各コンパレータA1,A2のプルアップ抵抗R10,R11と、各コンパレータA1,A2の入力端子間に接続されたコンデンサCsとを有して構成されている。各コンパレータA1,A2のマイナス端子には、比較電圧部55の出力電圧Voが供給され、プラス端子には、抵抗R8の両端電圧Vsが供給されている。なお、コンパレータA1,A2は、先に説明したQUADコンパレータ(NJM2901)に内蔵されている。
プ処理を開始するようになっている。
次に、コンパレータA4で構成された電源リセット部57について説明する。図示の通り、コンパレータA4の出力端子には、プルアップ抵抗R12が接続され、出力端子とプラス端子との間には、抵抗RfとコンデンサCfの直列回路が接続されている。また、コンパレータA4のマイナス端子には、比較電圧部55の出力電圧Voが供給され、プラス端子には、定常状態では2.95V程度の比較電圧V2が供給されている。この比較電圧V2は、第二電源部SDが生成した二種類の電源電圧Vcc,VBを抵抗で分圧して生成されている。
子から出力される基礎リセット信号RS1がLレベルに維持される。なお、このリセットホールド時間Tpo[S]は、外付けコンデンサC10の容量に対応してTpo[S]=105*C10[F]となっている。
に、電源遮断前(前日や停電前)の遊技を再開することもある。そのため、電源投入時には、特に、ラッチ機能を有するデータ入出力用ICを確実にリセット状態にする必要がある。但し、リセットホールド時間は、短くて足りるので、電源電圧監視用IC1を利用して電源リセット信号(基礎リセット信号)RS1を生成している。
、図8(b)の電源監視処理の動作が実行されたことを示すデータであり、この実施例では、電源遮断時のステップST37の処理でバックアップフラグBFLが5AHとされ、電源復帰後のステップST33の処理でゼロクリアされる。
が停止したり、遊技球が詰まっていないかなど、機器内部に異常が生じていないかの判定を含んでいる。
Claims (11)
- 所定の遊技動作の発生を示す検出信号に起因して抽選処理を実行し、遊技者に有利な遊技状態を発生させるか否かを決定する遊技機であって、
遊技動作を中心統括的に制御する主制御部と、前記主制御部から出力される払出動作用の制御コマンドに基づいて遊技媒体を払出す払出制御部と、前記主制御部から出力される演出動作用の制御コマンドに基づいて演出動作を実行する演出制御部と、交流電圧を受けて前記各制御部で使用される複数種類の直流電圧を生成する電源部と、を有して構成され、
前記交流電圧が遮断されたことを検出して、これに対応するレベルの電源異常信号を、前記主制御部及び/又は前記払出制御部に出力する異常検出回路を、前記電源部に設けると共に、
前記電源部から受けた直流電圧の異常レベルを検知して、CPUをリセット可能に構成されたリセット回路を、前記主制御部及び/又は前記払出制御部に設けたことを特徴とする遊技機。 - 前記主制御部及び/又は前記払出制御部には、前記電源部から供給される直流電圧が遮断されても、RAMの記憶内容を維持するバックアップ電源が設けられている請求項1に記載の遊技機。
- 前記電源異常信号を定期的にチェックする監視処理を、前記主制御部及び/又は前記払出制御部に設け、
RAMエリアのデータから算出される管理データをRAMに記憶した上で、前記リセット回路によってCPUがリセットされるのを待機するよう構成されている請求項1又は2に記載の遊技機。 - 前記リセット回路は、前記異常レベルを検知して第一リセット信号を生成する異常検出回路と、前記第一リセット信号に基づいて第二リセット信号を生成する信号生成回路とに区分されて構成されている請求項1〜3の何れかに記載の遊技機。
- 前記信号生成回路は、定期的に供給されるクリア信号が途絶えると、前記異常検出回路の出力に拘らず、CPUを強制リセットするよう構成されている請求項4に記載の遊技機。
- 前記第二リセット信号は、前記主制御部又は前記払出制御部を構成するワンチップマイコンのリセット端子に供給され、
前記第一リセット信号は、データ保持機能を有するICのリセット端子に供給されている請求項4又は5に記載の遊技機。 - 前記主制御部及び前記払出制御部に供給される直流電圧と、前記演出制御部に供給される直流電圧とは、前記電源部に配置された別々の整流回路の出力電圧に基づいて生成されている請求項1〜6の何れかに記載の遊技機。
- 電源異常信号は、前記交流電圧を整流して得られる検査電圧と、前記電源部から出力される直流電圧とを受けるコンパレータ回路によって生成されている請求項1〜7の何れかに記載の遊技機。
- 前記コンパレータ回路は、前記演出制御部に供給される設定レベル1の直流電圧と、前記主制御部及び払出制御部に供給される設定レベル1の直流電圧のうち、いずれか高レベルの直流電圧を選択して受けるよう構成されている請求項8に記載の遊技機。
- 前記コンパレータ回路の第一入力端子には、前記検査電圧が供給され、
前記コンパレータ回路の第二入力端子には、所定レベル以上の電圧を受けない限りOFF動作する一方、所定レベル以上の電圧を受けると一定の出力電圧を維持する回路素子の出力電圧が供給されている請求項8又は9に記載の遊技機。 - 前記電源部は、前記演出制御部のCPUをリセットするためのリセット信号を生成して出力している請求項1〜10の何れかに記載の遊技機。
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