JP2010271768A - Ｃｐｕインターフェース回路及びｃｐｕインターフェース回路の異常状態からの復帰方法 - Google Patents
Ｃｐｕインターフェース回路及びｃｐｕインターフェース回路の異常状態からの復帰方法 Download PDFInfo
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Abstract
【課題】 CPUインターフェース回路内にステートアクセス数を保持したレジスタを持ち、レジスタの設定値によりCPUからの複数のステートアクセスに対応したCPUインターフェース回路において、動作途中にステートアクセス数を保持したレジスタ値が変化してしまった場合、速やかに所望のステートアクセスに復帰することを課題とする。
【解決手段】 現在のステートアクセス数を保持するレジスタと現在より前のステートアクセス数を保持するレジスタを持ち、比較回路により現在と現在より前のレジスタ値を比較し変化を検知したら、CPUに対して割込み信号を発生する。CPUは割込み信号を検知したらCPUインターフェースに対して復帰処理を行う。
【選択図】 図１
【解決手段】 現在のステートアクセス数を保持するレジスタと現在より前のステートアクセス数を保持するレジスタを持ち、比較回路により現在と現在より前のレジスタ値を比較し変化を検知したら、CPUに対して割込み信号を発生する。CPUは割込み信号を検知したらCPUインターフェースに対して復帰処理を行う。
【選択図】 図１
Description
本発明は、CPUの複数のステートアクセスに対応したCPUインターフェース回路とCPUインターフェース回路における異常状態からの復帰方法に関する。
従来、CPUインターフェース回路は、CPUのある特定のステートアクセス(例えば３ステートアクセス)に限定して設計されていた。しかし、汎用性を持たせるために、複数のステートアクセス(例えば３ステート、４ステート、５ステート等)に対応できるようなCPUインターフェース回路が提案されている。ここで、複数のステートアクセスに対応する方法として、CPUインターフェース回路内にステートアクセス数を保持するレジスタを持ち、リセット後の初期設定状態で前記レジスタにステートアクセス数を設定し、以後の動作は設定されたステート数で動作するように設計されたものがある。
従来例として、下記特許文献１などがある。
しかしながら、初期設定状態で所定のステートアクセス数(例えば３ステート)を設定しても、回路の動作中途中に何らかの要因でステートアクセス数を保持するレジスタが変化してしまうと、異なるステートアクセス(例えば5ステート)で動作してしまい、CPUインターフェース回路として誤動作してしまう可能性がある。
そこで本発明では、CPUからの制御信号を所望のパターンの制御信号に変換する制御信号変換回路、回路の状態を制御する状態制御回路、現在のステートアクセス数を保持する第一の記憶手段及び現在より前のステートアクセス数を保持する第二の記憶手段、比較回路、割込み信号発生回路を有することを特徴とするCPUインターフェース回路を提供する。
ここで、前記制御信号変換回路は、CPUからの制御信号をクロック信号に同期することを特徴とする。
前記状態制御回路は、複数の状態を持ち条件により状態遷移することを特徴とする。
前記第一の記憶手段は、前記状態制御回路のある特定の状態でのみCPUからの書き込みができることを特徴とする。
前記比較回路は、前記第一の記憶手段と前記第二の記憶手段で保持された値を比較することを特徴とする。
前記割込み信号発生回路は、前期比較手段で前記第一の記憶手段と前記第二の記憶手段で保持された値の不一致を検知したら、CPUに割込み信号を発生することを特徴とする。
また、CPUはCPUインターフェース回路からの割込み信号を受けて、前記第一の記憶手段及び前記第二の記憶手段に所望のステートアクセス数を設定し直し、異常状態から復帰することが可能となる。
ステートアクセス数を保持するレジスタを持つことにより、CPUからの複数のステートアクセスに対応したCPUインターフェース回路において、動作途中に何らかの要因でステートアクセス数を保持するレジスタが変化して誤動作した場合に速やかに所望のステートアクセスに復帰することが可能となる。
また、ステートアクセス数を保持するレジスタを持つことにより、外部ピンでステートアクセス数を切り替える必要がなくなる為、外部ピンの消耗が発生しない。
（実施例１）
図１は本発明の実施例の構成例を示すブロック図である。CPUインターフェース回路１は、外部CPU２と内部モジュール３との間に配置されるインターフェース回路である。CPUインターフェース回路１は、外部CPU２から出力された制御信号を内部モジュール３に入力できるような制御信号へと変換する機能をもつ。また、CPUインターフェース回路１は、内部モジュール３が形成されている集積回路チップ内に形成されているものとする。
図１は本発明の実施例の構成例を示すブロック図である。CPUインターフェース回路１は、外部CPU２と内部モジュール３との間に配置されるインターフェース回路である。CPUインターフェース回路１は、外部CPU２から出力された制御信号を内部モジュール３に入力できるような制御信号へと変換する機能をもつ。また、CPUインターフェース回路１は、内部モジュール３が形成されている集積回路チップ内に形成されているものとする。
外部CPU２は、CPUインターフェース回路１及び内部モジュール３を包含する集積回路チップに対しての外付けのCPUであり、集積回路チップを制御する制御用CPUとする。また、外部CPU２は、CPUインターフェース回路１からの割込み信号を受け取ると、CPUインターフェース回路１に対して、復帰処理を行う機能をもつ。
CPUインターフェース回路１は、制御信号変換回路４、状態制御回路５、第一の記憶手段６、第二の記憶手段７、比較回路８、割込み信号発生回路９から構成される。
制御信号変換回路４は、図３に示すタイミングチャートのように、外部CPU２からの制御信号を内部モジュール３に対応したパターンの制御信号へと変換する回路である。
状態制御回路５は、ステートマシンで構成され、図２のように複数の状態を持ち、各状態によって異なる動作をする。
第一の記憶手段６は、例えばレジスタで構成され、CPUインターフェース回路１のステートアクセス数が設定保持される。そして、CPUインターフェース回路１は、前記レジスタに設定されたステートアクセス数で動作する。
第二の記憶手段７は、例えばレジスタで構成され、第一の記憶手段より１CLK前の値を保持している。
比較回路８は、第一の記憶手段６と第二の記憶手段７のレジスタ値を逐次比較している。
割込み発生回路９は、前記比較回路８で第一の記憶手段６と第二の比較回路７のレジスタ値に不一致を検知したら、外部CPU２に対して割り込み信号を発生させる。
次に図４及び図５を用いて、ハードウェア及びソフトフェアのシーケンスを説明する。
図４は、ハードウェアのシーケンスを示すフローチャートである。例えば、リセットが検出されたら初期状態に遷移し、外部CPU２からのチップセレクトがアクティブなら初期設定状態に遷移し、初期設定状態でのみCPUインターフェース回路１のステートアクセス数が第一の記憶手段６のレジスタに設定可能である。そして、ステートアクセス数が設定された後、設定ステートアクセスでの動作状態に遷移し、第一の記憶手段６のレジスタに設定されたステートアクセス数でCPUインターフェース回路１は動作する。また、第一の記憶手段６と第二の記憶手段７のレジスタ値の不一致、つまりレジスタ値の変化を検知したら、外部CPU２に対して割込み信号を発生させ初期状態に遷移する。
図５は、ソフトウェアのシーケンスを示すフローチャートである。例えば、リセットを検出したら割込み信号をマスクし、ステートアクセス数を第一の記憶手段６に設定する処理を行う。そして、割込み信号のマスクを解除した後、１ステップのWrite動作またはRead動作が可能な状態となり命令が終了するまで実行される。動作途中に割り込み信号が検出されると復帰処理を行い、復帰処理が終わったら、Write動作またはRead動作が可能な状態へと移る。次に復帰処理の一例を説明する。まず割込み信号をマスクし、ステートアクセス数を第一の記憶手段６に設定する処理を行う。そして、割込み信号のマスクを解除する。この復帰処理では、必要に応じて内部モジュール３の図示しない内部レジスタを初期化する為に、再度リセット後の初期化と同様なレジスタ設定を行うことも可能とする。
以上、本発明の実施例を説明してきたが、具体的な構成はこの実施例に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更なども含まれる。
１ CPUインターフェース
２ 外部CPU
３ 内部モジュール
４ 制御信号変換回路
５ 状態制御回路
６ 第一の記憶手段
７ 第二の記憶手段
８ 比較回路
９ 割込み信号発生回路
２ 外部CPU
３ 内部モジュール
４ 制御信号変換回路
５ 状態制御回路
６ 第一の記憶手段
７ 第二の記憶手段
８ 比較回路
９ 割込み信号発生回路
Claims (7)
- CPUからの制御信号を所望のパターンの制御信号に変換する制御信号変換回路、回路の状態を制御する状態制御回路、現在のステートアクセス数を保持する第一の記憶手段及び現在より前のステートアクセス数を保持する第二の記憶手段、比較回路、割込み信号発生回路を有することを特徴とするCPUインターフェース回路。
- 前記制御信号変換回路は、CPUからの制御信号をクロック信号に同期することを特徴とする請求項１に記載のCPUインターフェース回路。
- 前記状態制御回路は、複数の状態を持ち条件により状態遷移することを特徴とする請求項１に記載のCPUインターフェース回路。
- 前記第一の記憶手段は、前記状態制御回路のある特定の状態でのみCPUからの書き込みができることを特徴とする請求項１に記載のCPUインターフェース回路。
- 前記比較回路は、前記第一の記憶手段と前記第二の記憶手段で保持された値を比較することを特徴とする請求項１に記載のCPUインターフェース回路。
- 前記割込み信号発生回路は、前期比較手段で前記第一の記憶手段と前記第二の記憶手段で保持された値の不一致を検知したら、CPUに割込み信号を発生することを特徴とする請求項1に記載のCPUインターフェース回路。
- 前記CPUは割込み信号を検知したら、前記第一の記憶手段及び前記第二の記憶手段を設定することを特徴とする復帰方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009120856A JP2010271768A (ja) | 2009-05-19 | 2009-05-19 | Ｃｐｕインターフェース回路及びｃｐｕインターフェース回路の異常状態からの復帰方法 |
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Cited By (1)
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|---|---|---|---|---|
| US20190278723A1 (en) * | 2018-03-09 | 2019-09-12 | Kabushiki Kaisha Toshiba | I/o expansion device, control system, and automotive system |
-
2009
- 2009-05-19 JP JP2009120856A patent/JP2010271768A/ja active Pending
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| US20190278723A1 (en) * | 2018-03-09 | 2019-09-12 | Kabushiki Kaisha Toshiba | I/o expansion device, control system, and automotive system |
| CN110244594A (zh) * | 2018-03-09 | 2019-09-17 | 株式会社东芝 | I/o扩展装置及控制系统 |
| JP2019159531A (ja) * | 2018-03-09 | 2019-09-19 | 株式会社東芝 | Ｉ／ｏ拡張装置及び制御システム |
| US10838889B2 (en) | 2018-03-09 | 2020-11-17 | Kabushiki Kaisha Toshiba | I/O expansion device, control system, and automotive system |
| CN110244594B (zh) * | 2018-03-09 | 2022-07-26 | 株式会社东芝 | I/o扩展装置及控制系统 |
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