JP2010232308A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】製造技術の限界によりトランジスタの最小サイズが決まるため、ＲＯＭの高容量化にも限界があるという課題があった。
【解決手段】本発明の不揮発性半導体記憶装置は、ＥＥＰＲＯＭとマスクＲＯＭとを一体とした不揮発性半導体記憶装置であり、メモリトランジスタの電荷蓄積膜に蓄える電荷の有無によりデータを記憶するＥＥＰＲＯＭと選択コンタクトホールの有無によりデータを記憶するマスクＲＯＭとを同一平面上に構成する。これにより、トランジスタサイズを小さくすることなく、ＲＯＭ容量を増やすことが可能となる。
【選択図】図１

Description

この発明は、不揮発性半導体記憶装置に関するものである。

不揮発性半導体記憶装置は、電荷を電荷蓄積膜に蓄積することでデータを記憶する。ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ：電気的に書き換え可能な不揮発性メモリ）には、大別して電荷蓄積膜の種類が異なる２つの構造がある。
１つは、ゲート絶縁膜上に電荷蓄積膜となる浮遊ゲートと呼ばれる導電体を酸化膜などで囲って電気的に絶縁された状態で設け、その浮遊ゲートに電荷を蓄積するＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ：フローティングゲート）型である。

もう１つは、複数の絶縁膜を積層させた電荷蓄積膜を有し、この電荷蓄積膜内の電荷トラップに蓄積する電荷量を制御することによって情報の記憶を行うＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型やＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型である。

電荷蓄積膜に電子を蓄積した状態、すなわち書き込みデータを記憶している状態のしきい値電圧をＶｔｗ、電荷蓄積膜にホールを蓄積した状態、すなわち消去データを記憶している状態のしきい値電圧をＶｔｅ、電荷蓄積膜に電子もホールも蓄積していない状態のしきい値電圧、つまり、熱平衡状態しきい値電圧をＶ０と呼ぶ。

ここで、メモリ素子に記憶されているデータを読み出す時にメモリ素子のゲート電極に印加する電圧Ｖｃｇの値を、Ｖｔｅ＜Ｖｃｇ＜Ｖｔｗの関係が成り立つように設定すると、メモリ素子のドレイン電流が、書き込みデータを記憶している状態では流れず、消去データを記憶している状態では流れるため、書き込みデータと消去データとの判別が可能となる。

上記の電荷を電荷蓄積膜に蓄積することでデータを記憶する不揮発性半導体記憶装置とは別の不揮発性半導体記憶装置もあり、代表的なものにマスクＲＯＭがある。マスクＲＯＭは、記憶データをＬＳＩの製造過程において書き込んだＲＯＭである。マスクＲＯＭには、大別して書き込み方法の異なる２つの種類がある。
１つは、ＭＯＳトランジスタのチャネル領域の不純物濃度を調節することで、上記ＥＥＰＲＯＭと同様に大小２つのしきい値電圧を作り出し、ドレイン電流の有無により記憶データを判別するものである。
もう1つは、ＭＯＳトランジスタのドレインコンタクトホールの有無によるもので、こちらもドレイン電流の有無により記憶データを判別する。

ＥＥＰＲＯＭおよびマスクＲＯＭでは、記憶データ１ビットに対してＭＯＳトランジスタが１個ないし２個必要であり、ＲＯＭ容量の増加に比例してＲＯＭのセル面積も大きくなるため、近年の不揮発性半導体記憶装置における高集積化、チップサイズの小型化の要請に反するという問題がある。
そのような問題に対応するための、ＲＯＭのセル面積が大きくなることに対処する方法としては、いくつかの提案を見るところである（例えば、特許文献１参照。）。

図５は、特許文献１に示した従来技術に記載の半導体記憶装置における１セル部分の断面構造の説明図であり、図６は、図５に示す１セル部分の等価回路図であり、図７は、回
路構成を説明するための等価回路図である。

図５において、１００はメモリセル、１０１は半導体基板、１０２はドレイン領域、１０３はソース領域、１０４は不純物領域、１０５は電荷蓄積膜、１０６はゲート、１０７はサイドウォールである。
半導体基板１０１と不純物領域１０４とはＰ型であり、ドレイン領域１０２とソース領域１０３とはＮ型である。

図６において、Ｓはソース端子、Ｄはドレイン端子、Ｇはゲート端子、ＤＤはダイオード、ＭＴはメモリトランジスタである。
ソース領域１０３と不純物領域１０４とでダイオードＤＤが形成され、電荷蓄積膜１０５とゲート１０６とでメモリトランジスタＭＴが形成される。

図７において、Ｓ１はソースライン、Ｄ１およびＤ２はドレインライン、Ｇ１およびＧ２はゲートライン、ＤＤ１〜ＤＤ４はダイオード、ＭＴ１〜ＭＴ４はメモリトランジスタである。

特許文献１に示した従来技術の消去および書き込み動作について図５を用いて説明する。
データの消去は、ドレイン領域１０２、ソース領域１０３およびゲート１０６に０Ｖ、半導体基板１０１に１０Ｖを印加し、電荷蓄積膜１０５に蓄積された電荷を引き出すことで、ＲＯＭ内の全セルに対して一括で行う。

データの書き込みは、書き込みをするメモリセルに対して、半導体基板１０１、ドレイン領域１０２およびソース領域１０３に０Ｖ、ゲート１０６に１２Ｖを印加し、電荷蓄積膜１０５に電荷を蓄積することで行う。

次に、特許文献１に示した従来技術の書き込み阻止の動作について図６および図７を用いて説明する。
図７において、メモリトランジスタＭＴ１に書き込みを行い、メモリトランジスタＭＴ２〜ＭＴ４には書き込みを行わない場合、ゲートラインＧ１に１２Ｖ、ソースラインＳ１、ドレインラインＤ１およびゲートラインＧ２に０Ｖ、ドレインラインＤ２に７Ｖを印加する。図示はしないが、半導体基板には０Ｖを印加する。

このように電圧を印加することで、メモリトランジスタＭＴ３およびＭＴ４のゲート端子に半導体基板と同電位である０Ｖを印加し、書き込みを阻止する。
メモリトランジスタＭＴ２は、メモリトランジスタＭＴ１とゲートラインＧ１が共通であるため、ゲート端子に１２Ｖが印加されてしまう。しかし、メモリトランジスタＭＴ２のドレイン端子に７Ｖを印加することで、ダイオードＤＤ２に逆方向の電圧が印加され電流の流れを止めるため、電荷蓄積膜の下の半導体基板の表面のチャネル領域がチャージアップされ、チャネル領域とゲート端子との電位差が小さくなるため、書き込みは行われない。

次に、特許文献１に示した従来技術の読み出しの動作について図５および図６を用いて説明する。
記憶したデータの読み出しは、ソース領域１０３およびゲート１０６に５Ｖを印加することで行う。ソース領域１０３に５Ｖを印加すると、ダイオードＤＤに順方向の電圧が印加されることになり、容易に電流が流れる。このとき、メモリセルに書き込みが行われていればメモリトランジスタＭＴはＯＦＦになり、消去が行われていればメモリトランジスタＭＴはＯＮとなるため、記憶したデータの判別が可能となる。

特許文献１に示された従来技術は、メモリトランジスタＭＴのソース側に、ドレイン領域１０２からソース領域１０３へ流れる電流が逆方向となるダイオードＤＤを設けたことにより、書き込み阻止のためにメモリトランジスタＭＴのソース側に選択トランジスタを設ける必要がなくなり、ＲＯＭのセル面積が小さくなるという特徴を有している。

特開平５−３２６８９２号公報（第６頁、第１−２図）

特許文献１に示した従来技術は、確かにＲＯＭのセル面積が小さくなる技術であるものの、１つのメモリセルに記憶できるデータは従来と変わらず１ビットであり、より高い高集積化の要請には応えられないという問題がある。

この発明は、このような問題を解決するためになされたものであり、１つのメモリセルに記憶できるデータを１ビットよりも増やすことを目的とする。

上記課題を解決するために、本発明は以下のような構成を採用する。

マスクＲＯＭとＥＥＰＲＯＭとを有する不揮発性半導体記憶装置であって、半導体基板上の所定の活性化領域に所定の間隔を有してなると共に、同一の電荷蓄積膜を有する複数のメモリゲートを有するメモリセルを有し、活性化領域に、メモリゲートに隣接してマスクＲＯＭを構成するためのソースコンタクトホールを設け、メモリゲートを挟みソースコンタクトホールと対向する領域に選択コンタクトホールを設けることで、マスクＲＯＭがＥＥＰＲＯＭと同一平面上に隣接して構成されることを特徴とする。

このような構成にすることで、メモリセルの大きさを大きくすることなく、メモリ容量を増やすことができる。

選択コンタクトホールの数は、ソースコンタクトホールが隣接するメモリゲートの数と同数であるようにしてもよい。

このような構成にすることで、１つのメモリセルあたりに記憶できるデータのビット数を２ビットにすることができる。

電荷蓄積膜は複数の絶縁膜を積層するようにしてもよい。

従来技術においても、このようなＭＯＮＯＳ型の構成とすることで、隣接するメモリセル間での電気的干渉が起こるＦＧ型よりも高集積化が可能であるが、本発明では、そのＭＯＮＯＳ型を更に高集積化することができる。

本発明の不揮発性半導体記憶装置は、ＥＥＰＲＯＭとマスクＲＯＭとを１つのメモリセルに構成できるから、メモリセルの大きさを大きくすることなく、メモリ容量を増やすことができる。このようにすれば、少ない占有面積でより大きな記憶容量を得ることができる。

本発明による不揮発性半導体記憶装置の第１の実施形態の構造を説明するための平面図である。 図１の切断線Ａ−Ａ´間の断面構造を説明するための断面図である。 本発明による不揮発性半導体記憶装置の第２の実施形態を説明するための等価回路図である。 本発明による不揮発性半導体記憶装置の第３の実施形態を説明するための等価回路図である。 特許文献１に示す従来技術の半導体記憶装置の断面構造を説明するための断面図である。 特許文献１に示す従来技術の半導体記憶装置の１セル部分の等価回路図である。 特許文献１に示す従来技術の半導体記憶装置の回路構成を説明するための等価回路図である。

本発明の不揮発性半導体記憶装置は、メモリトランジスタの電荷蓄積膜に蓄える電荷の有無によりデータを記憶するＥＥＰＲＯＭと、選択コンタクトホールの有無によりデータを記憶するマスクＲＯＭと、を半導体基板上の同一平面上に構成する。これにより、メモリトランジスタのゲート間隔を拡げることなく、１つのメモリセルあたりに記憶できるデータを１ビットよりも多い、最大で２ビットにまで増やすことが可能である。
なお、ＥＥＰＲＯＭは、その電荷蓄積膜を複数の絶縁膜を積層するＭＯＮＯＳ型を用いる例で説明する。ＭＯＮＯＳ型のＥＥＰＲＯＭは、隣接するメモリセル間での電気的干渉が起こるＦＧ型よりも高集積化が可能である。また、低い書き込みおよび消去電圧で運用できるため、便利である。
以下、図面を用いて実施形態を説明するが、説明においては、中間絶縁膜など説明に関係のない要素については、省略している。

［第１の実施形態の構造説明：図１、図２］
図１は、本発明の不揮発性半導体記憶装置の第１の実施形態の構造を説明する平面図である。図２は、図１の切断線Ａ−Ａ´間の断面構造を説明する断面図である。
図２においては、図を見やすくするためにマスクＲＯＭのソース配線とドレイン配線とは省略している。
第１の実施形態では、１つのメモリトランジスタで不揮発性半導体記憶装置を構成する例を示すものである。

図１および図２において、２００は本発明の不揮発性半導体記憶装置である。なお、不揮発性半導体記憶装置２００は、ＥＥＰＲＯＭとマスクＲＯＭとを一体に構成しているが、便宜上、ＥＥＰＲＯＭ２０１、マスクＲＯＭ２０２と呼ぶことにする。

ＳＥはＥＥＰＲＯＭ２０１のソース配線、ＣＨＳＥはＥＥＰＲＯＭ２０１のソース側のコンタクトホール、ＤＥはＥＥＰＲＯＭ２０１のドレイン配線、ＣＨＤＥはＥＥＰＲＯＭ２０１のドレイン側のコンタクトホールである。
ＳＭはマスクＲＯＭ２０２のソース配線、ＣＨＳＭはマスクＲＯＭ２０２のソース側のコンタクトホール、ＤＭはマスクＲＯＭ２０２のドレイン配線、ＣＨＤＭはマスクＲＯＭ２０２のドレイン側の選択コンタクトホールである。

同様に、１はｐ型の半導体基板、２はｎ型のドレイン領域、３はｎ型のソース領域、５は電荷蓄積膜、６はゲート、８はフィールド酸化膜、９は中間絶縁膜、１０はチャネル領
域である。

ドレイン領域２とソース領域３とは、半導体基板１の表層部に所定の間隔をあけて形成している。半導体基板１上には、ドレイン領域２とソース領域３とを橋渡しする領域であるチャネル領域１０の上部に電荷蓄積膜５を設けている。電荷蓄積膜５上にはゲート６を設けている。
フィールド酸化膜８は、ドレイン領域２とソース領域３とチャネル領域１０とを設けていない半導体基板１上に設けており、素子分離膜の役割を有している。

ソース領域３上にはコンタクトホールＣＨＳＥおよびＣＨＳＭを、ドレイン領域２上にはコンタクトホールＣＨＤＥおよび選択コンタクトホールＣＨＤＭを、それぞれ設けている。
中間絶縁膜９は、半導体基板１の表層部の上部にゲート６、ドレイン領域２およびソース領域３、フィールド酸化膜８を覆うように設けており、コンタクトホールＣＨＳＥ、ＣＨＳＭ、ＣＨＤＥ、選択コンタクトホールＣＨＤＭが形成されている。つまり、各コンタクトホールは、中間絶縁膜９の開口部である。換言すると、各コンタクトホールを設けていない領域が中間絶縁膜９で覆われている。
選択コンタクトホールＣＨＤＭを設けない場合は、図１および図２で示す選択コンタクトホールＣＨＤＭの領域は中間絶縁膜９を設ける。

ＥＥＰＲＯＭ２０１は、チャネル領域１０、電荷蓄積膜５、ゲート６、ドレイン領域２およびソース領域３、コンタクトホールＣＨＳＥおよびＣＨＤＥ、ソース配線ＳＥ、ドレイン配線ＤＥで構成する。
マスクＲＯＭ２０２は、チャネル領域１０、電荷蓄積膜５、ゲート６、ドレイン領域２およびソース領域３、コンタクトホールＣＨＳＭ、選択コンタクトホールＣＨＤＭ、ソース配線ＳＭ、ドレイン配線ＤＭで構成する。

［第１の実施形態のデータ書き込み動作の説明：図１、図２］
次に、第１の実施形態のデータ書き込み動作を引き続き図１および図２を用いて説明する。

ＥＥＰＲＯＭ２０１は、電荷蓄積膜５に蓄積する電荷の有無によりデータを記憶する。電荷を蓄積した状態を書き込み状態（書き込みデータを記憶した状態）、電荷を蓄積していない状態を消去状態（消去データを記憶した状態）という。

ＥＥＰＲＯＭ２０１を消去状態とするためには、半導体基板１とソース配線ＳＥとドレイン配線ＤＥとに例えば０Ｖを印加し、ゲート６に例えば−１０Ｖを印加することにより、電荷蓄積膜５に蓄積された電荷を半導体基板１に引き出す。

ＥＥＰＲＯＭ２０１を書き込み状態とするためには、半導体基板１とソース配線ＳＥとドレイン配線ＤＥとに例えば０Ｖを印加し、ゲート６に例えば１０Ｖを印加することにより、電荷蓄積膜５に電荷を蓄積する。

マスクＲＯＭ２０２は、選択コンタクトホールＣＨＤＭの有無によりデータを記憶する。選択コンタクトホールＣＨＤＭを形成していない状態を書き込み状態（書き込みデータを記憶した状態）、選択コンタクトホールＣＨＤＭを形成した状態を消去状態（消去データを記憶した状態）という。

マスクＲＯＭ２０２を消去状態とするためには、不揮発性半導体記憶装置２００の製造工程の中の中間絶縁膜９を開口する工程において、選択コンタクトホールＣＨＤＭを形成
する。

マスクＲＯＭ２０２を書き込み状態とするためには、不揮発性半導体記憶装置２００の製造工程の中の中間絶縁膜９を開口する工程において、選択コンタクトホールＣＨＤＭは形成しない。

［第１の実施形態のデータ読み出し動作の説明：図１、図２］
次に、第１の実施形態のデータ読み出し動作を引き続き図１および図２を用いて説明する。

不揮発性半導体記憶装置２００を構成するＥＥＰＲＯＭ２０１のメモリセルにおいて、書き込み状態のしきい値電圧をＶｗ、消去状態のしきい値電圧をＶｅとする。
不揮発性半導体記憶装置２００を構成するＥＥＰＲＯＭ２０１およびマスクＲＯＭ２０２の読み出し動作でゲートに印加する読み出し電圧をＶｒ１、Ｖｒ２およびＶｒ３とする。
ここで、Ｖｒ１、Ｖｒ２およびＶｒ３は、以下の条件を満たす値に設定する。
Ｖｒ１＜Ｖｅ＜Ｖｒ２＜Ｖｗ＜Ｖｒ３

ＥＥＰＲＯＭ２０１に記憶したデータを読み出すには、ゲート６にＶｒ２を印加し、ソース配線ＳＥに例えば２Ｖ、ドレイン配線ＤＥに例えば０Ｖを印加する。

電荷蓄積膜５が書き込み状態であれば、ゲート６にＶｗよりも低いＶｒ２を印加してもチャネル領域１０は電流の経路とはならないため、ソース配線ＳＥからドレイン配線ＤＥへは電流は流れない。
一方、電荷蓄積膜５が消去状態であれば、ゲート６にＶｅよりも高いＶｒ２を印加することでチャネル領域１０が電流の経路となるため、ソース配線ＳＥからドレイン配線ＤＥへと電流が流れる。
よって、ドレイン配線ＤＥへの電流の有無により記憶データの判別が可能となる。

マスクＲＯＭ２０２に記憶したデータを読み出すには、ゲート６にＶｒ３を印加し、ソース配線ＳＭに例えば２Ｖ、ドレイン配線ＤＭに例えば０Ｖを印加する。
ゲート６にＶｅおよびＶｗよりも高いＶｒ３を印加することで、電荷蓄積膜５に蓄積する電荷の有無によらずにチャネル領域１０は電流の経路となる。

選択コンタクトホールＣＨＤＭを形成しておらず書き込み状態であれば、選択コンタクトホールＣＨＤＭによる電流の経路がないため、ソース配線ＳＭからドレイン配線ＤＭへは電流は流れない。
一方、選択コンタクトホールＣＨＤＭを形成しており消去状態であれば、選択コンタクトホールＣＨＤＭによる電流の経路があるため、ソース配線ＳＭからドレイン配線ＤＭへと電流が流れる。
よって、ドレイン配線ＤＭへの電流の有無により記憶データの判別が可能となる。

以上、電荷蓄積膜５に蓄える電荷の有無によりデータを記憶するＥＥＰＲＯＭ２０１と選択コンタクトホールＣＨＤＭの有無によりデータを記憶するマスクＲＯＭ２０２とを同一平面上に構成することにより、第１の実施形態における不揮発性半導体記憶装置２００は、１つのメモリセルに２ビットのデータを記憶することが可能となる。

［第２の実施形態の回路構成の説明：図３］
図３は、第２の実施形態の回路構成を説明する等価回路図である。
第２の実施形態は、メモリトランジスタが複数あり、ＥＥＰＲＯＭがＮＡＮＤ回路である場合である。各メモリトランジスタの平面構造および断面構造は、既に説明した第１の実施形態と同様であるのでその説明は省略する。

図３において、３００は不揮発性半導体記憶装置である。なお、不揮発性半導体記憶装置３００にあっても、一体で構成するＥＥＰＲＯＭとマスクＲＯＭとは、それぞれ、ＥＥＰＲＯＭ３０１、マスクＲＯＭ３０２と呼ぶことにする。
ＳＥはＥＥＰＲＯＭ３０１のソース配線、ＤＥはＥＥＰＲＯＭ３０１のドレイン配線、ＳＭはマスクＲＯＭ３０２のソース配線、ＤＭはマスクＲＯＭ３０２のドレイン配線、ＣＨＤＭ１〜ＣＨＤＭｎはマスクＲＯＭ３０２のドレイン側の選択コンタクトホールである。ＳＳはスイッチである
ＭＴ１〜ＭＴｍは、第１の実施形態で既に説明したゲートと電荷蓄積膜とチャネル領域とにより構成するメモリトランジスタである。

メモリトランジスタＭＴ１〜ＭＴｍとソース配線ＳＥとドレイン配線ＤＥとでＥＥＰＲＯＭ３０１を構成する。
選択コンタクトホールＣＨＤＭ１〜ＣＨＤＭｎとメモリトランジスタＭＴ１〜ＭＴｍとソース配線ＳＭとドレイン配線ＤＭとでマスクＲＯＭ３０２を構成する。

［不揮発性半導体記憶装置の第２の実施形態のデータ書き込み動作の説明：図３］
次に、第２の実施形態のデータ書き込み動作を引き続き図３を用いて説明する。

ＥＥＰＲＯＭ３０１を消去状態とするためには、ソース配線ＳＥとドレイン配線ＤＥとに例えば０Ｖを印加し、メモリトランジスタＭＴ１〜ＭＴｍの全てのゲートに例えば−１０Ｖを印加することにより、メモリトランジスタＭＴ１〜ＭＴｍの全ての電荷蓄積膜に蓄積された電荷を一括で引き出す。

ＥＥＰＲＯＭ３０１を書き込み状態とするためには、メモリトランジスタＭＴ１〜ＭＴｍの中の書き込みをしないメモリトランジスタのゲートとソース配線ＳＥとドレイン配線ＤＥとに例えば０Ｖを印加し、メモリトランジスタＭＴ１〜ＭＴｍの中の書き込みをするメモリトランジスタのゲートに例えば１０Ｖを印加することにより、メモリトランジスタＭＴ１〜ＭＴｍの中から選択的に電荷蓄積膜に電荷を蓄積する。

マスクＲＯＭ３０２を消去状態とするためには、不揮発性半導体記憶装置３００の製造工程で、選択コンタクトホールＣＨＤＭ１〜ＣＨＤＭｎの中の消去をする選択コンタクトホールを選択的に形成する。

マスクＲＯＭを書き込み状態とするためには、不揮発性半導体記憶装置３００の製造工程で、選択コンタクトホールＣＨＤＭ１〜ＣＨＤＭｎの中の書き込みをする選択コンタクトホールを選択的に形成しない。

［第２の実施形態のデータ読み出し動作の説明：図３］
次に、第２の実施形態のデータ読み出し動作を引き続き図３を用いて説明する。
ここで、Ｖｗ、Ｖｅ、Ｖｒ１、Ｖｒ２およびＶｒ３は、既に説明した第１の実施形態と同様で、Ｖｗは書き込み状態のしきい値電圧、Ｖｅは消去状態のしきい値電圧、Ｖｒ１、Ｖｒ２およびＶｒ３は読み出し電圧であり、以下の条件を満たす値である。
Ｖｒ１＜Ｖｅ＜Ｖｒ２＜Ｖｗ＜Ｖｒ３

まず、ＥＥＰＲＯＭ３０１に記憶したデータの読み出し動作を説明する。
メモリトランジスタＭＴ１に記憶したデータを読み出す場合、メモリトランジスタＭＴ
１のゲートにＶｒ２を印加し、メモリトランジスタＭＴ２〜ＭＴｍのゲートにＶｒ３を印加し、ソース配線ＳＥに例えば２Ｖ、ドレイン配線ＤＥに例えば０Ｖを印加する。

メモリトランジスタＭＴ２〜ＭＴｍのゲートにＶｅおよびＶｗよりも高いＶｒ３を印加することで、メモリトランジスタＭＴ２〜ＭＴｍのチャネル領域は電荷蓄積膜に蓄積する電荷の有無によらずに電流の経路となる。全てのスイッチＳＳは、ＯＦＦ状態とする。

メモリトランジスタＭＴ１の電荷蓄積膜が書き込み状態であれば、ゲートにＶｗよりも低いＶｒ２を印加してもチャネル領域は電流の経路とはならないため、ソース配線ＳＥからドレイン配線ＤＥへは電流は流れない。
一方、メモリトランジスタＭＴ１の電荷蓄積膜が消去状態であれば、ゲートにＶｅよりも高いＶｒ２を印加することでチャネル領域が電流の経路となるため、ソース配線ＳＥからドレイン配線ＤＥへと電流が流れる。
よって、ドレイン配線ＤＥへの電流の有無によりメモリトランジスタＭＴ１に記憶したデータの判別が可能となる。

メモリトランジスタＭＴ２〜ＭＴｍに記憶したデータを読み出す場合についても、メモリトランジスタＭＴ１の読み出し動作と同様に、読み出しをするメモリトランジスタのゲートにＶｒ２を、それ以外のメモリトランジスタのゲートにＶｒ３を印加することで、記憶したデータの判別が可能となる。
以上の説明に従いメモリトランジスタＭＴ１〜ＭＴｍに記憶したデータを読み出すことで、ＥＥＰＲＯＭ３０１の読み出し動作が完了する。

次に、マスクＲＯＭ３０２に記憶したデータの読み出し動作を説明する。
選択コンタクトホールＣＨＤＭ１に記憶したデータを読み出す場合、選択コンタクトホールＣＨＤＭ１に隣接するメモリトランジスタＭＴ１のゲートにＶｒ３を印加し、メモリトランジスタＭＴ２〜ＭＴｍのゲートにＶｒ１を印加し、ソース配線ＳＭに例えば２Ｖ、ドレイン配線ＤＭに例えば０Ｖを印加する。

メモリトランジスタＭＴ１のゲートにＶｅおよびＶｗよりも高いＶｒ３を印加することで、メモリトランジスタＭＴ１のチャネル領域は電荷蓄積膜に蓄積する電荷の有無によらずに電流の経路となる。
メモリトランジスタＭＴ２〜ＭＴｍのゲートにＶｅおよびＶｗよりも低いＶｒ１を印加することで、メモリトランジスタＭＴ２〜ＭＴｍのチャネル領域は電荷蓄積膜に蓄積する電荷の有無によらずに電流の経路とはならない。全てのスイッチＳＳは、ＯＮ状態とする。

選択コンタクトホールＣＨＤＭ１が書き込み状態であれば、選択コンタクトホールＣＨＤＭ１による電流の経路がないため、ソース配線ＳＭからドレイン配線ＤＭへは電流は流れない。
一方、選択コンタクトホールＣＨＤＭ１が消去状態であれば、選択コンタクトホールＣＨＤＭ１による電流の経路があるため、ソース配線ＳＭからドレイン配線ＤＭへと電流が流れる。
よって、ドレイン配線ＤＭへの電流の有無により選択コンタクトホールＣＨＤＭ１に記憶したデータの判別が可能となる。

選択コンタクトホールＣＨＤＭ２〜ＣＨＤＭｎに記憶したデータを読み出す場合についても、選択コンタクトホールＣＨＤＭ１の読み出し動作と同様に、読み出しをする選択コンタクトホールに隣接するメモリトランジスタのゲートにＶｒ３を、それ以外のメモリトランジスタのゲートにＶｒ１を印加することで、記憶したデータの判別が可能となる。
以上の説明に従い選択コンタクトホールＣＨＤＭ１〜ＣＨＤＭｎに記憶したデータを読み出すことで、マスクＲＯＭ３０２の読み出し動作が完了する。

以上、メモリトランジスタＭＴ１〜ＭＴｍの電荷蓄積膜に蓄える電荷の有無によりデータを記憶するＥＥＰＲＯＭ３０１と選択コンタクトホールＣＨＤＭ１〜ＣＨＤＭｎの有無によりデータを記憶するマスクＲＯＭ３０２とを同一平面上に構成することにより、第２の実施形態の不揮発性半導体記憶装置３００は、メモリトランジスタＭＴ１〜ＭＴｍのゲート間隔を拡げることなく、１つのメモリセルあたりに記憶できるデータを１ビットよりも多くすることができる。そのビット数の上限は、以下の式で示すことができる。
ビット数の上限＝［（ｍ＋ｎ）／ｍ］

ここで、選択コンタクトホールＣＨＤＭの数を表すｎの上限はメモリトランジスタＭＴの数を表すｍである。
ｎを上限であるｍと同数とすることで、上記の式で示すビット数の上限を、最大値である２ビットとすることができる。

［第３の実施形態の回路構成の説明：図４］
図４は、第３の実施形態の回路構成を説明する等価回路図である。
第３の実施形態はメモリトランジスタが複数あり、ＥＥＰＲＯＭがＮＯＲ回路である場合である。各メモリトランジスタの平面構造および断面構造は、既に説明した第１の実施形態と同様であるが、第３の実施形態においては、マスクＲＯＭのソース配線ＳＭの代わりにＥＥＰＲＯＭのソース配線ＳＥを使用することが可能であり、以下の説明もＥＥＰＲＯＭのソース配線ＳＥを使用する場合について示す。

図４において、４００は不揮発性半導体記憶装置である。なお、不揮発性半導体記憶装置４００にあっても、一体で構成するＥＥＰＲＯＭとマスクＲＯＭとは、それぞれ、ＥＥＰＲＯＭ４０１、マスクＲＯＭ４０２と呼ぶことにする。
ＳＥはＥＥＰＲＯＭ４０１のソース配線、ＤＥはＥＥＰＲＯＭ４０１のドレイン配線、ＤＭはマスクＲＯＭ４０２のドレイン配線、ＣＨＤＭ１〜ＣＨＤＭｍはマスクＲＯＭ４０２のドレイン側の選択コンタクトホール、ＭＴ１〜ＭＴｍは第１の実施形態で既に説明したゲートと電荷蓄積膜とチャネル領域とにより構成するメモリトランジスタ、ＳＳはスイッチである。

メモリトランジスタＭＴ１〜ＭＴｍとソース配線ＳＥとドレイン配線ＤＥとでＥＥＰＲＯＭ４０１を構成する。
選択コンタクトホールＣＨＤＭ１〜ＣＨＤＭｍとメモリトランジスタＭＴ１〜ＭＴｍとソース配線ＳＥとドレイン配線ＤＭとでマスクＲＯＭ４０２を構成する。

［第３の実施形態のデータ書き込み動作の説明：図４］
次に、第３の実施形態のデータ書き込み動作を引き続き図４を用いて説明する。

ＥＥＰＲＯＭ４０１を消去状態とするためには、ソース配線ＳＥとドレイン配線ＤＥとに例えば０Ｖを印加し、メモリトランジスタＭＴ１〜ＭＴｍの全てのゲートに例えば−１０Ｖを印加することにより、メモリトランジスタＭＴ１〜ＭＴｍの全ての電荷蓄積膜に蓄積された電荷を一括で引き出す。

ＥＥＰＲＯＭ４０１を書き込み状態とするためには、メモリトランジスタＭＴ１〜ＭＴｍの中の書き込みをしないメモリトランジスタのゲートとソース配線ＳＥとドレイン配線ＤＥとに例えば０Ｖを印加し、メモリトランジスタＭＴ１〜ＭＴｍの中の書き込みをする
メモリトランジスタのゲートに例えば１０Ｖを印加することにより、メモリトランジスタＭＴ１〜ＭＴｍの中から選択的に電荷蓄積膜に電荷を蓄積する。

マスクＲＯＭ４０２を消去状態とするためには、不揮発性半導体記憶装置４００の製造工程で、選択コンタクトホールＣＨＤＭ１〜ＣＨＤＭｍの中の消去をする選択コンタクトホールを選択的に形成する。

マスクＲＯＭ４０２を書き込み状態とするためには、不揮発性半導体記憶装置４００の製造工程で、選択コンタクトホールＣＨＤＭ１〜ＣＨＤＭｍの中の書き込みをする選択コンタクトホールを選択的に形成しない。

［第３の実施形態のデータ読み出し動作の説明：図４］
次に、第３の実施形態のデータ読み出し動作を引き続き図４を用いて説明する。
ここで、Ｖｗ、Ｖｅ、Ｖｒ１、Ｖｒ２およびＶｒ３は、既に説明した第１の実施形態と同様で、Ｖｗは書き込み状態のしきい値電圧、Ｖｅは消去状態のしきい値電圧、Ｖｒ１、Ｖｒ２およびＶｒ３は読み出し電圧であり、以下の条件を満たす値である。
Ｖｒ１＜Ｖｅ＜Ｖｒ２＜Ｖｗ＜Ｖｒ３

まず、ＥＥＰＲＯＭ４０１に記憶したデータの読み出し動作を説明する。
メモリトランジスタＭＴ１に記憶したデータを読み出す場合、メモリトランジスタＭＴ１のゲートにＶｒ２を印加し、メモリトランジスタＭＴ２〜ＭＴｍのゲートにＶｒ１を印加し、ソース配線ＳＥに例えば２Ｖ、ドレイン配線ＤＥに例えば０Ｖを印加する。

メモリトランジスタＭＴ２〜ＭＴｍのゲートにＶｅおよびＶｗよりも低いＶｒ１を印加することで、メモリトランジスタＭＴ２〜ＭＴｍのチャネル領域は電荷蓄積膜に蓄積する電荷の有無によらずに電流の経路とはならない。全てのスイッチＳＳはＯＮ状態とする。

メモリトランジスタＭＴ１の電荷蓄積膜が書き込み状態であれば、ゲートにＶｗよりも低いＶｒ２を印加してもチャネル領域は電流の経路とはならないため、ソース配線ＳＥからドレイン配線ＤＥへは電流は流れない。
一方、メモリトランジスタＭＴ１の電荷蓄積膜が消去状態であれば、ゲートにＶｅよりも高いＶｒ２を印加することでチャネル領域が電流の経路となるため、ソース配線ＳＥからドレイン配線ＤＥへと電流が流れる。
よって、ドレイン配線ＤＥへの電流の有無によりメモリトランジスタＭＴ１に記憶したデータの判別が可能となる。

メモリトランジスタＭＴ２〜ＭＴｍに記憶したデータを読み出す場合についても、メモリトランジスタＭＴ１の読み出し動作と同様に、読み出しをするメモリトランジスタのゲートにＶｒ２を、それ以外のメモリトランジスタのゲートにＶｒ１を印加することで、記憶したデータの判別が可能となる。
以上の説明に従いメモリトランジスタＭＴ１〜ＭＴｍに記憶したデータを読み出すことで、ＥＥＰＲＯＭ４０１の読み出し動作が完了する。

次に、マスクＲＯＭ４０２に記憶したデータの読み出し動作を説明する。
選択コンタクトホールＣＨＤＭ１に記憶したデータを読み出す場合、選択コンタクトホールＣＨＤＭ１に隣接するメモリトランジスタＭＴ１のゲートにＶｒ３を印加し、メモリトランジスタＭＴ２〜ＭＴｍのゲートにＶｒ１を印加し、ソース配線ＳＥに例えば２Ｖ、ドレイン配線ＤＭに例えば０Ｖを印加する。

メモリトランジスタＭＴ１のゲートにＶｅおよびＶｗよりも高いＶｒ３を印加すること
で、メモリトランジスタＭＴ１のチャネル領域は電荷蓄積膜に蓄積する電荷の有無によらずに電流の経路となる。
メモリトランジスタＭＴ２〜ＭＴｍのゲートにＶｅおよびＶｗよりも低いＶｒ１を印加することで、メモリトランジスタＭＴ２〜ＭＴｍのチャネル領域は電荷蓄積膜に蓄積する電荷の有無によらずに電流の経路とはならない。全てのスイッチＳＳはＯＦＦ状態とする。

選択コンタクトホールＣＨＤＭ１が書き込み状態であれば、選択コンタクトホールＣＨＤＭ１による電流の経路がないため、ソース配線ＳＥからドレイン配線ＤＭへは電流は流れない。
一方、選択コンタクトホールＣＨＤＭ１が消去状態であれば、選択コンタクトホールＣＨＤＭ１による電流の経路があるため、ソース配線ＳＥからドレイン配線ＤＭへと電流が流れる。
よって、ドレイン配線ＤＭへの電流の有無により選択コンタクトホールＣＨＤＭ１に記憶したデータの判別が可能となる。

選択コンタクトホールＣＨＤＭ２〜ＣＨＤＭｍに記憶したデータを読み出す場合についても、選択コンタクトホールＣＨＤＭ１の読み出し動作と同様に、読み出しをする選択コンタクトホールに隣接するメモリトランジスタのゲートにＶｒ３を、それ以外のメモリトランジスタのゲートにＶｒ１を印加することで、記憶したデータの判別が可能となる。
以上の説明に従い選択コンタクトホールＣＨＤＭ１〜ＣＨＤＭｍに記憶したデータを読み出すことで、マスクＲＯＭ４０２の読み出し動作が完了する。

以上、メモリトランジスタＭＴ１〜ＭＴｍの電荷蓄積膜に蓄える電荷の有無によりデータを記憶するＥＥＰＲＯＭ４０１と選択コンタクトホールＣＨＤＭ１〜ＣＨＤＭｍの有無によりデータを記憶するマスクＲＯＭ４０２とを同一平面上に構成することにより、第３の実施形態の不揮発性半導体記憶装置４００は、１つのメモリセルあたりに記憶できるデータを２ビットにまで増やすことが可能である。

本発明の不揮発性半導体記憶装置は、１つのメモリセルに記憶できるデータを１ビットよりも増やすことが可能であるため、高い集積度を求められるコンピュータ装置用や電子機器用として好適である。

１、１０１ 半導体基板
２、１０２ ドレイン領域
３、１０３ ソース領域
５、１０５ 電荷蓄積膜
６、１０６ ゲート
８ フィールド酸化膜
９ 中間絶縁膜
１０ チャネル領域
１００ メモリセル
１０４ 不純物領域
１０７ サイドウォール
２００、３００、４００ 不揮発性半導体記憶装置
２０１、３０１、４０１ ＥＥＰＲＯＭ
２０２、３０２、４０２ マスクＲＯＭ
ＳＥ ＥＥＰＲＯＭのソース配線
ＤＥ ＥＥＰＲＯＭのドレイン配線
ＳＭ マスクＲＯＭのソース配線
ＤＭ マスクＲＯＭのドレイン配線
ＣＨＳＥ ＥＥＰＲＯＭのソース側のコンタクトホール
ＣＨＤＥ ＥＥＰＲＯＭのドレイン側のコンタクトホール
ＣＨＳＭ マスクＲＯＭのソース側のコンタクトホール
ＣＨＤＭ マスクＲＯＭのドレイン側の選択コンタクトホール
ＭＴ メモリトランジスタ
ＳＳ スイッチ
Ｓ ソース端子
Ｄ ドレイン端子
Ｇ ゲート端子
ＤＤ ダイオード
Ｓ１ ソースライン
Ｄ１、Ｄ２ ドレインライン
Ｇ１、Ｇ２ ゲートライン
ＤＤ１〜ＤＤ４ ダイオード
ＭＴ１〜ＭＴ４ メモリトランジスタ

Claims (3)

1. マスクＲＯＭとＥＥＰＲＯＭとを有する不揮発性半導体記憶装置であって、
   半導体基板上の所定の活性化領域に所定の間隔を有してなると共に、同一の電荷蓄積膜を有する複数のメモリゲートを有するメモリセルを有し、
   前記活性化領域に、前記メモリゲートに隣接して前記マスクＲＯＭを構成するためのソースコンタクトホールを設け、
   前記メモリゲートを挟み前記ソースコンタクトホールと対向する領域に選択コンタクトホールを設けることで、前記マスクＲＯＭが前記ＥＥＰＲＯＭと同一平面上に隣接して構成されることを特徴とする不揮発性半導体記憶装置。
2. 前記選択コンタクトホールの数は、前記ソースコンタクトホールが隣接する前記メモリゲートの数と同数であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記電荷蓄積膜は複数の絶縁膜を積層してなることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。

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