JP2010220277A - 異常電圧保護回路 - Google Patents

Abstract

【課題】不適正なＡＣアダプタが電子機器に装着されたときに、電子機器内の電子部品の破壊を防止することができる異常電圧保護回路を提供する。
【解決手段】外部直流電源から給電を受ける電子機器の異常電圧保護回路であって、給電を検知する給電検知回路１と、過電圧を検知する過電圧検知回路２と、給電検知回路１の出力と過電圧検知回路２の出力とを入力として作動する制御回路３と、外部直流電源と電子機器の間に接続され、マイクロコンピュータ３の出力で作動するゲート回路５と、を備え、マイクロコンピュータ３は、給電検知回路１が給電を検知してから所定時間後にゲート回路５を導通にし、過電圧検知回路２が過電圧を検知した直後にゲート回路５を非導通にする。
【選択図】図１

Description

本発明は、外部の直流電源に接続して使用する電子機器において適用され、不適正電圧の供給から電子機器を保護する異常電圧保護回路に関わる。

ノート型のパーソナルコンピュータなど移動して使用する電子機器は、内部に電池を搭載するとともに、外部のＡＣアダプタやバッテリから直流電源の供給を受けて動作するものが多い。

ＡＣアダプタは、多様な用途向けに各種の電圧や定格電流のものが市販されており、電子機器の利用者が誤って不適正なＡＣアダプタを電子機器に接続すると、過電圧により電子機器内部の半導体素子が破壊され、電子機器の機能が損なわれることがある。

そこで、電子機器を保護する方法として、例えば特許文献に示すものが提案されている。

特許文献１に示す「過電圧保護回路」を、図４を用いて説明する。

この回路は、過電圧を検知するツェナーダイオード１０１と、これにより駆動されるトランジスタ１０２と電流ヒューズ１０３および回路開閉用のトランジスタ１０４とで構成される。

図面の左端のＡＣアダプタ（不図示）から電源が供給されるが、通常の適正電圧であれば、トランジスタ１０４のエミッターからベース、ヒューズ１０３を経由するベース電流によりトランジスタ１０４が導通状態となり、電気負荷への給電が行われるが、過大な電圧が供給されると、これに反応してツェナーダイオードに流れる電流によりトランジスタ１０２が導通してヒューズ１０３（微少電流定格）に定格以上の電流を流してヒューズ１０３を溶断させる。この結果、トランジスタ１０４のベース電流が遮断され、トランジスタ１０４が非導通となり、トランジスタ１０４の後段の電子負荷等が保護される。

次に特許文献２に示す「過電圧保護回路」を、図５を用いて説明する。

この回路は、過電圧を検知する過電圧検知回路２０１と、状態保持回路２０２と、電流遮断回路２０３および初期設定回路２０４とで構成される。

図面の左端のＡＣアダプタ（不図示）から電源が供給されると、初期設定回路２０４が状態保持回路２０２（フリップフロップ回路）を電流遮断回路２０３が導通する状態になるように駆動する。過電圧検知回路２０１が過電圧を検知すると、その出力で状態保持回路２０２の状態を反転して、電流遮断回路２０３が非導通になり、以後この状態が保持される。

これにより、電流遮断回路の後段に接続される電子機器本体（図面の右端、不図示）の電子回路が保護される。

次に特許文献３に示す「過電圧保護機能付電源回路」を、図６を用いて説明する。

この回路は、過電圧を検知する過電圧検知回路３０１と、ゲート回路３０２と、サイリスタ３０３および遅延回路３０４とで構成される。

図面の左端のＡＣアダプタ（不図示）から電源が供給されると、ゲート回路３０２はサイリスタ３０３を導通するよう作動するが遅延回路３０４（図面のコンデンサとゲート回路３０２のトランジスタのベース抵抗との時定数によりきまる時間の遅延）によりサイリスタ３０３の導通はやや遅れる。

このサイリスタ３０３の導通が遅れる間に、過電圧検知回路３０１が過電圧を検知すると、その出力がゲート回路３０２を、サイリスタ３０３を導通させないように制御する。

これにより、サイリスタ３０３の後段に接続される電気負荷が保護される。
特開２０００−２０１４２９号公報 特開平１１−１８２８０号公報 特開平１−９１６１９号公報

しかしながら、特許文献１に示す方法は、ヒューズ１０３が溶断した場合にはヒューズを交換しないと電子機器を使用できない課題がある。

また、特許文献２に示す方法は、ＡＣアダプタから給電されたとき、一旦、電流遮断回路２０３が導通し、その後に過電圧検知回路２０１の過電圧検知により電流遮断回路２０３が遮断されるので、瞬間的な過電圧が電子機器の電子回路に印加されるので、電子回路が破壊される危険を含んでいる。

また、特許文献３に示す方法は、過電圧検出回路３０１と遅延回路３０４（コンデンサ）の動作がＡＣアダプタの給電と同時にスタートする。一般にコンデンサは容量が経時的に劣化して容量が低減し、かつ、低温度になると容量が減少する傾向がある（従って遅延時間が短くなる）。また、過電圧検知回路３０１に使用しているツェナーダイオードは、動作に時間遅れがあることから、遅延時間に十分な余裕をもたせ、かつ耐久性の優れたコンデンサを使用する必要がある。

また、実施例の回路は、異常な電圧がない場合には、サイリスタを導通させる構成である。サイリスタは、一旦導通すると電源を遮断しない限り導通が継続する。

前述のコンデンサが、長時間の使用で、コンデンサの劣化により容量が極端に低減して（あるいは漏れ電流が極端に増大して）遅延時間がなくなると、過電圧検知より先に、サイリスタ３０３が導通する危険を有している。

本発明は、以上に述べた課題に鑑みてなされたものであり、過電圧を検知して、より確実に給電を遮断し、電子機器を保護できる異常電圧保護回路を提供することを目的としている。

上記目的を達成するために、本発明の異常電圧保護回路は、外部直流電源から給電を受ける電子機器の異常電圧保護回路であって、給電を検知する給電検知回路と、過電圧を検知する過電圧検知回路と、給電検知回路の出力と過電圧検知回路の出力とを入力として作動する制御回路と、外部直流電源と電子機器の間に接続され、制御回路の出力で作動するゲート回路と、を備え、制御回路は、給電検知回路が給電を検知してから所定時間後にゲート回路を導通にし、過電圧検知回路が過電圧を検知した直後にゲート回路を非導通にすることを特徴とする。

このような構成により、過電圧が入力された際に、ゲート回路が瞬時導通することを避けられる。また、耐久性に課題のあるコンデンサを用いていないので、確実で安定した異常電圧保護回路を提供できる。

また本発明の異常電圧保護回路では、制御回路は、マイクロコンピュータで構成されてもよい。このような構成により、制御回路は任意の時間遅延を容易に設定できる。

また本発明の異常電圧保護回路では、ゲート回路は、ゲート素子と、ゲート素子で導通、非導通が制御される半導体スイッチ素子とで構成されてもよい。

このような構成により、異常に過大な電圧が印加された瞬間に、ゲート素子を経て制御回路（マイクロコンピュータ）の出力ポートに加わる電気的ストレスを阻止することができる。

また本発明の異常電圧保護回路では、給電検知回路の検知電圧が電子機器の定格電圧の下限電圧であってもよい。

このような構成により、電子機器に、定格電圧以下の電圧が供給されることも防止でき、低電圧が印加されることによる電子機器の不安定な動作なども防止できる。

また本発明の異常電圧保護回路では、外部直流電源は、ＡＣアダプタであってもよい。このような構成により、電子機器の定格電圧以上のＡＣアダプタが接続されても電子機器が壊れる心配がない。

本発明によれば、不適正なＡＣアダプタが電子機器に装着されたときに、電子機器内の電子部品の破壊を防止することができる異常電圧保護回路を提供することができる。

以下、本発明の実施の形態について図面を参照しながら詳細に説明する。

なお、わかりやすく説明するために数値を例示するが、本発明は、この数値に拘束されない。

（実施の形態）
図１は、本発明の実施の形態の異常電圧保護回路の電気回路図である。図１に示すように異常電圧保護回路は、給電検知回路１と、過電圧検知回路２と、制御回路としてのマイクロコンピュータ３と、電池４と、ゲート回路５とを備えている。

給電検知回路１は、入力端子ａ、ｂ間に接続されたツェナーダイオード１１と、ＮＰＮトランジスタ１２と、制限抵抗器１３との直列回路で構成され、供給される電圧が、例えば１５Ｖを超えた場合に、ＮＰＮトランジスタ１２にベース電流が流れ、該トランジスタのコレクタより出力が得られる。ツェナーダイオード１１のツェナー電圧は１５Ｖである。

過電圧検知回路２は、入力端子ａ、ｂ間に接続されたツェナーダイオード２１と、ＮＰＮトランジスタ２２と、制限抵抗器２３との直列回路で構成され、供給される電圧が、例えば１８Ｖを超えた場合に、ＮＰＮトランジスタ２２にベース電流が流れ、該トランジスタのコレクタより出力が得られる。ツェナーダイオード２１のツェナー電圧は１８Ｖである。

マイクロコンピュータ３は、ボタン電池等の電池４から電源の供給を受けて作動する消費電流の少ないＣＭＯＳ構造のものである。このマイクロコンピュータ３（以下、「ＣＰＵ」とも略記する）の入力ポート３ａと入力ポート３ｂにはそれぞれ、トランジスタ１２とトランジスタ２２のコレクタが接続される。また、出力ポート３ｃには、ゲート素子５１が接続される。抵抗器３１〜３３は、プルアップ抵抗器である。

ゲート回路５は、ゲート素子５１と、半導体スイッチ素子５２と、抵抗器５３とから構成されている。ゲート素子５１は、ＮチャネルＭＯＳ−ＦＥＴ（電界効果トランジスタ）であって、ゲート端子（Ｇ）を前述の出力ポート３ｃに接続し、ソース端子（Ｓ）を入力端子ｂに接続し、ドレイン端子（Ｄ）を半導体スイッチ素子５２に接続する。

半導体スイッチ素子５２もゲート素子５１と同様のＮチャネルＭＯＳ−ＦＥＴであって、ゲート端子（Ｇ）を前述のゲート素子のドレイン端子に接続し、ソース端子（Ｓ）を入力端子ｂに接続し、ドレイン端子（Ｄ）を出力端子ｄに接続する。なお、抵抗器５３は、半導体スイッチ素子５２のゲート抵抗器である。

なお、図示しないが、出力端子ｃ−ｄには、ＤＣ−ＤＣコンバータなどの電子回路が接続される。

このような構成においてまず、入力端子ａ−ｂ間に外部電源が接続されない待機状態についての動作を説明する。

トランジスタ１２、２２は、非導通状態であり、ＣＰＵ３の入力ポート３ａ、３ｂともにＨ（High）のモードであり、この状態ではＣＰＵ３は、自らをスリープモードにしてプログラムの実行を停止している。このスリープ状態のときは、出力ポート３ｃもＨレベルのモードに保たれ、電池４からプルアップ抵抗器３１〜３３を通じてＣＰＵ３に流れ込む電流は極めて微少（例えば数μアンペア）であり、電池４が一次電池であっても、１０数年の駆動を期待できる。

また、待機状態にあっては、ゲート素子５１のゲートとソース間に電池４からの電圧が印加されて待機状態にあり（このゲート、ソース間の電流も極めて少ない）、入力端子ａ−ｂ間に電圧が印加された瞬間において、ドレイン−ソース間の抵抗が小さく（例えば１Ω以下）、半導体スイッチ素子５２を瞬時に非導通にする準備をしている。

また、ゲート素子５１は、入力端子ａ−ｂ間に異常に過大な電圧が印加された瞬間に、電源端子ａから抵抗器５３を経て、さらにゲート素子５１を経てＣＰＵ３の出力ポート３ｃに加わる電気的ストレスを阻止する役割を果たす。

次に、電源端子ａ−ｂ間に電圧が印加された場合の動作について、図２を用いて説明する。図２は、本実施の形態の異常電圧保護回路の動作を示すフローチャートである。

まず、ステップＳ１において、適正電圧が印加された瞬間において、ゲート回路５の半導体スイッチ素子５２は、前述の理由で非導通状態になる。

次に、ステップＳ２において、給電検知回路１が給電を検知する。この場合、印加された電圧が１５Ｖ以上の場合に給電を検知し、トランジスタ１２がONし、入力ポート３ａがＬ（Ｌｏｗ）レベルになる。

これにより、ＣＰＵ３はアクティブ状態になり、内部のカウンターを駆動して（内部のクロックをカウント）（ステップＳ３）、所定時間経過後のステップＳ４において、出力ポート３ｃをＬレベルにし、その結果、ゲート素子５１は、非導通（内部抵抗が増大）して、ステップＳ５において、ゲート回路５の半導体スイッチ素子５２を導通状態にして、出力端子ｃ−ｄ間に、接続された電子回路（不図示）に給電を行う。

しかし、入力端子ａ−ｂ間に印加された電圧が、１８Ｖを超える場合は、ステップＳ２での給電検知回路１の動作に瞬時遅れて過電圧検知回路２が過電圧を検知し、その直後にトランジスタ２２がONし、入力ポート３ｂがＬレベルになる（ステップＳ６）。

これを受けたＣＰＵ３は、ステップＳ７において、ステップＳ３でのカウンターの動作をリセットし、出力ポート３ｃをＨレベルのままに維持し、ゲート回路５の半導体スイッチ素子５２は、非導通の状態を維持する。

なお、ステップＳ５において半導体スイッチ素子が導通状態にされた以降においても、ステップＳ８において、異常入力を監視し、異常入力を検知した場合には、ステップＳ９において、出力ポート３ｃをＨレベルにして、ゲート素子５１を導通にし、ステップＳ１０において、ゲート回路５の半導体スイッチ素子５２を非導通にする。

図３は、図２の動作の結果を模式的に表した図である。図３は、入力端子ａ−ｂ間に印加される電圧と半導体スイッチ素子５２の導通、非導通を表したもので、入力端子ａ−ｂ間に印加される電圧が１５Ｖから１８Ｖの場合にのみ半導体スイッチ素子５２がＯＮすることを示している。

図３で明らかなように、下限の１５Ｖは、給電検知回路１の検知電圧であり、この電圧を電子機器の動作下限電圧に設定しておくことにより、電子機器に、定格電圧以下の電圧が供給されることも防止でき、低電圧が印加されることによる電子機器の不安定な動作なども防止できる。

以上のようにして、本実施の形態の異常電圧保護回路をＡＣアダプタと電子回路の間に接続することにより、電子回路は過電圧から保護される。

なお、本実施の形態では、マイクロコンピュータ３に印加する電圧を電池としたが、入力端子ａ−ｂ間に印加される電圧から供給しても差し支えない。この場合は、入力端子ａ−ｂ間から進入する過電圧でマイクロコンピュータが破壊されないようなサージ電圧対策等を必要とする。

また、本実施の形態では、半導体スイッチ素子５２の制御をマイクロコンピュータ３で行うとしたが、トランジスタ１２およびトランジスタ２２を入力とし、所定時間の遅延後に制御信号を（ゲート素子５１へ）出力するロジック回路でもよい。

また、本実施の形態では、異常電圧保護の対象をＡＣアダプタとしたが、バッテリ等でもよい。この場合は、ツェナーダイオード１１およびツェナーダイオード２１のツェナー電圧をそれぞれバッテリに適合したものにすればよい。

本発明は、ＡＣアダプタを利用する電気機器全般に利用する他、着脱可能な電池パックを利用する電気機器全般に適用することができる。

本発明の実施の形態の異常電圧保護回路の電気回路図 同異常電圧保護回路の動作を示すフローチャート 図２の動作の結果を模式的に表した図 従来の過電圧保護回路の例の電気回路図 従来の過電圧保護回路の他の例の電気回路図 従来の過電圧保護機能付電源回路の例の電気回路図

１ 給電検知回路
２ 過電圧検知回路
３ マイクロコンピュータ（ＣＰＵ）
３ａ，３ｂ 入力ポート
３ｃ 出力ポート
４ 電池
５ ゲート回路
１１，２１ ツェナーダイオード
１２，２２ ＮＰＮトランジスタ
１３，２３ 制限抵抗器
３１〜３３，５３ 抵抗器
５１ ゲート素子
５２ 半導体スイッチ素子
ａ，ｂ 入力端子
ｃ，ｄ 出力端子

Claims (5)

1. 外部直流電源から給電を受ける電子機器の異常電圧保護回路であって、
   給電を検知する給電検知回路と、
   過電圧を検知する過電圧検知回路と、
   前記給電検知回路の出力と前記過電圧検知回路の出力とを入力として作動する制御回路と、
   前記外部直流電源と前記電子機器の間に接続され、前記制御回路の出力で作動するゲート回路と、を備え、
   前記制御回路は、前記給電検知回路が給電を検知してから所定時間後に前記ゲート回路を導通にし、前記過電圧検知回路が過電圧を検知した直後に前記ゲート回路を非導通にすることを特徴とする異常電圧保護回路。
2. 前記制御回路は、マイクロコンピュータで構成されることを特徴とする請求項１に記載の異常電圧保護回路。
3. 前記ゲート回路は、ゲート素子と、前記ゲート素子で導通、非導通が制御される半導体スイッチ素子とで構成されることを特徴とする請求項１に記載の異常電圧保護回路。
4. 前記給電検知回路の検知電圧が前記電子機器の定格電圧の下限電圧であることを特徴とする請求項１に記載の異常電圧保護回路。
5. 前記外部直流電源は、ＡＣアダプタであることを特徴とする請求項１に記載の異常電圧保護回路。

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