JP2010219233A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】素子分離部に対するウエルコンタクトホールの位置合わせ精度を向上する。
【解決手段】半導体基板にウエル領域２を形成する第１の工程と、前記半導体基板に、第１のアライメントマークと、前記ウエル領域２にアクティブ領域を分離する素子分離部７とを形成する第２の工程と、前記半導体基板の上に、第２のアライメントマークと、ＭＯＳトランジスタのゲート電極９とを形成する第３の工程と、前記ゲート電極９とともにソース電極又はドレイン電極となるべき半導体領域を形成する第４の工程と、前記半導体基板及び前記ゲート電極９の上に絶縁膜１４を形成する第５の工程と、前記第１のアライメントマークを基準として決められた位置に、ウエルコンタクトホールを形成する第６の工程と、前記第２のアライメントマークを基準として決められた位置に、前記絶縁膜１４を貫通するコンタクトホールを形成する第７の工程とを備える。
【選択図】図５

Description

本発明は、半導体装置の製造方法に関する。

デジタルカメラ、ビデオカメラなどの撮像システムに用いられる光電変換装置には、ＣＣＤ型やＭＯＳ型がある。ＭＯＳ型の光電変換装置は、複数の画素が配列された画素配列と、画素配列の周辺における複数の画素を制御するための回路が配された周辺領域とを備える。複数の画素のそれぞれは、フォトダイオードやＭＯＳトランジスタを含む。画素配列は、フォトダイオードやＭＯＳトランジスタのソース電極又はドレイン電極がそれぞれ配される複数のアクティブ領域と、複数のアクティブ領域を電気的に分離する素子分離部とを有している。

アクティブ領域は、半導体基板におけるウエル領域に形成されており、隣り合うアクティブ領域との間で素子分離部により電気的に分離されている。素子分離部の構造として、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造もしくはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）構造が主に用いられる。

複数の画素のそれぞれにおけるフォトダイオードは、光に応じた電荷を発生させて蓄積する。このとき、半導体基板におけるフォトダイオードの下に配されたウエル領域の電位が安定していないと、フォトダイオードが電荷を安定的に蓄積できない。すなわち、ウエル領域の電位は、ウエル領域の抵抗とウエル領域の容量との時定数を伴った電位によって固定されるが、この時定数のため、ウエル領域の電位が画素配列内で安定しない可能性がある。これにより、画素配列における中心部近傍と周辺部とでフォトダイオードが蓄積すべき電荷（信号）の基準レベルにずれが生じる。この基準レベルのずれは、その電荷（信号）により得られた画像における明暗むら、いわゆるシェーディングを発生させる。

それに対して、特許文献１には、図１１に示すように、ＳＴＩ型素子分離部２１４の領域を用いて、メタル配線２２０とＰ型ウエル領域２１２のＰ＋型拡散領域２１２Ａとを導通するＰウエルコンタクト２２２を形成することが提案されている。この素子分離部２１４によって分離された領域内にフォトダイオード２１６（２１６Ａ、２１６Ｂ）を設ける。これにより、特許文献１によれば、画素内の他の素子（例えば、フォトダイオード２１６）の面積を損なうことなく、Ｐ型ウエル領域２１２の電位安定化を図ることができるとされている。

特開２００６−１００６２０号公報

特許文献１には、Ｐウエルコンタクト２２２が、層間絶縁膜２１８及び素子分離部２１４を貫通するように形成されたコンタクトホールにタングステン等の高融点金属を埋め込んで形成することが記載されている。

しかし、特許文献１には、素子分離部２１４に対するコンタクトホールの位置合わせ精度をどのように向上するのかに関して記載がない。

本発明の目的は、半導体装置において、素子分離部に対するウエルコンタクトホールの位置合わせ精度を向上することにある。

本発明の第１側面に係る半導体装置の製造方法は、半導体基板にウエル領域を形成する第１の工程と、前記半導体基板に、第１のアライメントマークと、前記ウエル領域における複数のアクティブ領域を分離する素子分離部とを形成する第２の工程と、前記半導体基板の上に、第２のアライメントマークと、ＭＯＳトランジスタにおけるゲート電極とを形成する第３の工程と、前記半導体基板における前記アクティブ領域に、前記ゲート電極とともに前記ＭＯＳトランジスタを構成するソース電極又はドレイン電極となるべき半導体領域を形成する第４の工程と、前記半導体基板及び前記ゲート電極の上に絶縁膜を形成する第５の工程と、前記第１のアライメントマークを基準として決められた位置に、前記絶縁膜及び前記素子分離部を貫通し前記ウエル領域の一部を露出するウエルコンタクトホールを形成する第６の工程と、前記第２のアライメントマークを基準として決められた位置に、前記絶縁膜を貫通し前記半導体領域の一部を露出するコンタクトホールを形成する第７の工程とを備えたことを特徴とする。

本発明の第２側面に係る半導体装置の製造方法は、半導体基板にウエル領域を形成する第１の工程と、前記半導体基板に、第１のアライメントマークと、前記ウエル領域における複数のアクティブ領域を分離する素子分離部とを形成する第２の工程と、前記半導体基板の上に、第２のアライメントマークと、ＭＯＳトランジスタにおけるゲート電極とを形成する第３の工程と、前記半導体基板における前記アクティブ領域に、前記ゲート電極とともに前記ＭＯＳトランジスタを構成するソース電極又はドレイン電極となるべき半導体領域を形成する第４の工程と、前記半導体基板及び前記ゲート電極を覆うように第１の絶縁膜を形成する第５の工程と、前記第１の絶縁膜における前記第１のアライメントマークを基準として決められた位置に、前記第１の絶縁膜及び前記素子分離部を貫通し前記ウエル領域の一部を露出するウエルコンタクトホールを形成するための開口を有するマスク層を形成する第６の工程と、前記開口を有する前記マスク層を覆うように第２の絶縁膜を形成する第７の工程と、前記第２のアライメントマークを基準として決められた位置に前記第２の絶縁膜を貫通し前記マスク層の前記開口を露出する第１の穴を形成し、前記マスク層の前記開口をマスクとして前記第１の穴の下における前記素子分離部を貫通し前記ウエル領域の一部を露出する第２の穴を形成することにより、前記第１の穴及び前記第２の穴を含む前記ウエルコンタクトホールを形成するとともに、前記第２のアライメントマークを基準として決められた位置に、前記第２の絶縁膜及び前記マスク層を貫通し前記半導体領域の一部を露出するコンタクトホールを形成する第８の工程とを備えたことを特徴とする。

本発明によれば、半導体装置において、素子分離部に対するウエルコンタクトホールの位置合わせ精度を向上することができる。

本発明の第１実施形態に係る光電変換装置１００の断面構成を示す図。 本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図。 本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図。 本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図。 本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図。 本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図。 本発明の光電変換装置を適用した撮像システムの一例を示す図。 本発明の第２実施形態に係る光電変換装置１００ｊの断面構成を示す図。 本発明の第２実施形態に係る光電変換装置１００ｊの製造方法を示す工程断面図。 本発明の第２実施形態に係る光電変換装置１００ｊの製造方法を示す工程断面図。 背景技術を説明するための図。

本明細書において、第１の層の「上に」第２の層が配されているとは、第１の層のすぐ上に第２の層が配されている場合だけでなく、第１の層に対する他の層を介した上に第２の層が配されている場合も含むものとする。同様に、第１の層の「下に」第２の層が配されているとは、第１の層のすぐ下に第２の層が配されている場合だけでなく、第１の層に対する他の層を介した下に第２の層が配されている場合も含むものとする。

本発明の第１実施形態に係る光電変換装置１００の概略構成及び概略動作を説明する。光電変換装置（半導体装置）１００は、画素配列ＰＡ及び周辺領域ＰＲを有する（図１参照）。画素配列ＰＡでは、複数の画素が行方向及び列方向に配列されている。複数の画素のそれぞれは、光電変換部、転送ＭＯＳトランジスタ、電荷電圧変換部、リセットＭＯＳトランジスタ、増幅ＭＯＳトランジスタ、及び選択ＭＯＳトランジスタを含む。

光電変換部は、光に応じた電荷を発生させて蓄積する。光電変換部は、例えば、フォトダイオードである。転送ＭＯＳトランジスタは、後述の垂直走査回路からアクティブレベルの転送制御信号がゲートに供給された際にオンすることにより、光電変換部の電荷を電荷電圧変換部へ転送する。

電荷電圧変換部は、転送された電荷を電圧に変換する。電荷電圧変換部は、例えば、フローティングディフュージョンである。リセットＭＯＳトランジスタは、垂直走査回路からアクティブレベルのリセット制御信号がゲートに供給された際にオンすることにより、電荷電圧変換部をリセットする。

増幅ＭＯＳトランジスタは、垂直信号線に接続された定電流源とともにソースフォロワ動作を行うことにより、電荷電圧変換部の電圧に応じた信号を垂直信号線へ出力する。すなわち、増幅ＭＯＳトランジスタは、リセットＭＯＳトランジスタにより電荷電圧変換部がリセットされた状態で電荷電圧変換部の電圧に応じたノイズ信号を垂直信号線へ出力する。増幅ＭＯＳトランジスタは、転送ＭＯＳトランジスタにより光電変換部の電荷が電荷電圧変換部に転送された状態で電荷電圧変換部の電圧に応じた光信号を垂直信号線へ出力する。

選択ＭＯＳトランジスタは、画素を選択状態／非選択状態にする。すなわち、選択ＭＯＳトランジスタは、垂直走査回路からアクティブレベルの選択制御信号がゲートに供給された際にオンすることにより、画素を選択状態にする。選択ＭＯＳトランジスタは、垂直走査回路からノンアクティブレベルの選択制御信号がゲートに供給された際にオフすることにより、画素を非選択状態にする。

周辺領域ＰＲでは、複数の画素のそれぞれを制御するための複数の制御回路が配されている。複数の制御回路は、垂直走査回路、読み出し回路、水平走査回路、及び出力アンプを含む。

垂直走査回路は、画素配列ＰＡを垂直方向（列方向）に走査することにより、画素配列ＰＡにおける信号を読み出すべき読み出し行を選択し、読み出し行の画素から垂直信号線へ信号（ノイズ信号、光信号）が読み出されるようにする。読み出し回路は、読み出し行の画素から垂直信号線を介して信号（ノイズ信号、光信号）を読み出し、読み出した信号を一時的に保持する。水平走査回路は、読み出し回路を水平方向（行方向）に走査することにより、読み出し回路に保持された読み出し行の信号における各列の信号（ノイズ信号、光信号）が順次に水平信号線経由で出力アンプへ転送されるようにする。出力アンプは、水平信号線経由で転送されたノイズ信号と光信号との差分をとることにより、画像信号を生成して出力する。

次に、本発明の第１実施形態に係る光電変換装置１００の断面構成を、図１を用いて説明する。図１は、本発明の第１実施形態に係る光電変換装置１００の断面構成を示す図である。

光電変換装置１００は、半導体基板ＳＢ、ゲート電極９、ＳｉＮ膜（第１の絶縁膜）１１、層間絶縁膜（第２の絶縁膜）１４、配線層１９、ウエルコンタクトプラグＰＧａ、及びコンタクトプラグＰＧｂを備える。

半導体基板ＳＢは、例えば、シリコンで形成されている。半導体基板ＳＢは、半導体領域１、Ｐ型ウエル領域２、光電変換部（半導体領域）５、半導体領域６、素子分離部７、半導体領域８、Ｎ型ウエル領域１０、及び半導体領域１２を含む。半導体領域１及びＰ型ウエル領域２は、画素配列ＰＡ及び周辺領域ＰＲに共通に配されている。光電変換部５、半導体領域６、素子分離部７、及び半導体領域８は、主として、画素配列ＰＡに配されている。Ｎ型ウエル領域１０、及び半導体領域１２は、主として、周辺領域ＰＲに配されている。

半導体領域１は、半導体基板ＳＢにおける表面ＳＢａから深い位置に配されている。半導体領域１は、Ｎ型の不純物（例えば、リン）を低濃度で含む。

Ｐ型ウエル領域２は、半導体基板ＳＢにおける半導体領域１の上に配されている。Ｐ型ウエル領域２は、Ｐ型の不純物（例えば、ボロン）を低濃度で含む。

光電変換部５は、Ｐ型ウエル領域２における表面ＳＢａの近傍に配されている。光電変換部５は、上記のように、光に応じた電荷（信号）を発生させて蓄積する。光電変換部５は、電荷蓄積層３及び保護層４を含む。電荷蓄積層３は、電荷（信号）を蓄積するための層であり、電荷に対応した導電型の不純物を含む。電荷蓄積層３は、例えば、電荷が電子による負電荷である場合、Ｎ型の不純物（例えば、リン）をＰ型ウエル領域２より高濃度で含む。保護層４は、電荷蓄積層３を保護するように電荷蓄積層３の上すなわち表面ＳＢａの近傍に配される層であり、電荷蓄積層３と反対の導電型の不純物を含む。保護層４は、例えば、電荷蓄積層３がＮ型の不純物を含む場合、Ｐ型の不純物（例えば、ボロン）をＰ型ウエル領域２より高濃度で含む。

半導体領域６は、Ｐ型ウエル領域２における表面ＳＢａの近傍に配されている。半導体領域６は、ＭＯＳトランジスタのソース電極又はドレイン電極として機能する領域であり、電荷に対応した導電型の不純物を含む。半導体領域６は、例えば、電荷が電子による負電荷である（上記のＭＯＳトランジスタがＮＭＯＳトランジスタである）場合、Ｎ型の不純物（例えば、リン）をＰ型ウエル領域２より高濃度で含む。ここで、ＭＯＳトランジスタは、例えば、上記の、転送ＭＯＳトランジスタ、リセットＭＯＳトランジスタ、増幅ＭＯＳトランジスタ、及び選択ＭＯＳトランジスタである。あるいは、半導体領域６は、上記の電荷電圧変換部であってもよい。

光電変換部５及び半導体領域６は、半導体基板ＳＢにおける不純物を高濃度に含み活性化された領域であるアクティブ領域を形成している。

素子分離部７は、半導体基板ＳＢにおけるＰ型ウエル領域２の上（表面ＳＢａの近く）に配されている。素子分離部７は、半導体基板ＳＢに形成された複数のアクティブ領域、すなわち光電変換部５及び半導体領域６を互いに電気的に分離する。素子分離部７は、その側面が光電変換部５及び半導体領域６の少なくとも一方に隣接しており、アクティブ領域の側面の少なくとも一部を規定する。図１では、素子分離部７の側面が半導体領域６の側面に接する場合が例示されている。素子分離部７は、後述するように、第１のアライメントマークとともにパターニングされた溝に絶縁物が埋め込まれて形成されたものである。

半導体領域８は、光電変換部５と半導体領域１との間にＰ型ウエル領域２に囲まれるように配されている。半導体領域８は、電荷蓄積層３に蓄積された電荷が半導体領域１や他の電荷蓄積層３へ逆流することを阻止するためのポテンシャル障壁を形成するように、電荷蓄積層３と反対の導電型の不純物を含む。半導体領域８は、例えば、電荷蓄積層３がＮ型の不純物を含む場合、Ｐ型の不純物（例えば、ボロン）をＰ型ウエル領域２より高濃度で含む。

Ｎ型ウエル領域１０は、半導体基板ＳＢにおけるＰ型ウエル領域２の上（表面ＳＢａの近く）に配されている。Ｎ型ウエル領域１０は、Ｎ型の不純物（例えば、リン）を低濃度で含む。

半導体領域１２は、半導体基板ＳＢにおけるＮ型ウエル領域１０の上（表面ＳＢａの近く）に配されている。半導体領域１２は、ＭＯＳトランジスタのソース電極又はドレイン電極として機能する領域であり、電荷に対応した導電型の不純物を含む。半導体領域１２は、例えば、電荷が正孔による正電荷である（ＭＯＳトランジスタがＰＭＯＳトランジスタである）場合、Ｐ型の不純物（例えば、ボロン）をＰ型ウエル領域２より高濃度で含む。ここで、ＭＯＳトランジスタは、例えば、上記の、垂直走査回路、読み出し回路、水平走査回路、及び出力アンプの少なくとも一部を構成するＭＯＳトランジスタである。

なお、周辺領域ＰＲにおけるＮ型ウエル領域１０が配されない領域には、半導体領域６を含むＭＯＳトランジスタが形成されていてもよい。この場合、垂直走査回路、読み出し回路、水平走査回路、及び出力アンプは、半導体領域１２をソース電極又はドレイン電極として用いたＰＭＯＳトランジスタと半導体領域６をソース電極又はドレイン電極として用いたＮＭＯＳトランジスタとで構成される。

ゲート電極９は、半導体基板ＳＢの上、例えば素子分離部７の上に配されている。ゲート電極９は、上記のソース電極又はドレイン電極とともにＭＯＳトランジスタを構成する。すなわち、ゲート電極９は、半導体領域１２を用いたソース電極又はドレイン電極とともにＰＭＯＳトランジスタを構成する、又は、半導体領域６を用いたソース電極又はドレイン電極とともにＮＭＯＳトランジスタを構成する。ゲート電極９は、後述するように、第２のアライメントマークとともにパターニングされたものである。

ＳｉＮ膜１１は、画素配列ＰＡにおける半導体基板ＳＢ及びゲート電極９を覆うように延びている。特に、ＳｉＮ膜１１は、光電変換部５の受光面を覆っている。ＳｉＮ膜１１の屈折率は、半導体基板ＳＢ（例えばシリコン）の屈折率と層間絶縁膜１４（例えばシリコン酸化物）の屈折率との間の値である。これにより、ＳｉＮ膜１１は、半導体基板ＳＢの表面ＳＢａにおける光の反射を防止する反射防止膜として機能する。特に、ＳｉＮ膜１１は、光電変換部５の受光面における光の反射を防止する反射防止膜として機能する。また、ＳｉＮ膜１１は、光電変換部５の受光面をドライエッチング時のダメージから保護する保護膜としても機能する。

層間絶縁膜１４は、ＳｉＮ膜１１を介して半導体基板ＳＢ及びゲート電極９の上に配されている。層間絶縁膜１４は、半導体基板ＳＢと配線層１９とを絶縁している。

配線層１９は、層間絶縁膜１４の上に配されている。配線層１９は、例えば、上記の、信号を伝達するための垂直信号線や水平信号線、垂直走査回路から各画素へ所定の制御信号を供給するための制御線、各画素や各回路へ電源を供給するための電源線である。

ウエルコンタクトプラグＰＧａは、配線層１９から、素子分離部７の側面に接しないように層間絶縁膜１４及び素子分離部７を貫通しＰ型ウエル領域２まで延びている。ウエルコンタクトプラグＰＧａは、タングステンプラグ１８ａの側面及び底面がバリアメタル１７ａで覆われた構造をしている。これにより、ウエルコンタクトプラグＰＧａは、配線層１９とＰ型ウエル領域２とを導通させ、配線層１９を介して伝達された基準電圧をＰ型ウエル領域２へ供給している。ウエルコンタクトプラグＰＧａは、後述するように、素子分離部７とともに形成された第１のアライメントマークを基準として決められた位置に形成されたものである。

コンタクトプラグＰＧｂは、配線層１９から、層間絶縁膜１４を貫通し半導体領域６まで延びている。コンタクトプラグＰＧｂは、タングステンプラグ１８ｂの側面及び底面がバリアメタル１７ｂで覆われた構造をしている。これにより、コンタクトプラグＰＧｂは、配線層１９と半導体領域６とを導通させ、配線層１９を介して伝達された電源電圧又は信号を半導体領域６へ供給したり、半導体領域６に保持された信号を配線層１９へ供給したりする。コンタクトプラグＰＧｂは、後述するように、ゲート電極９とともに形成された第２のアライメントマークを基準として決められた位置に形成されたものである。

次に、本発明の第１実施形態に係る光電変換装置１００の製造方法を、図２〜図６及び図１を用いて説明する。図２〜図６は、本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図である。

図２（ａ）に示す工程では、Ｎ型の不純物（例えば、リン）を低濃度で含む半導体基板ＳＢが準備される。そして（第１の工程）、半導体基板ＳＢにＰ型の不純物（例えば、ボロン）を低濃度で注入することにより、半導体基板ＳＢにおける半導体領域１の上にＰ型ウエル領域２が形成される。さらに、半導体基板ＳＢの表面ＳＢａから所定の深さにＰ型の不純物（例えば、ボロン）を高濃度で注入することにより、Ｐ型ウエル領域２内に半導体領域８が形成される。また、半導体基板ＳＢにＮ型の不純物（例えば、リン）を低濃度で注入することにより、半導体基板ＳＢにおけるＰ型ウエル領域２内にＮ型ウエル領域１０が形成される。この半導体領域の形成の順番はこの順番に限らない。

その後（第２の工程）、半導体基板ＳＢにおけるスクライブ領域ＳＲに第１のアライメントマークＡＭ１を形成するとともに、半導体基板ＳＢにおける画素配列ＰＡ及び周辺領域ＰＲの素子分離部７を形成する。スクライブ領域ＳＲは、後半工程で半導体基板ＳＢがスクライビングされる際に除去されるべき領域である。具体的には、第１のレジストパターン（図示せず）を介して、半導体基板ＳＢのスクライブ領域ＳＲにおける第１のアライメントマークＡＭ１を形成すべき領域に第１の溝を形成する。それとともに、半導体基板ＳＢの画素配列ＰＡ及び周辺領域ＰＲの素子分離部７を形成すべき領域に第２の溝を形成する。第１の溝及び第２の溝のそれぞれに絶縁物（例えば、シリコン酸化物）を埋め込んで上面を平坦化する。これにより、半導体基板ＳＢに、第１のアライメントマークＡＭ１と素子分離部７とを形成する。

さらに（第３の工程）、半導体基板ＳＢの上に、ゲート電極９となるべきポリシリコン層を形成する。第２のレジストパターン（図示せず）を介して、ポリシリコン層のスクライブ領域ＳＲにおける部分をパターニングすることにより、第２のアライメントマークＡＭ２を形成する。それとともに、ポリシリコン層の画素配列ＰＡ及び周辺領域ＰＲにおける部分をパターニングすることにより、ゲート電極９を形成する。

そして（第４の工程）、第３のレジストパターン及びゲート電極９のパターンをマスクとして、半導体基板ＳＢの表面ＳＢａから所定の深さまでＮ型の不純物（例えば、リン）を高濃度で注入することより、電荷蓄積層３又は半導体領域６を形成する。

さらに、第４のレジストパターンをマスクとして、半導体基板ＳＢの表面ＳＢａから所定の深さまでＰ型の不純物（例えば、ボロン）を高濃度で注入することより、保護層４を形成する。

図２（ｂ）に示す工程では、半導体基板ＳＢ及びゲート電極９を覆うように、ＳｉＮ膜１１ｉを熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。なお、ＳｉＮ膜１１ｉの代わりに、ＳｉＮ膜とＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜との積層膜を形成してもよい。

図３（ａ）に示す工程では、第５のレジストパターンを介して、ＳｉＮ膜１１ｉにおけるスクライブ領域ＳＲの部分をパターニングすることにより、第３のアライメントマークＡＭ３を形成する。それとともに、ＳｉＮ膜１１ｉにおける周辺領域ＰＲの部分を除去することにより、ＳｉＮ膜１１を形成する。ここで、周辺領域ＰＲのゲート電極の周囲にサイドウォールを形成することも可能である。

図３（ｂ）に示す工程では、第３のアライメントマークＡＭ３を基準として決められた位置に開口パターンＲ１ａを有する第６のレジストパターンＲ１を形成する。その開口パターンＲ１ａをマスクとして、半導体基板ＳＢの表面ＳＢａから所定の深さまでＰ型の不純物（例えば、ボロン）を高濃度で注入することにより、周辺領域ＰＲにおける半導体領域１２を形成する。その後、第６のレジストパターンＲ１を除去する。

図４（ａ）に示す工程（第５の工程）では、熱ＣＶＤ法により、ＳｉＮ膜１１の上に、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を層間絶縁膜１４として形成する。なお、ＢＰＳＧ膜の代わりに、熱ＣＶＤ法により形成されたＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＮＳＧ膜を層間絶縁膜１４として形成しても良い。その後、ゲート電極９上のＳｉＮ膜１１が除去されない範囲内で、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により層間絶縁膜１４の上面を平坦化する。

図４（ｂ）に示す工程（第６の工程、第１のパターン形成工程）では、第１のアライメントマークＡＭ１を基準として決められた位置に第１の開口パターンＲ２ａを有する第７のレジストパターンＲ２を形成する。この第１のアライメントマークＡＭ１は、図２（ａ）に示す工程における素子分離部７とともに形成されたアライメントマークである。

図５（ａ）に示す工程（第６の工程、第１のエッチング工程）では、第１の開口パターンＲ２ａをマスクとしてドライエッチングを行う。これにより、素子分離部７の側面に接しないように層間絶縁膜１４、ＳｉＮ膜１１、及び素子分離部７を貫通しＰ型ウエル領域２の一部２ａを露出するウエルコンタクトホール１５を形成する。

図５（ｂ）に示す工程（第７の工程、第２のパターン形成工程）では、第２のアライメントマークＡＭ２を基準として決められた位置に第２の開口パターンＲ３ａを有する第８のレジストパターンＲ３を形成する。この第２のアライメントマークＡＭ２は、図２（ａ）に示す工程におけるゲート電極９とともに形成されたアライメントマークである。

図６（ａ）に示す工程（第７の工程、第２のエッチング工程）では、第２の開口パターンＲ３ａをマスクとしてドライエッチングを行う。これにより、層間絶縁膜１４及びＳｉＮ膜１１を貫通し半導体領域６の一部６ａを露出するコンタクトホール１６を形成する。

図５及び図６におけるこの際のドライエッチングは、ＳｉＮ膜１１と層間絶縁膜１４との界面でエッチングをストップする第１の段階と、ＳｉＮ膜１１を除去する第２の段階との２段階で行われる。第１の段階では、ＳｉＮ膜１１が層間絶縁膜１４に対してエッチングされにくい条件、すなわちＳｉＮ膜１１に対する層間絶縁膜１４のエッチング選択比が大きくなるような条件で、ドライエッチングが行われる。第２の段階では、層間絶縁膜１４及び半導体基板ＳＢに対するＳｉＮ膜１１のエッチング選択比がそれぞれ大きくなるような条件で、ドライエッチングが行われる。

図６（ｂ）に示す工程（第８の工程）では、ウエルコンタクトホール１５に金属を埋め込むことによりウエルコンタクトプラグＰＧａを形成するとともに、コンタクトホール１６に金属を埋め込むことによりコンタクトプラグＰＧｂを形成する。

具体的には、スパッタ法又はＣＶＤ法により、ウエルコンタクトホール１５の側面及び底面にＴｉ／ＴｉＮの積層膜を形成することにより、バリアメタル１７ａを形成する。そして、ＣＶＤ法により、ウエルコンタクトホール１５におけるバリアメタル１７ａの上にタングステンプラグ（金属）１８ａを埋め込み、ＣＭＰ法により余分な領域のタングステンプラグ１８ａを除去する。これにより、ウエルコンタクトプラグＰＧａを形成する。

また、スパッタ法又はＣＶＤ法により、コンタクトホール１６の側面及び底面にＴｉ／ＴｉＮの積層膜を形成することにより、バリアメタル１７ｂを形成する。そして、ＣＶＤ法により、コンタクトホール１６におけるバリアメタル１７ｂの上にタングステンプラグ（金属）１８ｂを埋め込み、ＣＭＰ法により余分な領域のタングステンプラグ１８ｂを除去する。これにより、コンタクトプラグＰＧｂを形成する。

なお、コンタクトプラグＰＧｂは、ゲート電極９の側壁にＳｉＮ膜１１を介して接しているため、ゲート電極９とは電気的に導通していない。

図１に示す工程では、スパッタ法により、配線層１９となるべき金属層を層間絶縁膜１４の上に形成する。そして、第３のアライメントマークＡＭ３を基準として決められた位置に島状パターンを有する第９のレジストパターン（図示せず）を介して、その金属層をパターニングすることにより、配線層１９を形成する。

なお、配線層１９は、アルミニウム合金配線を想定しているが、シングルダマシン法を用いた銅配線でもよい。

ここで、仮に、図４（ｂ）に示す工程において、第３のアライメントマークＡＭ３を基準として決められた位置に開口パターンを有するレジストパターンを形成し、その開口パターンをマスクとしてドライエッチングを行うとする。この場合、第１のアライメントマークＡＭ１と第３のアライメントマークＡＭ３との間における相対的位置ずれＲＥＲ（図３（ａ）参照）の分、素子分離部７に対してウエルコンタクトホール１５の形成位置がずれる。これにより、ウエルコンタクトプラグＰＧａが素子分離部７の側面に接してしまう。つまり、ウエルコンタクトプラグＰＧａがアクティブ領域（光電変換部５又は半導体領域６）に接触してしまいＰＮ接合リークを発生させる可能性がある。このＰＮ接合リークが発生すると、そのアクティブ領域における信号に混入するノイズが増大するとともに、Ｐ型ウエル領域の電位も不安定になってシェーディングが増大する。この結果、画素配列から読み出された信号により得られる画像の画質が劣化する可能性がある。

それに対して、本実施形態では、図４（ｂ）に示す工程において、第１のアライメントマークＡＭ１を基準として決められた位置に第１の開口パターンＲ２ａを有する第７のレジストパターンＲ２を形成する。そして、その第１の開口パターンＲ２ａをマスクとしてドライエッチングを行うことにより、ウエルコンタクトホール１５を形成することになる。すなわち、ウエルコンタクトホール１５は、素子分離部７とともに形成されたアライメントマークを基準として決められた位置に形成される。これにより、光電変換装置において、素子分離部に対するウエルコンタクトホールの位置合わせ精度を向上することができる。このため、画素ごとにＰＮ接合リークを発生させることなくＰ型ウエル領域に基準電圧を安定して印加することが可能になり、シェーディングを低減できる。この結果、画素配列から読み出された信号により得られる画像の画質が向上する。

特に、素子分離部７の底面の幅Ｗ１（図１参照）におけるウエルコンタクトプラグＰＧａの幅Ｗ２（図１参照）の割合を大きくしてもウエルコンタクトプラグＰＧａがアクティブ領域に接触しないように形成できる。これにより、ウエルコンタクトプラグＰＧａからアクティブ領域へのＰＮ接合リークの発生を避けながら、ウエルコンタクトプラグＰＧａとＰ型ウエル領域２との接触面積を増加させることができる。この結果、Ｐ型ウエル領域２へ基準電圧を安定して印加することが容易になる。

次に、本発明の光電変換装置を適用した撮像システムの一例を図７に示す。

撮像システム９０は、図７に示すように、主として、光学系、撮像装置８６及び信号処理部を備える。光学系は、主として、シャッター９１、レンズ９２及び絞り９３を備える。撮像装置８６は、光電変換装置１００を含む。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。

シャッター９１は、光路上においてレンズ９２の手前に設けられ、露出を制御する。

レンズ９２は、入射した光を屈折させて、撮像装置８６の光電変換装置１００の撮像面に被写体の像を形成する。

絞り９３は、光路上においてレンズ９２と光電変換装置１００との間に設けられ、レンズ９２を通過後に光電変換装置１００へ導かれる光の量を調節する。

撮像装置８６の光電変換装置１００は、光電変換装置１００の撮像面（画素配列）に形成された被写体の像を画像信号に変換する。撮像装置８６は、その画像信号を光電変換装置１００から読み出して出力する。

撮像信号処理回路９５は、撮像装置８６に接続されており、撮像装置８６から出力された画像信号を処理する。

Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）を画像信号（デジタル信号）へ変換する。

画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。

メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。

外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。

タイミング発生部９８は、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。

全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。

記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。

以上の構成により、光電変換装置１００において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。

次に、本発明の第２実施形態に係る光電変換装置１００ｊを、図８を用いて説明する。図８は、本発明の第２実施形態に係る光電変換装置１００ｊの断面構成を示す図である。以下では、第１実施形態と異なる部分を中心に説明する。

光電変換装置１００ｊは、ウエルコンタクトプラグＰＧａｊを備える。ウエルコンタクトプラグＰＧａｊは、上部タングステンプラグ１８ａ１の側面が上部バリアメタル１７ａ１で覆われ、下部タングステンプラグ１８ａ２の側面及び底面が下部バリアメタル１７ａ２で覆われた構造をしている。上部タングステンプラグ１８ａ１と下部タングステンプラグ１８ａ２とは中心軸がわずかにずれている。

また、光電変換装置１００ｊは、その製造方法が、図９及び図１０に示すように、次の点で第１実施形態と異なる。

図９（ａ）に示す工程（第６の工程）は、図３（ａ）に示す工程（第５の工程）の後、図３（ｂ）に示す工程の前に行われる。図９（ａ）に示す工程では（第３のパターン形成工程）、第１のアライメントマークＡＭ１（図２（ａ）参照）を基準として決められた位置に第３の開口パターン（図示せず）を有する第１０のレジストパターンをＳｉＮ膜（第１の絶縁膜）１１の上に形成する。その後（第３のエッチング工程）、第３の開口パターンをマスクとしてドライエッチングを行う。これにより、ＳｉＮ膜１１における第１のアライメントマークを基準として決められた位置であってウエルコンタクトホール１５ｊを形成すべき位置に開口２０ｊを形成する。すなわち、開口２０ｊを有するマスク層１１ｊを形成する。このマスク層１１ｊは、後述のように、ＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）プロセスにおけるエッチングストッパー膜として機能する。

図９（ｂ）に示す工程（第８の工程、第４のパターン形成工程）は、図４（ａ）に示す工程（第７の工程）の後、図４（ｂ）及び図５（ｂ）に示す工程に代えて行われる。図９（ｂ）に示す工程では、第２のアライメントマークＡＭ２（図２（ａ）参照）を基準として決められた位置に第４の開口パターンＲ４ａ及び第５の開口パターンＲ４ｂを有する第１１のレジストパターンＲ４を形成する。第１１のレジストパターンＲ４において、第４の開口パターンＲ４ａは、ウエルコンタクトプラグＰＧａｊに対応した位置に配され、第５の開口パターンＲ４ｂは、コンタクトプラグＰＧｂに対応した位置に配されている。

図１０（ａ）に示す工程（第８の工程、第４のエッチング工程、第５のエッチング工程）は、図９（ｂ）に示す工程の後、図５（ａ）及び図６（ａ）に示す工程に代えて行われる。

図１０（ａ）に示す工程では（第４のエッチング工程）、第１１のレジストパターンＲ４における第４の開口パターンＲ４ａをマスクとしてドライエッチングを行う。これにより、層間絶縁膜（第２の絶縁膜）１４を貫通しマスク層１１ｊの開口２０ｊ（図９（ａ）参照）を露出する第１の穴１５１を形成する。マスク層１１ｊは、この工程における第１の穴１５１を形成する際に、エッチングストッパー膜として機能する。そして、マスク層１１ｊの開口２０ｊをマスクとして第１の穴１５１の下における素子分離部７を貫通しＰ型ウエル領域２の一部２ａを露出する第２の穴１５２を形成する。

一方、上記のエッチング工程（第４のエッチング工程）と並行して、第１１のレジストパターンＲ４における第５の開口パターンＲ４ｂをマスクとしてドライエッチングを行う（第５のエッチング工程）。これにより、層間絶縁膜１４を貫通しマスク層１１ｊの一部を露出するコンタクトホール１６となるべき穴１６ｊを形成する。

ここで、ＳｉＮ膜１１が層間絶縁膜１４に対してエッチングされにくい条件、すなわちＳｉＮ膜１１に対する層間絶縁膜１４のエッチング選択比が大きくなる条件で、ドライエッチングが行われる。アクティブ領域（半導体領域６）上の穴１６ｊの底面が、層間絶縁膜１４とＳｉＮ膜１１との界面に達したところでドライエッチングを停止する。この場合、第２の穴１５２を形成するためのエッチング処理は、層間絶縁膜１４と素子分離部７との界面を素子分離部７の上面と底面との間、もしくは、素子分離部７の底面まで進む。また、素子分離部７に対する第４の開口パターンＲ４ａの位置合わせ精度が許容範囲を超えてずれていたとしても、マスク層１１ｊがハードマスクとしての役割を果たすので、素子分離部７に対する第２の穴１５２の位置合わせ精度は許容範囲内に収まる。すなわち、素子分離部７に対する第１の穴１５１の位置合わせ精度が許容範囲を超えてずれていたとしても、素子分離部７に対する第２の穴１５２の位置合わせ精度は許容範囲内に収まる。これにより、素子分離部７に対するウエルコンタクトホール１５ｊの位置合わせ精度は許容範囲内に収まる。

図１０（ｂ）に示す工程（第８の工程、第４のエッチング工程、第５のエッチング工程）は、図１０（ａ）に示す工程の後、図６（ｂ）に示す工程（第９の工程）の前に行われる。図１０（ｂ）に示す工程では、アクティブ領域（半導体領域６）上の穴１６ｊの底面における露出されたマスク層１１ｊをドライエッチングにより除去する。これにより、層間絶縁膜１４及びマスク層１１ｊを貫通し半導体領域６の一部６ａを露出するコンタクトホール１６を形成する。

このとき、第２の穴１５２を形成するためのエッチング処理が素子分離部７の上面と底面との間までしか進んでいなかった場合、素子分離部７の底面までドライエッチングが行われる。これにより、第１の穴１５１及び第２の穴１５２を含むウエルコンタクトホール１５ｊを形成する。

このように、ウエルコンタクトホール１５ｊを形成するためのエッチング処理（第４のエッチング工程）とコンタクトホール１６を形成するためのエッチング処理（第５のエッチング工程）とは、並行して行われる。

Claims (9)

1. 半導体基板にウエル領域を形成する第１の工程と、
   前記半導体基板に、第１のアライメントマークと、前記ウエル領域における複数のアクティブ領域を分離する素子分離部とを形成する第２の工程と、
   前記半導体基板の上に、第２のアライメントマークと、ＭＯＳトランジスタにおけるゲート電極とを形成する第３の工程と、
   前記半導体基板における前記アクティブ領域に、前記ゲート電極とともに前記ＭＯＳトランジスタを構成するソース電極又はドレイン電極となるべき半導体領域を形成する第４の工程と、
   前記半導体基板及び前記ゲート電極の上に絶縁膜を形成する第５の工程と、
   前記第１のアライメントマークを基準として決められた位置に、前記絶縁膜及び前記素子分離部を貫通し前記ウエル領域の一部を露出するウエルコンタクトホールを形成する第６の工程と、
   前記第２のアライメントマークを基準として決められた位置に、前記絶縁膜を貫通し前記半導体領域の一部を露出するコンタクトホールを形成する第７の工程と、
   を備えたことを特徴とする半導体装置の製造方法。
2. 前記第６の工程では、
   前記第１のアライメントマークを基準として決められた位置に第１の開口パターンを有するレジストパターンを形成する第１のパターン形成工程と、
   前記第１の開口パターンをマスクとしてエッチングを行うことにより、前記ウエルコンタクトホールを形成する第１のエッチング工程と、
   を含み、
   前記第７の工程では、
   前記第２のアライメントマークを基準として決められた位置に第２の開口パターンを有するレジストパターンを形成する第２のパターン形成工程と、
   前記第２の開口パターンをマスクとしてエッチングを行うことにより、前記コンタクトホールを形成する第２のエッチング工程と、
   を含む
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記ウエルコンタクトホールに金属を埋め込むことによりウエルコンタクトプラグを形成するとともに、前記コンタクトホールに金属を埋め込むことによりコンタクトプラグを形成する第８の工程をさらに備えた
   ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記半導体装置は、光電変換装置である
   ことを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
5. 半導体基板にウエル領域を形成する第１の工程と、
   前記半導体基板に、第１のアライメントマークと、前記ウエル領域における複数のアクティブ領域を分離する素子分離部とを形成する第２の工程と、
   前記半導体基板の上に、第２のアライメントマークと、ＭＯＳトランジスタにおけるゲート電極とを形成する第３の工程と、
   前記半導体基板における前記アクティブ領域に、前記ゲート電極とともに前記ＭＯＳトランジスタを構成するソース電極又はドレイン電極となるべき半導体領域を形成する第４の工程と、
   前記半導体基板及び前記ゲート電極を覆うように第１の絶縁膜を形成する第５の工程と、
   前記第１の絶縁膜における前記第１のアライメントマークを基準として決められた位置に、前記第１の絶縁膜及び前記素子分離部を貫通し前記ウエル領域の一部を露出するウエルコンタクトホールを形成するための開口を有するマスク層を形成する第６の工程と、
   前記開口を有する前記マスク層を覆うように第２の絶縁膜を形成する第７の工程と、
   前記第２のアライメントマークを基準として決められた位置に前記第２の絶縁膜を貫通し前記マスク層の前記開口を露出する第１の穴を形成し、前記マスク層の前記開口をマスクとして前記第１の穴の下における前記素子分離部を貫通し前記ウエル領域の一部を露出する第２の穴を形成することにより、前記第１の穴及び前記第２の穴を含む前記ウエルコンタクトホールを形成するとともに、前記第２のアライメントマークを基準として決められた位置に、前記第２の絶縁膜及び前記マスク層を貫通し前記半導体領域の一部を露出するコンタクトホールを形成する第８の工程と、
   を備えたことを特徴とする半導体装置の製造方法。
6. 前記第６の工程では、
   前記第１のアライメントマークを基準として決められた位置に第３の開口パターンを有するレジストパターンを形成する第３のパターン形成工程と、
   前記第３の開口パターンをマスクとしてエッチングを行うことにより、前記第１の絶縁膜における前記開口を形成する第３のエッチング工程と、
   を含み、
   前記第８の工程では、
   前記第２のアライメントマークを基準として決められた位置に第４の開口パターン及び第５の開口パターンを有するレジストパターンを形成する第４のパターン形成工程と、
   前記第４の開口パターンをマスクとしてエッチングを行うことにより前記第１の穴を形成し、その後、前記マスク層の前記開口をマスクとしてエッチングを行うことにより前記第２の穴を形成し、それによって、前記第１の穴及び前記第２の穴を含む前記ウエルコンタクトホールを形成する第４のエッチング工程と、
   前記第５の開口パターンをマスクとしてエッチングを行うことにより、前記コンタクトホールを形成する第５のエッチング工程と、
   を含み、
   前記第４のエッチング工程と前記第５のエッチング工程とは、並行して行われる
   ことを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記マスク層は、前記第４のエッチング工程における前記第１の穴を形成する際に、エッチングストッパー膜として機能する
   ことを特徴とする請求項６に記載の光電変換装置の製造方法。
8. 前記ウエルコンタクトホールに金属を埋め込むことによりウエルコンタクトプラグを形成するとともに、前記コンタクトホールに金属を埋め込むことによりコンタクトプラグを形成する第９の工程をさらに備えた
   ことを特徴とする請求項５から７のいずれか１項に記載の半導体装置の製造方法。
9. 前記半導体装置は、光電変換装置であり、
   前記マスク層は、前記半導体基板の表面における光の反射を防止する反射防止膜として機能する
   ことを特徴とする請求項５から８のいずれか１項に記載の半導体装置の製造方法。

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