JP2010193233A - 利得可変増幅器 - Google Patents

Abstract

【課題】利得を広範囲に可変制御することが可能な利得可変増幅器を提供する。
【解決手段】利得可変増幅器は、非反転入力端（＋）に入力される増幅電圧ＶＩＮ２と反転入力端（−）に入力される帰還電圧ＶＦＢとが一致するように出力電圧ＶＯＵＴを生成するメインアンプ１と、メインアンプ１の負帰還ループ内に挿入され、ｎビット（ただしｎ≧２）の内部デジタルデータＩＤをデジタル／アナログ変換することにより帰還電圧ＶＦＢを生成するＤＡＣ２と、ｎビットの外部デジタルデータＴＨＩＤに基づいてｍ値設定信号（ただし０≦ｍ＜ｎ）を生成するｍ値設定回路３と、ｍ値設定信号に基づいて入力電圧ＶＩＮを２^m倍することにより増幅電圧ＶＩＮ２を生成するプリアンプ４と、ｍ値設定信号に基づいて外部デジタルデータＴＨＩＤをｍビット分だけ上位側にシフトすることにより内部デジタルデータＩＤを生成するｍビットシフト回路５と、を有する。
【選択図】図１

Description

本発明は、利得可変増幅器に関するものである。

図１２Ａは、利得可変増幅器の一従来例を示す回路図である。本図の利得可変増幅器はメインアンプ１０１と、ＤＡＣ［Digital/Analog Convertor］１０２と、を有して成る。

メインアンプ１０１の非反転入力端（＋）は、入力電圧ＶＩＮの印加端に接続されている。メインアンプ１０１の反転入力端（−）は、帰還電圧ＶＦＢの印加端（ＤＡＣ１０２の出力端）に接続されている。メインアンプ１０１の出力端は、出力電圧ＶＯＵＴの出力端に接続される一方、ＤＡＣ１０２の電源端にも接続されている。

ＤＡＣ１０２は、メインアンプ１０１の負帰還ループ内に挿入され、ｎビット（ただしｎ≧２）の外部デジタルデータＴＨＩＤをデジタル／アナログ変換することにより、帰還電圧ＶＦＢを生成する手段である。帰還電圧ＶＦＢの電圧値は、次の（１）式で算出される。（１）式において、パラメータＴＨＩＤ（ｄ）は、ｎビットの外部デジタルデータＴＨＩＤのデータ値を１０進数表記したものであり、１〜２ⁿ−１の整数値を取り得る。

メインアンプ１０１は、非反転入力端（＋）に入力される入力電圧ＶＩＮと反転入力端（−）に入力される帰還電圧ＶＦＢとが一致するように、出力電圧ＶＯＵＴを生成する。従って、出力電圧ＶＯＵＴの電圧値は、次の（２）式で算出される。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開平５−１２０６１５号公報

確かに、上記構成から成る利得可変増幅器であれば、先出の（２）式からも分かるように、外部デジタルデータＴＨＩＤのデータ値を適宜調整することにより、その利得を可変制御することが可能である。具体的には、外部デジタルデータＴＨＩＤのデータ値を小さく設定するほど、利得可変増幅器の利得を高く設定することが可能であり、逆に、外部デジタルデータＴＨＩＤのデータ値を大きく設定するほど、利得可変増幅器の利得を低く設定することが可能である。

しかしながら、上記構成から成る利得可変増幅器では、入力電圧ＶＩＮの増幅手段がメインアンプ１０１のみであるため、メインアンプ１０１自体の増幅能力が不足していた場合には、外部デジタルデータＴＨＩＤのデータ値をどれだけ小さく設定しても、メインアンプ１０１自体の増幅能力を超える利得は得ることができない、という問題があった（図１３の実線Ｘ１と破線Ｘ１’を比較参照）。

なお、上記の問題を解決する手段としては、図１２Ｂに示すように、入力電圧ＶＩＮの印加端とメインアンプ１０１の非反転入力端（＋）との間に、所定の利得Ａを有するプリアンプ１０３を挿入し、メインアンプ１０１の非反転入力端（＋）に対して、プリアンプ１０３から出力される増幅電圧ＶＩＮ２（＝Ａ×ＶＩＮ）を印加することが考えられる。

確かに、上記構成から成る利得可変増幅器であれば、大きな出力電圧ＶＯＵＴを出力する必要がある場合であっても、メインアンプ１０１自体の利得については、プリアンプ１０３が挿入されていない構成（図１２Ａの構成）に比べて低く設定すれば足りるので、メインアンプ１０１自体の増幅能力を不要に増強する必要がなくなる。

しかしながら、上記構成から成る利得可変増幅器において、プリアンプ１０３の利得Ａを固定した場合には、プリアンプ１０３の利得分だけ、利得可変増幅器の利得可変範囲が高利得側にオフセットされた形となるので、利得可変範囲の最低値が高くなってしまう、という問題があった（図１３の実線Ｘ２を参照）。また、上記構成から成る利得可変増幅器において、利得可変増幅器全体の利得Ｂを設定するためには、プリアンプ１０３の利得Ａを考慮に入れて、メインアンプ１０１の利得がＢ／Ａとなるように、外部デジタルデータＴＨＩＤのデータ値を調整しなければならず、ユーザに煩雑な演算作業を強いる必要があった。

図１３は、従来における利得可変増幅器の入出力特性の一例を示す図である。なお、図１３の横軸には、外部デジタルデータＴＨＩＤ（８ビット）のデータ値が１０進数表記で示されており、図１３の縦軸には、利得可変増幅器の全体利得α（＝出力電圧ＶＯＵＴ／入力電圧ＶＩＮ）が示されている。また、実線Ｘ１は、図１２Ａの構成から成る利得可変増幅器（プリアンプなし）の現実の入出力特性を示しており、破線Ｘ１’は、図１２Ａの構成から成る利得可変増幅器（プリアンプなし）の理論上の入出力特性を示している。実線Ｘ２は、図１２Ｂの構成から成る利得可変増幅器（プリアンプあり／利得Ａ＝２）の現実の入出力特性（＝理論上の入出力特性）を示している。

本発明は、上記の問題点に鑑み、メインアンプの増幅能力を不要に増強することなく、利得を広範囲に可変制御することが可能な利得可変増幅器を提供することを目的とする。

上記目的を達成すべく、本発明に係る利得可変増幅器は、非反転入力端に入力される増幅電圧と反転入力端に入力される帰還電圧とが一致するように出力電圧を生成するメインアンプと、前記メインアンプの負帰還ループ内に挿入され、ｎビット（ただしｎ≧２）の内部デジタルデータをデジタル／アナログ変換することにより前記帰還電圧を生成するＤＡＣと、ｎビットの外部デジタルデータに基づいてｍ値設定信号（ただし０≦ｍ＜ｎ）を生成するｍ値設定回路と、前記ｍ値設定信号に基づいて入力電圧を２^m倍することにより前記増幅電圧を生成するプリアンプと、前記ｍ値設定信号に基づいて外部デジタルデータをｍビット分だけ上位側にシフトすることにより内部デジタルデータを生成するｍビットシフト回路と、を有して成る構成（第１の構成）とされている。

なお、上記した第１の構成から成る利得可変増幅器において、前記ｍ値設定回路は、外部デジタルデータのデータ値が小さいほど前記プリアンプの利得を高く設定するように、逆に、外部デジタルデータのデータ値が大きいほど前記プリアンプの利得を低く設定するように、前記ｍ値設定信号を生成する構成（第２の構成）にするとよい。

また、上記した第２の構成から成る利得可変増幅器において、前記ｍ値設定回路は、前記外部デジタルデータを形成するｎビットのうち、値「１」が入力されている最上位のビットがｓビット目（ただし１≦ｓ≦ｎ）であるとき、ｍ≦ｎ−ｓを満たすように、前記ｍ値設定信号を生成する構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成る利得可変増幅器において、前記ＤＡＣはＲ−２Ｒはしご型抵抗回路を有して成る構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成る利得可変増幅器において、前記プリアンプは、前記入力電圧を電圧／電流変換することにより入力電流を生成する電圧／電流変換回路と、前記ｍ値設定信号に基づいて前記入力電流を２^m倍することにより出力電流を生成するカレントミラー回路と、前記出力電流を電流／電圧変換することにより前記増幅電圧を生成する電流／電圧変換回路と、を有して成る構成（第５の構成）にするとよい。

また、上記第５の構成から成る利得可変増幅器において、前記カレントミラー回路は、前記入力電流に応じたミラー電流を出力するミラー電流出力段を複数有して成り、各ミラー電流出力段から出力されるミラー電流を合算することにより前記出力電流を生成するものであり、前記ミラー電流出力段の少なくとも一は、前記ｍ値設定信号に基づいて、その出力可否を制御するスイッチを有して成る構成（第６の構成）にするとよい。

また、上記第１〜第６いずれかの構成から成る利得可変増幅器において、前記ｍビットシフト回路は、前記ｍ値設定信号に基づき、前記内部デジタルデータのｔビット目（ただし１≦ｔ≦ｎ）の値として、前記外部デジタルデータの（ｔ−ｍ）ビット目の値、もしくは、値「０」を選択するｎ個のセレクタモジュールを有して成る構成（第７の構成）にするとよい。

また、上記第７の構成から成る利得可変増幅器において、前記ｍビットシフト回路は、前記外部デジタルデータを形成する全ビットに値「０」が入力されているとき、前記出力電圧の出力動作を停止させるためのゼロ検出信号を生成するゼロ検出モジュールを有して成る構成（第８の構成）にするとよい。

本発明に係る利得可変増幅器であれば、メインアンプの増幅能力を不要に増強することなく、利得を広範囲に可変制御することが可能となる。

本発明に係る利得可変増幅器の一実施形態を示すブロック図である。 本実施形態の利得可変増幅器の入出力特性の一例を示す図である。 ＤＡＣ２の一構成例を示す回路図である。 ＤＡＣ２の一変形例を示す回路図である。 ｍ値設定回路３の一構成例を示す論理ゲート図である。 外部デジタルデータＴＨＩＤとｍ値設定信号ｘ１、ｘ８、ｘ３２との相関関係を示すテーブルである。 プリアンプ４の一構成例を示す回路図である。 ｍビットシフト回路５の一構成例を示すブロック図である。 セレクタモジュール５０−ｋの一構成例を示す論理ゲート図である。 ゼロ検出モジュール５１の一構成例を示す論理ゲート図である。 本実施形態の利得可変増幅器の一適用例を示す図である。 利得可変増幅器の一従来例を示す回路図である。 利得可変増幅器の別の一従来例を示す回路図である。 従来における利得可変増幅器の入出力特性の一例を示す図である。

図１は、本発明に係る利得可変増幅器の一実施形態を示すブロック図である。本実施形態の利得可変増幅器は、メインアンプ１と、ＤＡＣ２と、ｍ値設定回路３と、プリアンプ４と、ｍビットシフト回路５と、を有して成る。

メインアンプ１の非反転入力端（＋）は、増幅電圧ＶＩＮ２の印加端（プリアンプ４の出力端）に接続されている。メインアンプ１の反転入力端（−）は、帰還電圧ＶＦＢの印加端（ＤＡＣ２の出力端）に接続されている。メインアンプ１の出力端は、出力電圧ＶＯＵＴの出力端に接続される一方、ＤＡＣ２の電源端にも接続されている。

ＤＡＣ２は、メインアンプ１の負帰還ループ内に挿入され、ｎビット（ただしｎ≧２）の内部デジタルデータＩＤをデジタル／アナログ変換することによって、帰還電圧ＶＦＢを生成する手段である。帰還電圧ＶＦＢの電圧値は、次の（３）式で算出される。なお、（３）式において、パラメータＩＤ（ｄ）は、ｎビットの内部デジタルデータＩＤのデータ値を１０進数で表記したものであり、１〜２ⁿ−１の整数値を取り得る。

メインアンプ１は、非反転入力端（＋）に入力される増幅電圧ＶＩＮ２と、反転入力端（−）に入力される帰還電圧ＶＦＢとが一致するように、出力電圧ＶＯＵＴを生成する。従って、出力電圧ＶＯＵＴの電圧値は、次の（４）式で算出される。

ｍ値設定回路３は、ｎビットの外部デジタルデータＴＨＩＤに応じてｍ値設定信号（ただし０≦ｍ＜ｎ）を生成し、これをプリアンプ４及びｍビットシフト回路５に出力する。

プリアンプ４は、入力電圧ＶＩＮを２^m倍することで増幅電圧ＶＩＮ２を生成し、これをメインアンプ１の非反転入力端（＋）に出力する。増幅電圧ＶＩＮ２の電圧値は、次の（５）式で算出される。

ｍビットシフト回路５は、外部デジタルデータＴＨＩＤをｍビット分だけ上位側にシフトすることで内部デジタルデータＩＤを生成し、これをＤＡＣ２に出力する。外部デジタルデータＴＨＩＤをｍビット分だけ上位側にシフトさせるという演算処理は、外部デジタルデータＴＨＩＤのデータ値を１０進数表記で２^m倍することに相当する。すなわち、内部デジタルデータＩＤのデータ値は、次の（６）式で算出される。なお、（６）式において、パラメータＴＨＩＤ（ｄ）とパラメータＩＤ（ｄ）は、外部デジタルデータＴＨＩＤのデータ値と内部デジタルデータＩＤのデータ値を各々１０進数表記したものである。

先出の（４）式に（５）式と（６）式を代入すると、出力電圧ＶＯＵＴの電圧値は、次の（７）式で算出される。

上記の（７）式は、先出の（２）式と同一である。すなわち、本実施形態の利得可変増幅器で生成される出力電圧ＶＯＵＴの電圧値は、プリアンプ４で設定されている利得２^mの影響を何ら受けないことが分かる。

このように、本実施形態の利得可変増幅器では、ｍ値設定回路３で生成されるｍ値設定信号に基づいて、プリアンプ４の利得可変制御とｍビットシフト回路５による外部デジタルデータＴＨＩＤのビットシフト制御とが互いに連携して実施されており、ＤＡＣ２に入力される内部デジタルデータＩＤのデータ値（延いてはメインアンプ１の利得）は、プリアンプ４の利得分をキャンセルするように、利得可変増幅器の内部（ｍビットシフト回路５）で自動的に最適化されている。従って、本実施形態の利得可変増幅器であれば、ユーザにプリアンプ４の存在を意識させることなく、メインアンプ１の増幅能力不足をプリアンプ４で補填することができる。

また、本実施形態の利得可変増幅器では、ｍ値設定回路３で生成されるｍ値設定信号に基づき、プリアンプ４の利得２^mが外部デジタルデータＴＨＩＤのデータ値（延いては、利得可変増幅器全体の利得）に応じて可変制御される。より具体的に述べると、プリアンプ４の利得２^mは、外部デジタルデータＴＨＩＤのデータ値が小さいほど高く設定され、逆に、外部デジタルデータＴＨＩＤのデータ値が大きいほど低く設定される。

従って、本実施形態の利得可変増幅器であれば、大きな出力電圧ＶＯＵＴを出力する必要がある場合であっても、メインアンプ１自体の利得については、プリアンプ４が挿入されていない構成（図１２Ａの構成）に比べて低く設定すれば足りるので、メインアンプ１自体の増幅能力を不要に増強する必要がなくなる。また、本実施形態の利得可変増幅器であれば、図１２Ｂの従来構成（プリアンプの利得を固定した構成）と異なり、利得可変増幅器の利得可変範囲が常に高利得側にオフセットされた形とはならず、利得可変範囲の最低値が高くなってしまうことはない。

図２は、本実施形態の利得可変増幅器の入出力特性の一例を示す図である。なお、図２の横軸には、外部デジタルデータＴＨＩＤ（８ビット）のデータ値が１０進数表記で示されており、図２の縦軸には、利得可変増幅器の全体利得α（＝出力電圧ＶＯＵＴ／入力電圧ＶＩＮ）が示されている。本図に示すように、本実施形態の利得可変増幅器では、外部デジタルデータＴＨＩＤのデータ値に応じて、プリアンプ４の利得可変制御とｍビットシフト回路５による外部デジタルデータＴＨＩＤのビットシフト制御とが互いに連携して実施されるので、本実施形態の利得可変増幅器の入出力特性（図２の実線Ｘ１）は、プリアンプなしの理論上の入出力特性（図１２の破線Ｘ１’）と一致する。

このように、本実施形態の利得可変増幅器であれば、メインアンプ１自体の増幅能力を不要に増強することなく、外部デジタルデータＴＨＩＤに基づいて、利得を広範囲に可変制御することが可能となる。

また、本実施形態の利得可変増幅器であれば、プリアンプ４からメインアンプ１に至る信号ラインのノイズ耐性を向上することが可能となる。

以下では、外部デジタルデータＴＨＩＤと内部デジタルデータＩＤのビット数ｎを８とし、プリアンプ４の利得可変制御とｍビットシフト回路５による外部デジタルデータＴＨＩＤのビットシフト制御の双方に用いられるｍ値設定信号として、１倍設定信号ｘ１（ｍ＝０）、８倍設定信号ｘ８（ｍ＝３）、及び、３２倍設定信号ｘ３２（ｍ＝５）が生成される構成を例に挙げて、利得可変増幅器を形成する各部の具体的な回路構成を説明する。

なお、下記の説明中においては、外部デジタルデータＴＨＩＤの各ビット毎に入力されている値を最下位ビットから順にそれぞれＴＨＩＤ＜０＞〜ＴＨＩＤ＜７＞と表記する。同様に、内部デジタルデータＩＤの各ビット毎に入力されている値を最下位ビットから順にそれぞれＩＤ＜０＞〜ＩＤ＜７＞と表記する。

図３は、ＤＡＣ２の一構成例を示す回路図である。図３に示す通り、本構成例のＤＡＣ２は、抵抗２００〜２０５（抵抗値：Ｒ）と、抵抗２１０〜２１９（抵抗値：２Ｒ）と、スイッチ２２０〜２２８と、インバータ２３０〜２３５及びインバータ２３７と、否定論理和演算器２３６と、否定論理積演算器２３８と、を有して成る。

抵抗２００の一端は、抵抗２１０の一端と抵抗２１１の一端に接続されている。抵抗２００の他端は、抵抗２０１の一端と抵抗２１２の一端に接続されている。抵抗２０１の他端は、抵抗２０２の一端と抵抗２１３の一端に接続されている。抵抗２０２の他端は、抵抗２０３の一端と抵抗２１４の一端に接続されている。抵抗２０３の他端は、抵抗２０４の一端と抵抗２１５の一端に接続されている。抵抗２０４の他端は、抵抗２０５の一端と抵抗２１６の一端に接続されている。抵抗２０５の他端は、帰還電圧ＶＦＢの出力端と抵抗２１７〜２１９の各一端に接続されている。抵抗２１０の他端は、接地端に接続されている。抵抗２１１〜２１９の各他端は、それぞれ、スイッチ２２０〜２２８の各共通端に接続されている。スイッチ２２０〜２２８の各第１選択端は、いずれも出力電圧ＶＯＵＴの印加端（ＤＡＣ２の電源端）に接続されている。スイッチ２２０〜２２８の各第２選択端は、いずれも接地端に接続されている。

インバータ２３０〜２３５の各入力端は、それぞれＴＨＩＤ＜０＞〜ＴＨＩＤ＜５＞の各入力端に接続されている。インバータ２３０〜２３５の各出力端は、それぞれスイッチ２２０〜２２５の各制御端に接続されている。否定論理和演算器２３６の第１入力端は、ＴＨＩＤ＜６＞の入力端に接続されている。否定論理和演算器２３６の第２入力端は、ＴＨＩＤ＜７＞の入力端に接続されている。否定論理和演算器２３６の出力端は、スイッチ２２６の制御端に接続されている。インバータ２３７の入力端は、ＴＨＩＤ＜７＞の入力端に接続されている。インバータ２３７の出力端は、スイッチ２２７の制御端に接続されている。否定論理積演算器２３８の第１入力端は、ＴＨＩＤ＜７＞の入力端に接続されている。否定論理積演算器２３８の第２入力端は、ＴＨＩＤ＜６＞の入力端に接続されている。否定論理積演算器２３８の出力端は、スイッチ２２８の制御端に接続されている。

上記構成から成るＤＡＣ２において、スイッチ２２０〜２２８は、各々の制御端に入力される制御信号がローレベルであるときに、各々の第１選択端と共通端とを導通させて、抵抗２１１〜２１９の各他端に出力電圧ＶＯＵＴを印加する。逆に、スイッチ２２０〜２２８は、各々の制御端に入力される制御信号がハイレベルであるときに、各々の第２選択端と共通端とを導通させて、抵抗２１１〜２１９の各他端に接地電圧ＧＮＤを印加する。

このように、Ｒ−２Ｒはしご型抵抗回路を有して成るＤＡＣ２であれば、桁数の多い高精度のデジタル／アナログ変換処理を簡易な回路構成によって実現することができる。なお、ＤＡＣ２の入出力線形性を高めるために、図３の回路構成では、ＴＨＩＤ＜６＞、ＴＨＩＤ＜７＞の２値に基づいて、３つのスイッチ２２６〜２２８の切替制御（延いては、３つの抵抗２１７〜２１９の各他端に対する電圧印加制御）を行う構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、例えば、図４に示すように、否定論理和演算器２３６をインバータ２３６Ｘに置き換えた上で、否定論理積演算器２３８、スイッチ２２８、及び、抵抗２１９を削除し、抵抗２１７と抵抗２１８との間に、新たに抵抗値Ｒの抵抗２０６を挿入した構成に変更しても構わない。

図５は、ｍ値設定回路３の一構成例を示す論理ゲート図である。図５に示すように、本構成例のｍ値設定回路３は、論理和演算器３１〜３３と、インバータ３４及び３５と、論理積演算器３６及び３７と、を有して成る。

論理和演算器３１の第１入力端は、ＴＨＩＤ＜３＞の入力端に接続されている。論理和演算器３１の第２入力端は、ＴＨＩＤ＜４＞の入力端に接続されている。論理和演算器３２の第１入力端は、ＴＨＩＤ＜５＞の入力端に接続されている。論理和演算器３２の第２入力端は、ＴＨＩＤ＜６＞の入力端に接続されている。論理和演算器３２の第３入力端はＴＨＩＤ＜７＞の入力端に接続されている。論理和演算器３３の第１入力端は、論理和演算器３１の出力端に接続されている。論理和演算器３３の第２入力端は、論理和演算器３２の出力端に接続されている。インバータ３４の入力端は、論理和演算器３３の出力端に接続されている。インバータ３５の入力端は、論理和演算器３２の出力端に接続されている。論理積演算器３６の第１入力端は、インバータ３４の出力端に接続されている。論理積演算器３６の第２入力端は、インバータ３５の出力端に接続されている。論理積演算器３７の第１入力端は、インバータ３５の出力端に接続されている。論理積演算器３７の第２入力端は、論理和演算器３３の出力端に接続されている。１倍設定信号ｘ１は、論理和演算器３２の出力端から引き出されている。８倍設定信号ｘ８は、論理積演算器３７の出力端から引き出されている。３２倍設定信号ｘ３２は、論理積演算器３６の出力端から引き出されている。

上記構成から成るｍ値設定回路３は、ＴＨＩＤ＜３＞〜ＴＨＩＤ＜７＞がいずれもローレベル（値「０」）であるとき、言い換えれば、外部デジタルデータＴＨＩＤのデータ値が１０進数表記で１〜７であるときには、３２倍設定信号ｘ３２（ｍ＝５）をハイレベルとし、１倍設定信号ｘ１（ｍ＝０）と８倍設定信号ｘ８（ｍ＝３）をローレベルとする。

また、上記構成から成るｍ値設定回路３は、ＴＨＩＤ＜５＞〜ＴＨＩＤ＜７＞がいずれもローレベル（値「０」）であるが、ＴＨＩＤ＜３＞及びＴＨＩＤ＜４＞の少なくとも一がハイレベル（値「１」）であるとき、言い換えれば、外部デジタルデータＴＨＩＤのデータ値が１０進数表記で８〜３１であるときには、８倍設定信号ｘ８（ｍ＝３）をハイレベルとし、１倍設定信号ｘ１（ｍ＝０）と３２倍設定信号ｘ３２（ｍ＝５）をいずれもローレベルとする。

また、上記構成から成るｍ値設定回路３は、ＴＨＩＤ＜５＞〜ＴＨＩＤ＜７＞の少なくとも一がハイレベル（値「１」）であるとき、すなわち、外部デジタルデータＴＨＩＤのデータ値が１０進数表記で３２〜２５５であるときには、１倍設定信号ｘ１（ｍ＝０）をハイレベルとし、８倍設定信号ｘ８（ｍ＝３）と３２倍設定信号ｘ３２（ｍ＝５）をローレベルとする。

図６は、外部デジタルデータＴＨＩＤ（ｄ）とｍ値設定信号（１倍設定信号ｘ１、８倍設定信号ｘ８、及び、３２倍設定信号ｘ３２）との相関関係を示すテーブルである。

上記したように、本実施形態の利得可変増幅器において、ｍ値設定回路３は、外部デジタルデータＴＨＩＤを形成する８ビット（ＴＨＩＤ＜０＞〜ＴＨＩＤ＜７＞）のうち、値「１」が入力されている最上位のビットがｓビット目（ただし１≦ｓ≦８）であるとき、ｍ≦８−ｓを満たすように、ｍ値設定信号（１倍設定信号ｘ１、８倍設定信号ｘ８、及び３２倍設定信号ｘ３２）を生成する構成とされている。

このような構成とすることにより、ｍビットシフト回路５で生成される内部デジタルデータＩＤは、ＴＨＩＤ＜０＞〜ＴＨＩＤ＜ｓ＞の欠落を招くことなく、これをｍビット分だけ上位側にシフトさせたデータ値、すなわち、先出の数式（６）で算出されるデータ値を有することになる。従って、本実施形態の利得可変増幅器は、先にも説明した通り、プリアンプ４の利得可変制御とｍビットシフト回路５による外部デジタルデータＴＨＩＤのビットシフト制御とを互いに連携させて、ユーザの意図した出力電圧ＶＯＵＴを生成することが可能となる。

図７は、プリアンプ４の一構成例を示す回路図である。図７に示すように、本構成例のプリアンプ４は、電圧／電流変換回路４１と、カレントミラー回路４２と、電流／電圧変換回路４３と、を有して成る。

電圧／電流変換回路４１は、入力電圧ＶＩＮを電圧／電流変換して入力電流ｉ０を生成する手段であり、Ｎチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ４１０と、抵抗４１１（抵抗値：Ｒｘ）と、アンプ４１２と、を有して成る。

トランジスタ４１０のドレインは、電圧／電流変換回路４１の電流出力端に相当し、カレントミラー回路４２の電流入力端に接続されている。トランジスタ４１０のソース及びバックゲートは、抵抗４１１を介して、接地端に接続されている。トランジスタ４１０のゲートは、アンプ４１２の出力端に接続されている。アンプ４１２の非反転入力端（＋）は、入力電圧ＶＩＮの印加端に接続されている。アンプ４１２の反転入力端（−）は、抵抗４１１の一端に接続されている。

上記の構成から成る電圧／電流変換回路４１において、アンプ４１２は、非反転入力端（＋）と反転入力端（−）の各印加電圧が互いに一致するように、トランジスタ４１０のゲート信号を生成する。すなわち、抵抗４１１の一端には、入力電圧ＶＩＮが印加されることになるので、入力電流ｉ０の電流値は、次の（８）式で算出される。

カレントミラー回路４２は、ｍ値設定信号（１倍設定信号ｘ１（ｍ＝０）、８倍設定信号ｘ８（ｍ＝３）、及び、３２倍設定信号ｘ３２（ｍ＝５））に基づいて入力電流ｉ０を２^m倍することにより、出力電流ｉ４（＝ｉ０×２^m）を生成する手段であり、Ｐチャネル型ＭＯＳ電界効果トランジスタ４２１〜４２６と、スイッチ４２７及び４２８と、論理和演算器４２９と、を有して成る。

トランジスタ４２１〜４２６のソース及びバックゲートは、いずれも電源端に接続されている。トランジスタ４２１のゲート及びドレインは、カレントミラー回路４２の電流入力端に相当し、電圧／電流変換回路４１の電流出力端に接続されている。トランジスタ４２２〜４２４のドレインは、カレントミラー回路４２の電流出力端に相当し、電流／電圧変換回路４３の電流入力端に接続されている。トランジスタ４２２のゲートは、トランジスタ４２１のゲートに直接接続されている。トランジスタ４２３のゲートは、スイッチ４２７を介してトランジスタ４２１のゲートに接続されている。トランジスタ４２４のゲートは、スイッチ４２８を介してトランジスタ４２１のゲートに接続されている。トランジスタ４２５のドレインは、トランジスタ４２３のゲートに接続されている。トランジスタ４２６のドレインは、トランジスタ４２４のゲートに接続されている。論理和演算器４２９の第１入力端は、８倍設定信号ｘ８の入力端に接続されている。論理和演算器４２９の第２入力端は、３２倍設定信号ｘ３２の入力端に接続されている。トランジスタ４２５のゲート及びスイッチ４２７の制御端は、いずれも論理和演算器４２９の出力端に接続されている。トランジスタ４２６のゲート及びスイッチ４２８の制御端は、いずれも３２倍設定信号ｘ３２の入力端に接続されている。

上記構成から成るカレントミラー回路４２は、入力電流ｉ０を等倍した第１ミラー電流ｉ１（＝ｉ０）を出力する第１ミラー電流出力段（トランジスタ４２２）と、入力電流ｉ０を７倍した第２ミラー電流ｉ２（＝ｉ０×７）を出力する第２ミラー電流出力段（トランジスタ４２３、トランジスタ４２５、及び、スイッチ４２７）と、入力電流ｉ０を２４倍した第３ミラー電流ｉ３（＝ｉ０×２４）を出力する第３ミラー電流出力段（トランジスタ４２４、トランジスタ４２６、及び、スイッチ４２８）と、を有して成り、第１ミラー電流ｉ１、第２ミラー電流ｉ２、及び、第３ミラー電流ｉ３を合算することにより、出力電ｉ４を生成する構成とされている。

また、上記の第２ミラー電流出力段は、ｍ値設定信号（図７の例では、８倍設定信号ｘ８と３２倍設定信号ｘ３２との論理和信号）に基づいて、第２ミラー電流ｉ２の出力可否を制御するスイッチ４２７及びトランジスタ４２５を有して成る。なお、スイッチ４２７は、その制御端に入力される制御信号がハイレベルであるときにオンとなり、ローレベルであるときにオフとなるアナログスイッチである。すなわち、上記の第２ミラー電流出力段は、８倍設定信号ｘ８と３２倍設定信号ｘ３２の少なくとも一方がハイレベルであるときに第２ミラー電流ｉ２の出力を行い、両方がローレベルであるときに第２ミラー電流ｉ２の出力を停止するように、その出力可否が制御される。

同様に、上記の第３ミラー電流出力段は、ｍ値設定信号（図７の例では、３２倍設定信号ｘ３２）に基づいて、第３ミラー電流ｉ３の出力可否を制御するスイッチ４２８及びトランジスタ４２６を有して成る。なお、スイッチ４２８は、その制御端に入力される制御信号がハイレベルであるときにオンとなり、ローレベルであるときにオフとなるアナログスイッチである。すなわち、上記の第３ミラー電流出力段は、３２倍設定信号ｘ３２がハイレベルであるときに第３ミラー電流ｉ３の出力を行い、ローレベルであるときに第３ミラー電流ｉ３の出力を停止するように、その出力可否が制御される。

上記の動作をまとめると、カレントミラー回路４２は、３２倍設定信号ｘ３２がハイレベルであるときには、入力電流ｉ０を３２倍した出力電流ｉ４（＝ｉ１＋ｉ２＋ｉ３＝ｉ０＋ｉ０×７＋ｉ０×２４）を出力し、８倍設定信号ｘ８がハイレベルであるときには、入力電流ｉ０を８倍した出力電流ｉ４（＝ｉ１＋ｉ２＝ｉ０＋ｉ０×７）を出力し、３２倍設定信号ｘ３２と８倍設定信号ｘ８の双方がローレベルであるとき（１倍設定信号ｘ１がハイレベルであるとき）には、入力信号ｉ０を等倍した出力電流ｉ４（＝ｉ１＝ｉ０）を出力する構成とされている。

電流／電圧変換回路４３は、出力電流ｉ４を電流／電圧変換することにより増幅電圧ＶＩＮ２を生成する手段であり、抵抗４３１（抵抗値：Ｒｘ）を有して成る。抵抗４３１の一端は、電流／電圧変換回路４３の電流入力端に相当し、カレントミラー回路４２の電流出力端に接続されている。また、抵抗４３１の一端は、電流／電圧変換回路４３の電圧出力端（増幅電圧ＶＩＮ２の出力端）にも相当し、メインアンプ１の非反転入力端（＋）にも接続されている。抵抗４３１の他端は、接地端に接続されている。

上記の構成から成る電流／電圧変換回路４３において、抵抗４３１には、カレントミラー回路４３から出力電流ｉ４が流れ込むので、抵抗４３１の一端から引き出される増幅電圧ＶＩＮ２の電圧値は、次の（９）式で算出される。

上記の（９）式は、先出の（５）式と同一である。このように、本構成例のプリアンプ２であれば、簡易な回路構成を用いてｍ値設定信号に基づく利得可変制御を行い、入力電圧ＶＩＮを２^m倍した増幅電圧ＶＩＮ２を生成することが可能となる。

図８は、ｍビットシフト回路５の一構成例を示すブロック図である。図８に示す通り、本構成例のｍビットシフト回路５は、８個のセレクタモジュール５０−０〜５０−７を有して成る。また、図８では明示されていないが、ｍビットシフト回路５は、外部デジタルデータＴＨＩＤを形成する全ビットに値「０」が入力されているとき、出力電圧ＶＯＵＴの出力動作を停止させるためのゼロ検出信号ＺＥＲＯを生成するゼロ検出モジュール５１を有して成る。

セレクタモジュール５０−０は、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであるとき、ｘ１＿ｓｉｇ入力端子に入力されるＴＨＩＤ＜０＞をＩＤ＜０＞として出力する。また、セレクタモジュール５０−０は、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであるとき、ｘ８＿ｓｉｇ端子に入力される値「０」をＩＤ＜０＞として出力する。また、セレクタモジュール５０−０は、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであるとき、ｘ３２＿ｓｉｇ端子に入力される値「０」をＩＤ＜０＞として出力する。

セレクタモジュール５０−１は、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであるとき、ｘ１＿ｓｉｇ入力端子に入力されるＴＨＩＤ＜１＞をＩＤ＜１＞として出力する。また、セレクタモジュール５０−１は、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであるとき、ｘ８＿ｓｉｇ端子に入力される値「０」をＩＤ＜１＞として出力する。また、セレクタモジュール５０−０は、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであるとき、ｘ３２＿ｓｉｇ端子に入力される値「０」をＩＤ＜１＞として出力する。

セレクタモジュール５０−２は、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであるとき、ｘ１＿ｓｉｇ入力端子に入力されるＴＨＩＤ＜２＞をＩＤ＜２＞として出力する。また、セレクタモジュール５０−２は、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであるとき、ｘ８＿ｓｉｇ端子に入力される値「０」をＩＤ＜２＞として出力する。また、セレクタモジュール５０−２は、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであるとき、ｘ３２＿ｓｉｇ端子に入力される値「０」をＩＤ＜２＞として出力する。

セレクタモジュール５０−３は、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであるとき、ｘ１＿ｓｉｇ入力端子に入力されるＴＨＩＤ＜３＞をＩＤ＜３＞として出力する。また、セレクタモジュール５０−３は、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであるとき、ｘ８＿ｓｉｇ端子に入力されているＴＨＩＤ＜０＞をＩＤ＜３＞として出力する。また、セレクタモジュール５０−３は、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであるとき、ｘ３２＿ｓｉｇ端子に入力される値「０」をＩＤ＜３＞として出力する。

セレクタモジュール５０−４は、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであるとき、ｘ１＿ｓｉｇ入力端子に入力されるＴＨＩＤ＜４＞をＩＤ＜４＞として出力する。また、セレクタモジュール５０−４は、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであるとき、ｘ８＿ｓｉｇ端子に入力されているＴＨＩＤ＜１＞をＩＤ＜４＞として出力する。また、セレクタモジュール５０−４は、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであるとき、ｘ３２＿ｓｉｇ端子に入力される値「０」をＩＤ＜４＞として出力する。

セレクタモジュール５０−５は、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであるとき、ｘ１＿ｓｉｇ入力端子に入力されるＴＨＩＤ＜５＞をＩＤ＜５＞として出力する。また、セレクタモジュール５０−５は、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであるとき、ｘ８＿ｓｉｇ端子に入力されているＴＨＩＤ＜２＞をＩＤ＜５＞として出力する。また、セレクタモジュール５０−５は、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであるとき、ｘ３２＿ｓｉｇ端子に入力されるＴＨＩＤ＜０＞をＩＤ＜５＞として出力する。

セレクタモジュール５０−６は、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであるとき、ｘ１＿ｓｉｇ入力端子に入力されるＴＨＩＤ＜６＞をＩＤ＜６＞として出力する。また、セレクタモジュール５０−６は、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであるとき、ｘ８＿ｓｉｇ端子に入力されているＴＨＩＤ＜３＞をＩＤ＜６＞として出力する。また、セレクタモジュール５０−６は、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであるとき、ｘ３２＿ｓｉｇ端子に入力されるＴＨＩＤ＜１＞をＩＤ＜６＞として出力する。

セレクタモジュール５０−７は、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであるとき、ｘ１＿ｓｉｇ入力端子に入力されるＴＨＩＤ＜７＞をＩＤ＜７＞として出力する。また、セレクタモジュール５０−７は、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであるとき、ｘ８＿ｓｉｇ端子に入力されているＴＨＩＤ＜４＞をＩＤ＜７＞として出力する。また、セレクタモジュール５０−７は、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであるとき、ｘ３２＿ｓｉｇ端子に入力されるＴＨＩＤ＜２＞をＩＤ＜７＞として出力する。

このように、本構成例のｍビットシフト回路５であれば、簡易な回路構成を用いてｍ値設定信号に基づく外部デジタルデータＴＨＩＤのビットシフト制御を行い、適切な内部デジタルデータＩＤを生成することが可能となる。

図９は、セレクタモジュール５０−ｋ（ただしｋ＝０、１、…、７）の一構成例を示す論理ゲート図である。図９に示すように、本構成例のセレクタモジュール５０−ｋは、論理積演算器５０１−ｋ〜５０３−ｋと、論理和演算器５０４−ｋと、を有して成る。

論理積演算器５０１−ｋの第１入力端は、ｘ３２入力端子に接続されている。論理積演算器５０１−ｋの第２入力端は、ｘ３２＿ｓｉｇ入力端子に接続されている。論理積演算器５０２−ｋの第１入力端は、ｘ８入力端子に接続されている。論理積演算器５０２−ｋの第２入力端は、ｘ８＿ｓｉｇ入力端子に接続されている。論理積演算器５０３−ｋの第１入力端は、ｘ１入力端子に接続されている。論理積演算器５０３−ｋの第２入力端は、ｘ１＿ｓｉｇ入力端子に接続されている。論理和演算器５０４−ｋの第１入力端は、論理積演算器５０１−ｋの出力端に接続されている。論理和演算器５０４−ｋの第２入力端は論理積演算器５０２−ｋの出力端に接続されている。論理和演算器５０４−ｋの第３入力端は、論理積演算器５０３−ｋの出力端に接続されている。論理和演算器５０４−ｋの出力端は、ＩＤ＜ｋ＞の出力端子に接続されている。

上記構成から成るセレクタモジュール５０−ｋにおいて、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであり、ｘ８入力端子に入力される８倍設定信号ｘ８とｘ１入力端子に入力される１倍設定信号ｘ１がいずれもローレベルである場合には、ｘ３２入力端子に入力される信号がＩＤ＜ｋ＞として出力される。また、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであり、ｘ３２入力端子に入力される３２倍設定信号ｘ３２とｘ１入力端子に入力される１倍設定信号ｘ１がいずれもローレベルである場合には、ｘ８入力端子に入力される信号がＩＤ＜ｋ＞として出力される。また、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであり、ｘ８入力端子に入力される８倍設定信号ｘ８とｘ３２入力端子に入力される３２倍設定信号ｘ３２がいずれもローレベルである場合には、ｘ１入力端子に入力される信号がＩＤ＜ｋ＞として出力される。

このように、本構成例のセレクタモジュール５０−ｋであれば、簡易な回路構成を用いてｍ値設定信号に基づく入力信号の選択制御を行い、適切なＩＤ＜ｋ＞を生成することが可能となる。

図１０は、ゼロ検出モジュール５１の一構成例を示す論理ゲート図である。図１０に示すように、本構成例のゼロ検出モジュール５１は、ＴＨＩＤ＜０＞〜ＴＨＩＤ＜７＞を入力とする否定論理和演算器５１を有して成る。すなわち、ゼロ検出信号ＺＥＲＯは、ＴＨＩＤ＜０＞〜ＴＨＩＤ＜７＞全てがローレベル（値「０」）である場合にのみハイレベルとなり、その余の場合にはローレベルとなる。このようなゼロ検出モジュール５１を用いれば、先に説明したプリアンプ４の利得可変制御や外部デジタルデータＴＨＩＤのビットシフト制御とは別に、出力電圧ＶＯＵＴの出力可否制御を行うことが可能となる。

図１１は、本実施形態の利得可変増幅器の一適用例を示す図である。なお、本図では、スイッチングレギュレータに含まれる過電流保護回路の一部として、本実施形態の利得可変増幅器を適用した構成を例に挙げて説明を行う。

本構成例のスイッチングレギュレータは、制御部Ａ１と、駆動部Ａ２と、過電流保護部Ａ３と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１と、コイルＬ１と、抵抗Ｒ１と、コンデンサＣ１及びＣ２と、を有して成り、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成する同期整流方式の降圧型スイッチングレギュレータである。

トランジスタＰ１のソースは、入力電圧Ｖｉｎの入力端に接続されている。トランジスタＰ１のドレインは、トランジスタＮ１のドレインに接続されている。トランジスタＮ１のソースは、接地端に接続されている。トランジスタＰ１、Ｎ１のゲートは、それぞれ、駆動部Ａ２のゲート信号出力端に接続されている。コイルＬ１の一端は、トランジスタＰ１のドレインとトランジスタＮ１のドレインの接続ノードに接続されている。コイルＬ１の他端は、出力電圧Ｖｏｕｔの出力端に接続されている。抵抗Ｒ１の一端は、コイルＬ１の一端に接続されている。抵抗Ｒ１の他端は、コンデンサＣ１の一端に接続されている。コンデンサＣ１の他端は、コイルＬ１の他端に接続されている。コンデンサＣ２の一端は出力電圧Ｖｏｕｔの出力端に接続されている。コンデンサＣ２の他端は、接地端に接続されている。出力電圧Ｖｏｕｔの出力端には、負荷Ｚが接続されている。

制御部Ａ１は、出力電圧Ｖｏｕｔが所定の目標設定値となるように、駆動部Ａ２の制御信号を生成する一方、過電流保護部Ａ３から入力される過電流保護信号ＯＳＰを監視し、過電流状態が検出されたときには、出力電圧Ｖｏｕｔの出力をシャットダウンする機能を備えている。

駆動部Ａ２は、制御部Ａ１からの制御信号に基づいて、トランジスタＰ１及びトランジスタＮ１の各ゲート信号を生成し、各々のオン／オフ制御を行う。

過電流保護部Ａ３は、利得可変増幅器Ａ３１と、差動増幅器Ａ３２と、比較器Ａ３３とを有して成る。

利得可変増幅器Ａ３１は、基本的に図１の利得可変増幅器と同様の構成から成り、メインアンプ１と、ＤＡＣ２と、ｍ値設定回路３と、プリアンプ４と、ｍビットシフト回路５と、を有して成る。なお、プリアンプ４の入力端は、抵抗Ｒ１とコンデンサＣ１との接続ノードに接続されている。また、ＤＡＣ２は、メインアンプ１の出力端（利得可変増幅器Ａ３で生成される出力電圧ＶＯＵＴの出力端）と、スイッチングレギュレータで生成される出力電圧Ｖｏｕｔの出力端との間に接続されている。

差動増幅器Ａ３２の非反転入力端（＋）は、利得可変増幅器Ａ３１の出力端（出力電圧ＶＯＵＴの出力端）に接続されている。差動増幅器Ａ３２の反転入力端（−）は、スイッチングレギュレータの出力端（出力電圧Ｖｏｕｔの出力端）に接続されている。

比較器Ａ３３の非反転入力端（＋）は、差動増幅器Ａ３２の出力端に接続されている。比較器Ａ３３の反転入力端（−）は、参照電圧Ｖｒｅｆ（固定電圧値）の入力端に接続されている。比較器Ａ３３の出力端は、過電流保護信号ＯＣＰの出力端として、制御部Ａ１に接続されている。

上記構成から成る過電流保護部Ａ３において、過電流保護をかけるための過電流保護値は、比較器Ａ３３の反転入力端（−）に入力される参照電圧Ｖｒｅｆの電圧値によって設定される。従来、上記の過電流保護値を調整するためには、参照電圧Ｖｒｅｆを可変制御する必要があったが、本発明に係る利得可変増幅器Ａ３１を用いれば、外部デジタルデータＴＨＩＤのデータ値を任意に設定して、電流検出信号（プリアンプ４に入力される入力電圧ＶＩＮ）を増幅する際の利得を可変制御することにより、参照電圧Ｖｒｅｆの電圧値を固定したまま、過電流保護部Ａ３の過電流保護値を任意に調整することが可能となる。

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

例えば、上記実施形態（特に図２以降）では、外部デジタルデータＴＨＩＤと内部デジタルデータＩＤのビット数ｎを８とし、プリアンプ４の利得可変制御とｍビットシフト回路５による外部デジタルデータＴＨＩＤのビットシフト制御の双方に用いられるｍ値設定信号として、１倍設定信号ｘ１（ｍ＝０）、８倍設定信号ｘ８（ｍ＝３）、及び、３２倍設定信号ｘ３２（ｍ＝５）が生成される構成を例に挙げて、利得可変増幅器を形成する各部の具体的な回路構成を説明したが、このような変数値ｍ、ｎの設定は、発明の内容を説明する上で便宜を図るための単なる例示に過ぎず、本発明の構成が上記に限定されるものでないことは言うまでもない。

本発明は、例えば、電源装置の出力電流や駆動電流を計測するに際して、電流値に応じた電圧信号の増幅手段として用いられる利得可変増幅器に利用可能な技術である。

１ メインアンプ
２ ＤＡＣ（ｎビット）
３ ｍ値設定回路
４ プリアンプ
５ ｍビットシフト回路
２００〜２０６ 抵抗（抵抗値：Ｒ）
２１０〜２１９ 抵抗（抵抗値：２Ｒ）
２２０〜２２８ スイッチ
２３０〜２３５、２３６Ｘ、２３７ インバータ
２３６ 否定論理和演算器
２３８ 否定論理積演算器
３１〜３３ 論理和演算器
３４、３５ インバータ
３６、３７ 論理積演算器
４１ 電圧／電流変換回路
４２ カレントミラー回路
４３ 電流／電圧変換回路
４１０ Ｎチャネル型ＭＯＳ電界効果トランジスタ
４１１ 抵抗（抵抗値：Ｒｘ）
４１２ アンプ
４２１〜４２６ Ｐチャネル型ＭＯＳ電界効果トランジスタ
４２７、４２８ スイッチ
４２９ 論理和演算器
４３１ 抵抗（抵抗値：Ｒｘ）
５０−ｋ（ｋ＝０、１、…、７） セレクタモジュール
５０１−ｋ〜５０３−ｋ（ｋ＝０、１、…、７） 論理積演算器
５０４−ｋ（ｋ＝０、１、…、７） 論理和演算器
５１ ゼロ検出モジュール（否定論理和演算器）
ＶＩＮ 入力電圧
ＶＩＮ２ 増幅入力電圧
ＶＯＵＴ 出力電圧
ＶＦＢ 帰還電圧
ＴＨＩＤ 外部デジタルデータ（ｎビット）
ＩＤ 内部デジタルデータ（ｎビット）
ｘ１ ｍ値設定信号（１倍設定信号；ｍ＝０）
ｘ８ ｍ値設定信号（８倍設定信号；ｍ＝３）
ｘ３２ ｍ値設定信号（３２倍設定信号；ｍ＝５）
ｉ０ 入力電流
ｉ１ 第１ミラー電流（ｉ１＝ｉ０）
ｉ２ 第２ミラー電流（ｉ２＝ｉ０×７）
ｉ３ 第３ミラー電流（ｉ３＝ｉ０×２４）
ｉ４ 出力電流（ｉ４＝ｉ１＋ｉ２＋ｉ３）
Ａ１ 制御部
Ａ２ 駆動部
Ａ３ 過電流保護部
Ａ３１ 利得可変増幅器
Ａ３２ 差動増幅器
Ａ３３ 比較器
Ｐ１ Ｐチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
Ｎ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ（同期整流トランジスタ）
Ｌ１ コイル
Ｒ１ 抵抗
Ｃ１、Ｃ２ コンデンサ
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧

Claims (8)

1. 非反転入力端に入力される増幅電圧と反転入力端に入力される帰還電圧とが一致するように出力電圧を生成するメインアンプと、
   前記メインアンプの負帰還ループ内に挿入され、ｎビット（ただしｎ≧２）の内部デジタルデータをデジタル／アナログ変換することにより前記帰還電圧を生成するＤＡＣと、
   ｎビットの外部デジタルデータに基づいてｍ値設定信号（ただし０≦ｍ＜ｎ）を生成するｍ値設定回路と、
   前記ｍ値設定信号に基づいて入力電圧を２^m倍することにより前記増幅電圧を生成するプリアンプと、
   前記ｍ値設定信号に基づいて前記外部デジタルデータをｍビット分だけ上位側にシフトすることにより前記内部デジタルデータを生成するｍビットシフト回路と、
   を有して成ることを特徴とする利得可変増幅器。
2. 前記ｍ値設定回路は、前記外部デジタルデータのデータ値が小さいほど前記プリアンプの利得を高く設定するように、逆に、前記外部デジタルデータのデータ値が大きいほど前記プリアンプの利得を低く設定するように、前記ｍ値設定信号を生成することを特徴とする請求項１に記載の利得可変増幅器。
3. 前記ｍ値設定回路は、前記外部デジタルデータを形成するｎビットのうち、値「１」が入力されている最上位のビットがｓビット目（ただし１≦ｓ≦ｎ）であるとき、ｍ≦ｎ−ｓを満たすように、前記ｍ値設定信号を生成することを特徴とする請求項２に記載の利得可変増幅器。
4. 前記ＤＡＣは、Ｒ−２Ｒはしご型抵抗回路を有して成ることを特徴とする請求項１〜請求項３のいずれかに記載の利得可変増幅器。
5. 前記プリアンプは、前記入力電圧を電圧／電流変換することにより入力電流を生成する電圧／電流変換回路と、前記ｍ値設定信号に基づいて前記入力電流を２^m倍することにより出力電流を生成するカレントミラー回路と、前記出力電流を電流／電圧変換することにより前記増幅電圧を生成する電流／電圧変換回路と、を有して成ることを特徴とする請求項１〜請求項４のいずれかに記載の利得可変増幅器。
6. 前記カレントミラー回路は、前記入力電流に応じたミラー電流を出力するミラー電流出力段を複数有して成り、各ミラー電流出力段から出力されるミラー電流を合算することにより前記出力電流を生成するものであり、
   前記ミラー電流出力段の少なくとも一は、前記ｍ値設定信号に基づいて、その出力可否を制御するスイッチを有して成ることを特徴とする請求項５に記載の利得可変増幅器。
7. 前記ｍビットシフト回路は、前記ｍ値設定信号に基づき、前記内部デジタルデータのｔビット目（ただし１≦ｔ≦ｎ）の値として、前記外部デジタルデータの（ｔ−ｍ）ビット目の値、もしくは、値「０」を選択するｎ個のセレクタモジュールを有して成ることを特徴とする請求項１〜請求項６のいずれかに記載の利得可変増幅器。
8. 前記ｍビットシフト回路は、前記外部デジタルデータを形成する全ビットに値「０」が入力されているとき、前記出力電圧の出力動作を停止させるためのゼロ検出信号を生成するゼロ検出モジュールを有して成ることを特徴とする請求項７に記載の利得可変増幅器。

Images