JP2010165885A - 積層セラミックコンデンサの出荷方法および出荷形態、積層セラミックコンデンサの使用方法、ならびに積層セラミックコンデンサを備える電子回路の製造方法 - Google Patents
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Abstract
【課題】薄層化された積層セラミックコンデンサにおいて、セラミックの原料粉体粒径や焼成条件のコントロールに頼ることなく、絶縁抵抗を向上させる技術を提供する。
【解決手段】積層セラミックコンデンサ1の使用前において、対をなす外部端子電極6および7間に、方向8のDCバイアスを印加し、使用にあたっては、上記予備バイアス印加方向8とは逆の方向9にDCバイアスが印加されるように積層セラミックコンデンサ1を使用する。
【選択図】図1
【解決手段】積層セラミックコンデンサ1の使用前において、対をなす外部端子電極6および7間に、方向8のDCバイアスを印加し、使用にあたっては、上記予備バイアス印加方向8とは逆の方向9にDCバイアスが印加されるように積層セラミックコンデンサ1を使用する。
【選択図】図1
Description
この発明は、積層セラミックコンデンサの出荷方法および出荷形態、積層セラミックコンデンサの使用方法、ならびに積層セラミックコンデンサを備える電子回路の製造方法に関するものである。
積層セラミックコンデンサにおいて、小型化・大容量化の要求があり、そのため、そこに備えるセラミック層の1層あたりの厚みがますます薄くなってきている。この場合、セラミック層の1層あたりに係る印加電界は相対的に大きくなってくる。その結果、セラミック層を構成するセラミックの絶縁抵抗が大きな問題となる。
特に、最近の積層セラミックコンデンサは、常時、DCバイアスが印加された状態で使用されることが多いため、絶縁抵抗に関する信頼性の要求がより厳しくなっている。
積層セラミックコンデンサを薄層化した場合においても、ショート不良率を低く抑えることができるとともに、高い誘電率を有し、かつ静電容量について良好な温度特性を有する積層セラミックコンデンサを提供するため、セラミック層の1層あたりの厚みが2.0μm以下であり、セラミック層の厚みを、セラミック層を構成するセラミックの結晶粒子(グレイン)の平均粒径で除することによって求められるセラミック層の1層あたりの平均粒子数を3以上かつ6以下とすることが、たとえば特開2005‐129802号公報(特許文献1)において提案されている。
上記特許文献1に記載の技術は、簡単に言えば、積層セラミックコンデンサの薄層化に伴う絶縁不良の問題に対処するため、セラミック層の1層あたりの結晶粒子の数を、一定個数以上に確保しようとすることである。この場合、当然ながら、結晶粒子を一定以下のサイズに抑えなければならない。
しかしながら、結晶粒子のサイズ、すなわちグレイン径を小さくしすぎると、誘電率が大きく低下したり、温度特性が悪化したりするといった弊害を招くことがある。また、粉体粒径の細かい原料を使用するため、焼成過程で異常粒成長が起こりやすい。これを防止するためには、原料粉体粒径や焼成条件の微妙なコントロールが必要であり、その結果、積層セラミックコンデンサのコストの上昇を招くことになる。
そこで、この発明の目的は、上述したような不都合に遭遇することなく、積層セラミックコンデンサの薄層化に伴う絶縁不良の問題を解決し得る技術を提供しようとすることである。
そのため、この発明では、より具体的には、積層セラミックコンデンサの出荷方法および出荷形態、積層セラミックコンデンサの使用方法、ならびに積層セラミックコンデンサを備える電子回路の製造方法が提供される。
この発明は、まず、積層セラミックコンデンサの出荷方法に向けられるものであって、上述した技術的課題を解決するため、少なくとも1対の外部端子電極を有する積層セラミックコンデンサを用意する工程と、積層セラミックコンデンサにおける対をなす外部端子電極間にDCバイアスを印加する工程と、次いで、DCバイアスが印加された積層セラミックコンデンサを梱包する工程とを備えることを特徴としている。
この発明に係る積層セラミックコンデンサの出荷方法において実施される、積層セラミックコンデンサを梱包する工程は、好ましくは、複数個の積層セラミックコンデンサを1個ずつ一定方向で保持するための複数個の保持部を長手方向に分布させている、テープ状保持体を用意する工程と、複数個の積層セラミックコンデンサを、各々のDCバイアスの印加方向が揃った状態で、上記保持部の各々に1個ずつ保持させる工程とを備える。
この発明は、また、積層セラミックコンデンサの出荷形態にも向けられる。この発明に係る積層セラミックコンデンサの出荷形態は、少なくとも1対の外部端子電極を有しかつ対をなす外部端子電極間にDCバイアスが印加された複数個の積層セラミックコンデンサと、これら積層セラミックコンデンサを1個ずつ一定方向で保持するための複数個の保持部を長手方向に分布させている、テープ状保持体とを備え、複数個の積層セラミックコンデンサは、各々のDCバイアスの印加方向が揃った状態で、上記保持部の各々に1個ずつ保持されていることを特徴としている。
この発明は、さらに、積層セラミックコンデンサの使用方法にも向けられる。この発明に係る積層セラミックコンデンサの使用方法は、少なくとも1対の外部端子電極を有しかつ対をなす外部端子電極間において分極処理が施された積層セラミックコンデンサを用意する工程と、分極処理が打ち消される方向にDCバイアスが印加されるように上記積層セラミックコンデンサを使用する工程とを備えることを特徴としている。
この発明に係る積層セラミックコンデンサの使用方法において、上記分極処理が施された積層セラミックコンデンサを用意する工程は、積層セラミックコンデンサの対をなす外部端子電極間にDCバイアスを印加する工程を含むことが好ましい。
この発明は、さらに、積層セラミックコンデンサを備える電子回路の製造方法にも向けられる。この発明に係る電子回路の製造方法は、少なくとも1対の外部端子電極を有しかつ対をなす外部端子電極間において分極処理が施された積層セラミックコンデンサを用意する工程と、使用時において上記分極処理が打ち消される方向にDCバイアスが印加されるような電気的接続状態で積層セラミックコンデンサを実装する工程とを備えることを特徴としている。
この発明に係る積層セラミックコンデンサの出荷方法によれば、DCバイアスが印加された積層セラミックコンデンサを梱包して出荷するようにしているので、梱包を解いて取り出された積層セラミックコンデンサは、DCバイアスが印加された状態となっている。このような積層セラミックコンデンサを、出荷時に印加されていたDCバイアスと逆方向のバイアスがかかるような方向で使用することにより、後述する実験例から明らかになるように、積層セラミックコンデンサの使用時の絶縁抵抗を向上させることができ、かつ寿命特性の改善も図ることができる。
したがって、積層セラミックコンデンサの絶縁抵抗の向上のために、たとえばグレイン径を小さくする方法に頼る必要がなく、そのため、原料粉体粒径や焼成条件の微妙なコントロールが不要となり、積層セラミックコンデンサを製造するためのコストの低減を図ることができる。
また、通常、積層セラミックコンデンサの検査工程において、DCバイアスが印加されるが、このDCバイアスの印加による影響は加熱処理により除去される。しかし、この発明によれば、DCバイアスが印加された状態で出荷されるので、上述の加熱処理が不要となり、この点においても、積層セラミックコンデンサの製造コストの低減を図ることができる。
この発明に係る積層セラミックコンデンサの出荷形態によれば、各々のDCバイアスの印加方向が揃った状態で、複数個の積層セラミックコンデンサが、テープ状保持体にある保持部の各々に1個ずつ保持されているので、各積層セラミックコンデンサについてDCバイアスが印加された方向を直ちに認識することができる。したがって、積層セラミックコンデンサの使用にあたって、DCバイアスの印加方向を改めて求める工程が不要となり、積層セラミックコンデンサのユーザーでの便宜を図ることができる。
この発明に係る積層セラミックコンデンサの使用方法によれば、予め分極処理が施された積層セラミックコンデンサを、分極処理が打ち消される方向にDCバイアスが印加されるように使用するので、積層セラミックコンデンサの使用時において、絶縁抵抗を向上させることができる。
この発明に係る、積層セラミックコンデンサを備える電子回路の製造方法によれば、予め分極処理が施された積層セラミックコンデンサについて、使用時において分極処理が打ち消される方向にDCバイアスが印加されるような電気的接続状態で実装するようにしているので、積層セラミックコンデンサは、その実装状態において高い絶縁抵抗特性を発揮することができる。
図1を参照して、この発明が適用される積層セラミックコンデンサについてまず説明する。
図1に示す積層セラミックコンデンサ1は、積層された複数の誘電体セラミック層2と誘電体セラミック層2間の特定の界面に沿って形成される複数の内部電極3および4とをもって構成される、コンデンサ本体5を備えている。
コンデンサ本体5の外表面上の互いに異なる位置には、少なくとも1対の外部端子電極6および7が形成される。図1に示した積層セラミックコンデンサ1では、外部端子電極6および7は、コンデンサ本体5の互いに対向する各端面上に形成される。内部電極3および4は、第1の外部端子電極6に電気的に接続される複数の第1の内部電極3と第2の外部端子電極7に電気的に接続される複数の第2の内部電極4とがあり、これら第1の内部電極3と第2の内部電極4とは、積層方向に関して交互に配置されている。
このような積層セラミックコンデンサ1は、その出荷前または使用前に、対をなす外部端子電極6および7間にDCバイアスが印加されることにより、分極処理が施される。図1において、この予備バイアス印加方向8が矢印で示されている。そして、積層セラミックコンデンサ1の使用時には、上述の予備バイアス印加方向8とは逆の方向、すなわち分極処理が打ち消される方向9にDCバイアスが印加されるように、積層セラミックコンデンサ1が使用される。したがって、このような積層セラミックコンデンサ1を備える電子部品を製造する場合には、使用時バイアス印加方向9にDCバイアスが印加されるような電気的接続状態で積層セラミックコンデンサ1が実装される。
上述のように、積層セラミックコンデンサ1に対して、出荷前または使用前において、DCバイアスが予備バイアス印加方向8に印加され、そして、使用時において、使用時バイアス印加方向9にDCバイアスが印加されるように積層セラミックコンデンサ1が使用されると、この使用時における積層セラミックコンデンサ1の絶縁抵抗が向上し、かつ寿命特性の改善も図られる。その理由は、次のように推測される。
まず、積層セラミックコンデンサ1に最初にDCバイアスを印加した際、Maxwell-Wagner分極により内部電極3および4の近傍に電荷が溜まる。その結果、フェルミ準位が持ち上がり、内部電極3および4と誘電体セラミック層2との界面に形成されているショットキー障壁を越えて電子が流れるようになる。次いで、印加するDCバイアスの極性を逆転した場合、ショットキー障壁により電子は流れることができない。このことから、絶縁抵抗が大きくなるものと推測される。
上述した予備バイアス印加時の温度は、誘電体セラミック層2を構成する誘電体セラミックのキュリー温度以下であることが望ましく、たとえば25〜100℃の範囲に選ばれ、好ましくは、50〜100℃の範囲に選ばれる。また、予備バイアスの電界強度は、5kV/mm〜100kV/mmの範囲に選ばれることが効果的である。なお、電界強度が過度に大きいと、積層セラミックコンデンサ1において絶縁破壊が生じる恐れがある。また、予備バイアス印加の時間は、1秒間以上とされることが好ましい。
なお、積層セラミックコンデンサ1に対して、DCバイアスが既に印加されたか否かを確認するには、次のような方法を採用することができる。すなわち、DCバイアスを印加すると、誘電体セラミックが分極され、圧電性を示す。したがって、外部端子電極6および7間に応力を加え、これら外部端子電極6および7から検出された電荷の有無と極性とを測定することにより、DCバイアス印加処理の有無と印加方向を確認することができる。
積層セラミックコンデンサ1は、予備バイアス印加方向8にDCバイアスが印加された状態で梱包され、出荷される。この出荷に際して採用される積層セラミックコンデンサ1の好ましい出荷形態が図2に示されている。図2に示す出荷形態は、テーピング電子部品11の形態をなすものであり、テープ状保持体12を備えている。なお、テープ状保持体12は、図2において、その長手方向の一部のみが図示されている。
テープ状保持体12は、積層セラミックコンデンサ1を1個ずつ一定方向で保持するための複数個の保持部13を長手方向に分布させている。テープ状保持体12は、たとえば、プラスチックシートからなり、エンボス加工することにより、上方に開口を有する凹状の保持部13を形成したキャリアテープ14と、凹状の保持部13の上方開口を覆うようにキャリアテープ14にたとえばヒートシール法により接着されるトップテープ15とから構成される。図2において、キャリアテープ14とトップテープ15との接着領域16が破線で示されている。また、キャリアテープ14には、保持部13の配列ピッチに相関するピッチをもって、複数個の送り穴17が設けられている。
このようなテーピング電子部品11において、複数個の保持部13にそれぞれ収納されかつ保持された積層セラミックコンデンサ1は、図2に予備バイアス印加方向8が図示されるように、各々の予備バイアス印加方向8が揃った状態となっている。
テーピング電子部品11を用いて、積層セラミックコンデンサ1についてマウント工程を実施する場合、送り穴17を用いてテーピング電子部品11をその長手方向に送りながら、トップテープ15をキャリアテープ14から剥がし、順次、上方開口が開いた状態とされた保持部13から積層セラミックコンデンサ11がたとえば真空吸引チャックにより取り出され、これをマウントしようとする所望の配線基板等にまで供給される。このとき、保持部13から取り出される積層セラミックコンデンサ1は、その予備バイアス印加方向8を一定の方向に向けているので、外部端子電極6および7(図1参照)の方向に関する管理を特に行うことなく、予備バイアス印加方向8と逆の方向にDCバイアスが印加されるような電気的接続状態で積層セラミックコンデンサ1を実装することができる。
なお、テーピング電子部品11に備えるテープ状保持体12は、エンボス加工することによって形成された凹状の保持部13を有するキャリアテープ14を備えるものに限らず、たとえば厚紙からなり、保持部がそこに設けられた貫通孔によって与えられたキャリアテープを備えるものであってもよい。
また、この発明が適用される積層セラミックコンデンサは、図1に示すような構造を有するものに限らず、たとえば、複数の内部電極がコンデンサ本体内部において直列容量を形成する構造のもの、あるいは、アレイ状の積層セラミックコンデンサまたは低ESL化された積層セラミックコンデンサのような多端子構造のものであってもよい。
次に、この発明による効果を確認するために実施した実験例について説明する。
[実験例1]
チタン酸バリウム粉末を用意し、これに炭酸バリウム粉末を添加することにより、Ba/Ti=1.006のモル比になるように調整した出発原料を作製した。次に、この出発原料に、PVB系バインダおよび分散剤を加えて、直径1mmのジルコニアボールとともに24時間混練し、セラミックスラリーを得た。次に、このセラミックスラリーをドクターブレード法によってシート状に成形し、セラミックグリーンシートを得た。
チタン酸バリウム粉末を用意し、これに炭酸バリウム粉末を添加することにより、Ba/Ti=1.006のモル比になるように調整した出発原料を作製した。次に、この出発原料に、PVB系バインダおよび分散剤を加えて、直径1mmのジルコニアボールとともに24時間混練し、セラミックスラリーを得た。次に、このセラミックスラリーをドクターブレード法によってシート状に成形し、セラミックグリーンシートを得た。
その後、上記セラミックグリーンシート上に、内部電極となるべきニッケル金属粉末を主成分とする導電性ペーストを印刷し、このように導電性ペーストが印刷されたセラミックグリーンシートを50枚積層し、所定の寸法にカットした後、焼成を行なった。この焼成工程では、トップ温度1350℃で2時間保持し、トップ温度での酸素分圧が1.1×10−7気圧となるように調整した。
焼成後、得られたコンデンサ本体の端面に、銀粉末を主成分とする導電性ペーストを塗布し、800℃で焼き付け、外部端子電極を形成した。このようにして得られた積層セラミックコンデンサの誘電体セラミック層の1層あたりの厚みは5μmであり、コンデンサ本体のサイズは2.0mm×2.0mm×1.2mmであった。
上記の試料に係る積層セラミックコンデンサに対して、5Vから100Vまで5V刻みで2分間ずつDCバイアスを印加し、絶縁抵抗(Ω)を測定し、Log IRを求めた。このDCバイアス印加は、恒温漕中で行ない、恒温漕の温度を85℃に設定した。
上記の予備バイアス印加後、DCバイアスの極性を逆転して、再度、同様にDCバイアスを印加し、絶縁抵抗を測定した。
図3に、DCバイアス印加前とDCバイアス印加後のそれぞれの絶縁抵抗が示されている。なお、図3において、DCバイアスの電圧は電界強度に換算されている。
図3に示すように、予備バイアス印加前の積層セラミックコンデンサでは、電界強度が上がるにつれて、Log IRも大きくなるが、予備バイアスを印加した後に、逆極性のDCバイアスを印加しながら絶縁抵抗を測定した場合には、10kV/mmを超えるまで、Log IRの急激な低下は見られない。
[実験例2]
チタン酸バリウム100モル部に対し、MnOを0.1モル部添加した出発原料を用いたことを除いて、実験例1と同様の実験を行なった。その結果が図4に示されている。図4からわかるように、実験例2においても、実験例1と同様の結果が得られている。
チタン酸バリウム100モル部に対し、MnOを0.1モル部添加した出発原料を用いたことを除いて、実験例1と同様の実験を行なった。その結果が図4に示されている。図4からわかるように、実験例2においても、実験例1と同様の結果が得られている。
[実験例3]
チタン酸バリウム100モル部に対し、V2O5を0.05モル部添加した出発原料を用いたことを除いて、実験例1と同様の実験を行なった。その結果が図5に示されている。図5からわかるように、実験例3においても、実験例1と同様の結果が得られている。
チタン酸バリウム100モル部に対し、V2O5を0.05モル部添加した出発原料を用いたことを除いて、実験例1と同様の実験を行なった。その結果が図5に示されている。図5からわかるように、実験例3においても、実験例1と同様の結果が得られている。
1 積層セラミックコンデンサ
6,7 外部端子電極
8 予備バイアス印加方向
9 使用時バイアス印加方向
11 テーピング電子部品
12 テープ状保持体
13 保持部
6,7 外部端子電極
8 予備バイアス印加方向
9 使用時バイアス印加方向
11 テーピング電子部品
12 テープ状保持体
13 保持部
Claims (6)
- 少なくとも1対の外部端子電極を有する積層セラミックコンデンサを用意する工程と、
前記積層セラミックコンデンサにおける対をなす前記外部端子電極間にDCバイアスを印加する工程と、次いで、
前記DCバイアスが印加された前記積層セラミックコンデンサを梱包する工程と
を備える、積層セラミックコンデンサの出荷方法。 - 前記積層セラミックコンデンサを梱包する工程は、
複数個の前記積層セラミックコンデンサを1個ずつ一定方向で保持するための複数個の保持部を長手方向に分布させている、テープ状保持体を用意する工程と、
複数個の前記積層セラミックコンデンサを、各々の前記DCバイアスの印加方向が揃った状態で、前記保持部の各々に1個ずつ保持させる工程と
を備える、請求項1に記載の積層セラミックコンデンサの出荷方法。 - 少なくとも1対の外部端子電極を有しかつ対をなす前記外部端子電極間にDCバイアスが印加された複数個の積層セラミックコンデンサと、
前記積層セラミックコンデンサを1個ずつ一定方向で保持するための複数個の保持部を長手方向に分布させている、テープ状保持体と
を備え、
複数個の前記積層セラミックコンデンサは、各々の前記DCバイアスの印加方向が揃った状態で、前記保持部の各々に1個ずつ保持されている、
積層セラミックコンデンサの出荷形態。 - 少なくとも1対の外部端子電極を有しかつ対をなす前記外部端子電極間において分極処理が施された積層セラミックコンデンサを用意する工程と、
前記分極処理が打ち消される方向にDCバイアスが印加されるように前記積層セラミックコンデンサを使用する工程と
を備える、積層セラミックコンデンサの使用方法。 - 前記分極処理が施された積層セラミックコンデンサを用意する工程は、前記積層セラミックコンデンサの対をなす前記外部端子電極間にDCバイアスを印加する工程を含む、請求項4に記載の積層セラミックコンデンサの使用方法。
- 積層セラミックコンデンサを備える電子回路を製造する方法であって、
少なくとも1対の外部端子電極を有しかつ対をなす前記外部端子電極間において分極処理が施された積層セラミックコンデンサを用意する工程と、
使用時において前記分極処理が打ち消される方向にDCバイアスが印加されるような電気的接続状態で前記積層セラミックコンデンサを実装する工程と
を備える、積層セラミックコンデンサを備える電子回路の製造方法。
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CN111633297A (zh) * | 2020-06-10 | 2020-09-08 | 福建火炬电子科技股份有限公司 | 一种支架陶瓷电容器半自动化生产治具及焊接方法 |
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