JP2010141211A - 半導体装置 - Google Patents

Abstract

【課題】 半導体装置を提供する。
【解決手段】本発明による半導体装置（１００）は、絶縁層（１２５）の一部および半導体層（１２６）を覆う第１層間絶縁膜であって、絶縁層（１２５）のうちの下側電極（１４２）上の領域を覆わない第１層間絶縁膜（１０２）と、絶縁層（１２５）および第１層間絶縁膜（１０２）を覆う第２層間絶縁膜（１０４）と、第１層間絶縁膜（１０２）および第２層間絶縁膜（１０４）に設けられたコンタクトホールを介して半導体層（１２５）のソース領域およびドレイン領域と電気的に接続されたソース電極（１２８）およびドレイン電極（１３０）と、ソース電極（１２８）およびドレイン電極（１３０）と同じ材料から形成され、絶縁層（１２５）および第２層間絶縁膜（１０４）に設けられたコンタクトホールを介して下側電極（１４２）と電気的に接続された上側電極（１４４）とを備える。
【選択図】図１

Description

本発明は半導体装置に関する。

薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）の設けられた半導体装置は、表示装置のアクティブマトリクス基板の一部として好適に用いられている。例えば、アクティブマトリクス基板を備える液晶表示装置は、テレビ、コンピュータ、デジタルカメラ、携帯端末等のディスプレイに利用されている。

アクティブマトリクス基板では、画素領域にＴＦＴを設けるだけでなく周辺領域に駆動回路や配線等を一体的に設けることが検討されている。このようなアクティブマトリクス基板に用いられる半導体装置には、ＴＦＴだけでなく容量結合部や端子部が形成される（例えば、特許文献１参照）。

特許文献１には、ボトムゲート構造のＴＦＴを備える半導体装置が開示されている。半導体装置９００には、ＴＦＴ９２０、コンタクト部９４０および容量結合部９６０が設けられている。

以下、図１５および図１６を参照して、特許文献１の半導体装置９００の製造方法を説明する。

まず、図１５（ａ）に示すように、絶縁基板９０１上に、ゲート電極９２２、ソース配線９３２、下側電極９４２および下側配線９６２を同一工程で形成する。ゲート電極９２２、ソース配線９３２、下側電極９４２および下側配線９６２のそれぞれは同じ材料から形成されている。

次に、図１５（ｂ）に示すように、半導体装置９００では、ソース配線９３２および下側電極９４２にメッキ処理を行い、ソース配線９３２および下側電極９４２上にＣｕ被膜９３３、９４３を形成する。

次に、図１５（ｃ）に示すように、ゲート電極９２２、Ｃｕ被膜９３３、Ｃｕ被膜９４３および下側配線９６２を覆う絶縁層９２５を堆積し、絶縁層９２５上に第１半導体層Ｓｅ１および第２半導体層Ｓｅ２を堆積する。第１半導体層Ｓｅ１は非晶質シリコンから形成されており、第２半導体層Ｓｅ２はドーパントを含有する非晶質シリコンから形成されている。

次に、図１５（ｄ）に示すように、第２半導体層Ｓｅ２を覆うフォトレジストマスクＰｘを形成し、フォトレジストマスクＰｘを利用してエッチングを行う。フォトレジストマスクＰｘは、ＴＦＴ領域および容量結合領域において第２半導体層Ｓｅを覆うように設けられている。エッチングにより、ＴＦＴ領域において第１半導体層Ｓｅ１から第１半導体層９２６ａが形成され、第２半導体層Ｓｅ２から第２半導体層９２６ｂが形成される。同様に、エッチングにより、容量結合領域において第１半導体層Ｓｅ１から第１半導体層９６６ａが形成され、第２半導体層Ｓｅ２から第２半導体層９６６ｂが形成される。このように、半導体層９２６、９６６はそれぞれ積層構造である。

次に、図１５（ｅ）に示すように、フォトレジストマスクＰｘを剥離し、絶縁層９２５および半導体層９２６、９６６を覆うフォトレジストマスクＰｙを形成し、フォトレジストマスクＰｙを利用してエッチングを行う。フォトレジストマスクＰｙはＴＦＴ領域のゲート電極９２２上方部分において開口しており、エッチングにより、第２半導体層９２６ｂのチャネル領域部分が除去される。このため、第１半導体層９２６ａのソース領域はチャネル領域を介してドレイン領域と連続しているが、第２半導体層９２６ｂのうちチャネル領域に相当する領域は除去されており、第２半導体層９２６ｂのソース領域はドレイン領域と不連続である。

次に、図１６（ｆ）に示すように、フォトレジストマスクＰｙを剥離し、絶縁層９２５および半導体層９２６、９６６を覆う第１層間絶縁膜９０２を堆積する。

次に、図１６（ｇ）に示すように、第１層間絶縁膜９０２を覆う第２層間絶縁膜９０４を堆積し、第２層間絶縁膜９０４上にフォトレジストマスクＰｚを形成する。その後、フォトレジストマスクＰｚを利用してコンタクトホールを形成する。このエッチングにより、ＴＦＴ領域において第１、第２層間絶縁膜９０２、９０４にコンタクトホールが形成され、半導体層９２６のソース領域およびドレイン領域の一部が露出する。また、このエッチングにより、コンタクト領域において第１、第２層間絶縁膜９０２、９０４および絶縁層９２５にコンタクトホールが形成され、Ｃｕ被覆９４３の一部が露出する。また、ソース配線領域においても同様に、第１、第２層間絶縁膜９０２、９０４および絶縁層９２５にコンタクトホールが形成され、Ｃｕ被覆９３３の一部が露出する。

次に、図１６（ｈ）に示すように、第２層間絶縁膜９０４上に画素電極９０８を形成する。画素電極９０８は、ＴＦＴ領域と容量結合領域との間に設けられている。

次に、図１６（ｉ）に示すように、フォトレジストマスクＰｚを剥離し、ソース電極９２８、ドレイン電極９３０、上側電極９４２、第１上側配線９６２ａおよび第２上側配線９６２ｂを形成する。ソース電極９２８、ドレイン電極９３０、上側電極９４２、第１上側配線９６２ａおよび第２上側配線９６２ｂは、同一工程で形成される。

以上のようにして半導体装置９００は作製される。なお、半導体装置９００では、メッキ処理を行うことにより、配線抵抗の増加を抑制するとともに消費電力の増加が抑制されている。
特開２００２−２０２７３４号公報

特許文献１の半導体装置では、メッキ処理を行うことを必須としており、製造工程および製造時間が増加することになる。また、特許文献１の半導体装置では、ＴＦＴ領域において第１、第２層間絶縁膜９０２、９０４を除去するエッチングにより、コンタクト部において第１、第２層間絶縁膜９０２、９０４だけでなく絶縁層９２５の除去も行っている。このように、同一のエッチング工程で深さの異なるコンタクトホールを形成する場合、適切なコンタクトホールを形成することができず、接続不良が発生することがある。なお、特許文献１には、第２層間絶縁膜９０４の表面が平坦化されているように図示されており、第２層間絶縁膜９０４の厚さは第２層間絶縁膜９０４の下方に設けられた構成要素に応じて大きく変動しているようにみえるが、特に、第２層間絶縁膜９０４が比較的薄い場合、第２層間絶縁膜９０４の表面は平坦にはならず、第２層間絶縁膜９０４の厚さは下方の構成要素にかかわらずほぼ一定となるか、あるいは、第２層間絶縁膜９０４の厚さの変動量は下方の構成要素の厚さの差よりも小さい。

本発明は、上記課題を鑑みてなされたものであり、その目的は、接続不良を抑制した半導体装置を提供することにある。

本発明による半導体装置は、ゲート電極と、前記ゲート電極と同じ材料から形成された下側電極と、前記ゲート電極および前記下側電極を覆う絶縁層と、ソース領域、チャネル領域およびドレイン領域を有する半導体層であって、前記チャネル領域が前記絶縁層を介して前記ゲート電極と対向する、半導体層と、前記絶縁層の一部および前記半導体層を覆う第１層間絶縁膜であって、前記絶縁層のうちの前記下側電極上の領域を覆わない第１層間絶縁膜と、前記絶縁層および前記第１層間絶縁膜を覆う第２層間絶縁膜と、前記第１層間絶縁膜および前記第２層間絶縁膜に設けられたコンタクトホールを介して前記半導体層の前記ソース領域と電気的に接続されたソース電極と、前記第１層間絶縁膜および前記第２層間絶縁膜に設けられたコンタクトホールを介して前記半導体層の前記ドレイン領域と電気的に接続されたドレイン電極と、前記ソース電極および前記ドレイン電極と同じ材料から形成された上側電極であって、前記絶縁層および前記第２層間絶縁膜に設けられたコンタクトホールを介して前記下側電極と電気的に接続された上側電極とを備える。

ある実施形態において、前記半導体装置は、前記ゲート電極および前記下側電極と同じ材料から形成された下側配線と、前記ソース電極、前記ドレイン電極および前記上側電極と同じ材料から形成された上側配線であって、前記絶縁層、前記第１層間絶縁膜および前記第２層間絶縁膜を介して前記下側配線と対向する上側配線とをさらに備える。

ある実施形態において、前記半導体層は、前記ソース領域と前記チャネル領域との間に位置する第１中間領域と、前記チャネル領域と前記ドレイン領域との間に位置する第２中間領域とをさらに有しており、前記半導体層の前記ソース領域および前記ドレイン領域のそれぞれにはドーパントがドープされており、前記第１中間領域には、前記ソース領域よりも低濃度のドーパントがドープされており、前記第２中間領域には、前記ドレイン領域よりも低濃度のドーパントがドープされている。

ある実施形態において、前記半導体層の前記ソース領域および前記ドレイン領域のそれぞれは、前記第１層間絶縁膜で覆われており、前記第１中間領域および前記第２中間領域のそれぞれは、前記第２層間絶縁膜で覆われている。

ある実施形態において、前記半導体層の前記チャネル領域上に前記第１層間絶縁膜が設けられている。

ある実施形態において、前記半導体層の前記チャネル領域上に前記第２層間絶縁膜が設けられている。

本発明による半導体装置の製造方法は、下側導電層を堆積し、前記下側導電層からゲート電極および下側電極を形成する工程と、前記ゲート電極および前記下側電極を覆う絶縁層を形成する工程と、ソース領域、チャネル領域およびドレイン領域を有する半導体層を形成する工程であって、前記チャネル領域は前記絶縁層を介して前記ゲート電極と対向する、工程と、前記絶縁層および前記半導体層を覆う第１層間絶縁膜を堆積する工程と、前記第１層間絶縁膜のうち少なくとも前記下側電極と対向する部分を除去するように前記第１層間絶縁膜のエッチングを行う工程と、前記絶縁層および前記第１層間絶縁膜を覆う第２層間絶縁膜を堆積する工程と、前記半導体層のうちの前記ソース領域および前記ドレイン領域のそれぞれの少なくとも一部が露出するように前記第１層間絶縁膜および前記第２層間絶縁膜にコンタクトホールを形成するとともに、前記下側電極が露出するように前記絶縁層および前記第２層間絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホールを形成した後に上側導電層を堆積し、前記上側導電層から、前記半導体層の前記ソース領域および前記ドレイン領域とそれぞれ電気的に接続されたソース電極およびドレイン電極を形成するとともに前記下側電極と電気的に接続された上側電極を形成する工程とを包含する。

ある実施形態において、前記コンタクトホールを形成する工程は、ドライエッチングを行う工程を含む。

ある実施形態において、前記製造方法は、前記下側導電層から下側配線を形成する工程と、前記上側導電層から、前記絶縁層、前記第１層間絶縁膜および前記第２層間絶縁膜を介して前記下側配線と対向する上側配線を形成する工程とをさらに包含する。

ある実施形態において、前記半導体層は、前記ソース領域と前記チャネル領域との間に設けられた第１中間領域と、前記チャネル領域と前記ドレイン領域との間に設けられた第２中間領域とをさらに有しており、前記製造方法は、前記半導体層の前記チャネル領域、前記第１中間領域および前記第２中間領域と重なるとともに前記半導体層の前記ソース領域および前記ドレイン領域と重ならないフォトレジストマスクを利用して第１ドーピングを行う工程と、前記半導体層のうちの少なくとも前記チャネル領域と重なるとともに前記半導体層のうちの少なくとも前記第１中間領域および前記第２中間領域と重ならないフォトレジストマスクを利用して第２ドーピングを行う工程とをさらに包含する。

ある実施形態において、前記第１層間絶縁膜のエッチングを行う工程は、前記第１層間絶縁膜のうち、少なくとも、前記半導体層の前記第１中間領域および前記第２中間領域のそれぞれに対応する領域を除去する工程を含む。

ある実施形態において、前記第１層間絶縁膜のエッチングは、前記第２ドーピングを行う前または前記第１ドーピングを行った後に、前記第２ドーピングのフォトレジストマスクを利用して行われる。

ある実施形態において、前記半導体層の少なくともチャネル領域を覆わないフォトレジストマスクを利用してチャネルドーピングを行う工程をさらに包含し、前記第１層間絶縁膜のエッチングは、前記チャネルドーピングを行う前または前記チャネルドーピングを行った後に、前記チャネルドーピングのフォトレジストマスクを利用して行われる。

本発明によれば、接続不良を抑制した半導体装置を提供できる。

以下、図面を参照して、本発明による半導体装置の実施形態を説明する。ただし、本発明は、以下の実施形態に限定されるものではない。

（実施形態１）
以下、図１を参照して本発明による半導体装置の第１実施形態を説明する。図１に、本実施形態の半導体装置１００の模式図を示す。

半導体装置１００にはＴＦＴ１２０およびコンタクト部１４０が設けられている。ＴＦＴ１２０はボトムゲート構造を有している。ＴＦＴ１２０は例えばＮチャネルトランジスタである。

ＴＦＴ１２０は、ゲート電極１２２と、ゲート電極１２２を覆うゲート絶縁膜１２４と、ゲート絶縁膜１２４上に設けられた半導体層１２６と、ソース電極１２８と、ドレイン電極１３０とを有している。ゲート絶縁膜１２４は絶縁層１２５の一部である。例えば、絶縁層１２５はＳｉＯ₂から形成されており、その厚さは２５０ｎｍである。

半導体層１２６は例えば多結晶半導体から形成される。半導体層１２６非晶質状態で堆積された後、結晶化されたものであってもよい。あるいは、半導体層１２６は微結晶半導体または非晶質半導体から形成されてもよい。

半導体層１２６は、ソース領域１２６ｓと、チャネル領域１２６ｃと、ドレイン領域１２６ｄとを有している。チャネル領域１２６ｃはゲート絶縁膜１２４を介してゲート電極１２２と対向している。

チャネル領域１２６ｃにはＴＦＴ１２０のしきい値電圧を制御するために低濃度のＢがドープされている。チャネル領域１２６ｃのドーパント濃度は例えば３×１０¹²個／ｃｍ²である。

また、ソース領域１２６ｓおよびドレイン領域１２６ｄには比較的高濃度のドーパント（例えば、Ｐ）がドープされている。ソース領域１２６ｓおよびドレイン領域１２６ｄのドーパント濃度は例えば４×１０¹⁴個／ｃｍ²である。ソース領域１２６ｓはソース電極１２８と電気的に接続されており、ドレイン領域１２６ｄはドレイン電極１３０と電気的に接続されている。

また、半導体層１２６のうち、ソース領域１２６ｓとチャネル領域１２６ｃとの間に位置する第１中間領域１２６ａ、および、チャネル領域１２６ｃとドレイン領域１２６ｄとの間に位置する第２中間領域１２６ｂのそれぞれに比較的低濃度のドーパント（例えば、Ｐ）がドープされている。第１、第２中間領域１２６ａ、１２６ｂのドーパント濃度は例えば１×１０¹³個／ｃｍ²である。第１、第２中間領域１２６ａ、１２６ｂはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域とも呼ばれる。また、第１、第２中間領域１２６ａ、１２６ｂは低濃度領域とも呼ばれ、ソース、ドレイン領域１２６ｓ、１２６ｄは高濃度領域とも呼ばれることもある。

コンタクト部１４０は、下側電極１４２と、下側電極１４２と電気的に接続された上側電極１４４とを有している。下側電極１４２はゲート電極１２２とともに絶縁基板１０１上に設けられている。なお、絶縁基板１０１は透明であり、例えば、ガラス基板である。あるいは、下側電極１４２はゲート電極１２２とともに絶縁基板１０１上に設けられたベースコート層（図示せず）上に設けられてもよい。

半導体装置１００は、また、絶縁層１２５および半導体層１２６を覆う第１層間絶縁膜１０２と、絶縁層１２５、半導体層１２６および第１層間絶縁膜１０２を覆う第２層間絶縁膜１０４とをさらに備えている。なお、以下の説明において、第１層間絶縁膜１０２および第２層間絶縁膜１０４を総称して層間絶縁膜Ｎと呼ぶことがある。例えば、第１層間絶縁膜１０２の厚さは２５０ｎｍであり、第２層間絶縁膜１０４の厚さは２５０ｎｍである。なお、第１層間絶縁膜１０２は第２層間絶縁膜１０４よりも薄くてもよい。

例えば、第１層間絶縁膜１０２はＳｉＮから形成されており、第２層間絶縁膜１０４はＳｉＯ₂から形成されている。第１層間絶縁膜１０２または第２層間絶縁膜１０４を形成した後、加熱処理が行われることがあるが、第１層間絶縁膜１０２がＳｉＮから形成されていると、第１層間絶縁膜１０２に含有された水素原子が半導体層１２６と第１層間絶縁膜１０２との界面に供給され、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）が終端化して不活性化される。このようにダングリングボンドを不活性化する加熱処理は水素化アニールとも呼ばれる。また、第１層間絶縁膜１０２がＳｉＮから形成されている場合、ＳｉＮの比誘電率が７．０と比較的高いため、第２層間絶縁膜１０４は比誘電率の比較的低い材料（例えば、比誘電率が３．９であるＳｉＯ₂）から形成されていることが好ましい。これにより、層間絶縁膜ＮをＳｉＮの単層膜で形成するよりも薄くすることができる。ただし、第１層間絶縁膜１０２がＳｉＯ₂から形成され、第２層間絶縁膜１０４がＳｉＮから形成されてもよい。

ソース電極１２８およびドレイン電極１３０は第１、第２層間絶縁膜１０２、１０４に設けられたコンタクトホールを介してソース領域１２６ｓおよびドレイン領域１２６ｄとそれぞれ電気的に接続されている。また、上側電極１４４は絶縁層１２５および第２層間絶縁膜１０４に設けられたコンタクトホールを介して下側電極１４２と電気的に接続されている。

ゲート電極１２２および下側電極１４２は同じ材料から形成されており、ゲート電極１２２および下側電極１４２は同一工程で形成される。以下の説明において、ゲート電極１２２および下側電極１４２を形成する導電層を下側導電層またはゲート電極層とも呼ぶ。この導電層は、例えば、Ｗ／Ｔａ／ＴａＮの積層構造であり、その厚さはそれぞれ１０ｎｍ／１００ｎｍ／３０ｎｍである。なお、積層構造のうちのＴａＮがガラス基板側である。

また、ソース電極１２８、ドレイン電極１３０および上側電極１４４はいずれも同じ材料から形成されており、ソース電極１２８、ドレイン電極１３０および上側電極１４４は同一工程で形成される。以下の説明において、ソース電極１２８、ドレイン電極１３０および上側電極１４４を形成する導電層を上側導電層またはソース電極層とも呼ぶ。この導電層はＴｉ／Ａｌ／Ｔｉの積層構造であり、その厚さはそれぞれ１００ｎｍ／２５０ｎｍ／１００ｎｍである。

上述したように、半導体装置１００にはＴＦＴ１２０およびコンタクト部１４０が設けられている。以下の説明において、ＴＦＴ１２０の形成される領域およびその近傍をＴＦＴ領域とも呼び、コンタクト部１４０の形成される領域およびその近傍をコンタクト領域とも呼ぶ。半導体装置１００は液晶表示装置に好適に用いられる。上述したように、ＴＦＴ１２０の半導体層１２６はＬＤＤ領域を有しており、このようなＴＦＴ１２０はオフ電流が低いため画素領域のＴＦＴとして用いられる。また、コンタクト部１４０は、アクティブマトリクス基板の周辺回路部や端子部として用いられる。例えば、ゲート信号は、ゲート駆動回路のシフトレジスタの前段から、下側電極１４２および上側電極１４４を有するコンタクト部１４０を介してゲート配線に供給される。また、端子部自体は２つの電極の積層構造でなくてもよいが、複数の配線が交差する場合には下側電極１４２および上側電極１４４を有するコンタクト部１４０を用いて迂回経路を形成してもよい。

本実施形態の半導体装置１００において、コンタクト領域には第２層間絶縁膜１０４が設けられているものの第１層間絶縁膜１０２は設けられていない。ここで、ソース電極１２８、ドレイン電極１３０および上側電極１４４の設けられるコンタクトホールに着目すると、ＴＦＴ領域では第１層間絶縁膜１０２および第２層間絶縁膜１０４にコンタクトホールが設けられているのに対して、コンタクト領域では絶縁層１２５および第２層間絶縁膜１０４にコンタクトホールが設けられている。このため、半導体装置１００では、ＴＦＴ領域およびコンタクト領域のコンタクトホールを同時に形成しても接続不良を抑制することができる。なお、半導体装置１００の構成は断面ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）や断面ＴＥＭ（Ｔｒａｎｓｍｉｔｔａｎｃｅ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）などで観測可能である。

ここで、図２〜図４を参照して半導体装置１００の製造方法を説明する。

まず、図２（ａ）に示すように、絶縁基板１０１上に、ゲート電極１２２および下側電極１４２を形成する。ゲート電極１２２および下側電極１４２は、絶縁基板１０１の表面上に堆積した導電層を、フォトレジストマスク（図示せず）を利用して所定の形状にパターニングすることによって形成される。ゲート電極１２２はＴＦＴ領域に設けられており、下側電極１４２はコンタクト領域に設けられている。

次に、図２（ｂ）に示すように、ゲート電極１２２および下側電極１４２を覆う絶縁層１２５を形成する。絶縁層１２５は、例えば厚さ２５０ｎｍのＳｉＯ₂から形成されている。

次に、図２（ｃ）に示すように、絶縁層１２５の上に半導体層１２６を形成する。半導体層１２６は、絶縁層１２５の表面に堆積した半導体層を、フォトレジストマスク（図示せず）を利用して所定の形状にパターニングすることによって形成される。

なお、半導体層１２６には、後述のドーピングにおいてドーパントの種類および／または濃度が隣接領域とは異なる５つの領域１２６ｓ、１２６ａ、１２６ｃ、１２６ｂおよび１２６ｄが設けられる。領域１２６ｓ、１２６ｃおよび１２６ｄはそれぞれＴＦＴ１２０のソース領域、チャネル領域およびドレイン領域となり、領域１２６ａ、１２６ｂはそれぞれＴＦＴ１２０の第１、第２中間領域（ＬＤＤ領域）となる。半導体層１２６のチャネル領域１２６ｃはゲート絶縁膜１２４を介してゲート電極１２２と対向している。

次に、図２（ｄ）に示すように、半導体層１２６に低濃度のドーパント（例えば、Ｂ）をドープする。なお、後述するように、半導体層１２６の領域１２６ｃ以外の領域（すなわち、領域１２６ｓ、１２６ｄ、１２６ａおよび１２６ｂ）にはさらに別のドーパントがドープされるが、半導体層１２６のチャネル領域１２６ｃにはＢのみがドープされる。このため、このようなドーピングはチャネルドーピングとも呼ばれる。

次に、図３（ｅ）に示すように、半導体層１２６上に、半導体層１２６の領域１２６ａ、１２６ｃ、１２６ｂを覆うフォトレジストマスクＰｅを形成し、フォトレジストマスクＰｅを利用して半導体層１２６の領域１２６ｓ、１２６ｄに高濃度のドーパント（例えば、Ｐ）をドープする。なお、本明細書において、このように、半導体層１２６のソース領域１２６ｓ、ドレイン領域１２６ｄとなる領域に行うドーピングを第１ドーピングともいう。その後、フォトレジストマスクＰｅを剥離する。

次に、図３（ｆ）に示すように、絶縁層１２５および半導体層１２６を覆う第１層間絶縁膜１０２を堆積する。第１層間絶縁膜１０２は、例えばＳｉＮから形成されている。

次に、図３（ｇ）に示すように、第１層間絶縁膜１０２上にフォトレジストマスクＰ１を形成する。フォトレジストマスクＰ１では、半導体層１２６の領域１２６ａ、１２６ｂの上方部分および下側電極１４２の上方部分が開口している。

このようなフォトレジストマスクＰ１を利用してエッチングを行う。以下の説明において、このようなエッチングを第１エッチングとも呼ぶ。第１エッチングは、例えばウエットエッチングで行われ、ウエットエッチングは、フッ酸（Ｈｙｄｒｏｇｅｎ Ｆｌｕｏｒｉｄｅ：ＨＦ）または緩衝フッ酸（Ｂｕｆｆｅｒｅｄ Ｈｙｄｒｏｇｅｎ Ｆｌｕｏｒｉｄｅ：ＢＨＦ）を用いて行われる。このエッチングにより、堆積された第１層間絶縁膜１０２のうち、半導体層１２６の領域１２６ａ、１２６ｂの上方部分および下側電極１４２の上方部分が除去される。

さらに、フォトレジストマスクＰ１をマスクとして利用して半導体層１２６に比較的低量のドーパント（例えば、Ｐ）をドープする。これにより、半導体層１２６の領域１２６ａ、１２６ｂには低濃度のドーパントがドープされる。なお、本明細書において、このように、半導体層１２６の少なくとも第１、第２中間領域１２６ａ、１２６ｂとなる領域に行うドーピングを第２ドーピングともいう。

なお、このドーピング後に加熱処理を行ってもよい。例えば、大気中または窒素ガスと水素ガスを含む雰囲気下で３００〜４００℃で加熱処理を行う。加熱処理により、水素化アニールおよび活性化アニールが行われ、半導体層１２６と第１層間絶縁膜１０２との界面が安定化するとともに、領域１２６ｓおよび領域１２６ｄの抵抗が低下する。

次に、図４（ｈ）に示すように、フォトレジストマスクＰ１を剥離した後、絶縁層１２５、半導体層１２６および第１層間絶縁膜１０２を覆う第２層間絶縁膜１０４を堆積する。第２層間絶縁膜１０４は、例えばＳｉＯ₂から形成されている。

次に、図４（ｉ）に示すように、堆積した第２層間絶縁膜１０４の上にフォトレジストマスクＰ２を形成する。フォトレジストマスクＰ２では、半導体層１２６の領域１２６ｓ、１２６ｄの上方部分および下側電極１４２の上方部分が開口している。

次に、フォトレジストマスクＰ２を利用してエッチングを行う。以下の説明において、このエッチングを第２エッチングとも呼ぶ。第２エッチングにより、ＴＦＴ領域における第１層間絶縁膜１０２および第２層間絶縁膜１０４が除去されて半導体層１２６のソース領域１２６ｓ、ドレイン領域１２６ｄの一部を露出するコンタクトホールが形成されるとともに、コンタクト領域における第２層間絶縁膜１０４および絶縁層１２５が除去されて下側電極１４２の一部を露出するコンタクトホールが形成される。

なお、エッチングとしてウェットエッチングを行ってもよいが、ウェットエッチングを行う場合、コンタクトホールが比較的大きくなってしまう。このため、エッチングとしてドライエッチングを行うことが好ましい。これにより、比較的小さいコンタクトホール（例えば、１．５μｍ〜２μｍ）を形成することができる。

ドライエッチングは、フッ素系ガスを用いた誘導結合プラズマ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：ＩＣＰ）を用いて行われる。例えば、混合ガスとして、数ｍＴｏｒｒのＳＦ₆およびＡｒガスが用いられ、高周波出力は数ｋＷ程度である。

次に、図４（ｊ）に示すように、フォトレジストマスクＰ２を剥離した後、半導体層１２６、下側電極１４２および第２層間絶縁膜１０４を覆う上側導電層を堆積し、上側導電層をパターニングすることによって、半導体層１２６のソース領域１２６ｓと電気的に接続されたソース電極１２８、半導体層１２６のドレイン領域１２６ｄと電気的に接続されたドレイン電極１３０、および、下側電極１４２と電気的に接続された上側電極１４４を形成する。以上のようにして半導体装置１００が作製される。

このような半導体装置１００は例えば液晶表示装置のアクティブマトリクス基板の作製に好適に用いられる。ここでは図示しないが、例えば、ソース電極１２８、ドレイン電極１３０、上側電極１４４および第２層間絶縁膜１０４上に別の透明層間絶縁膜をさらに堆積し、透明層間絶縁膜上に画素電極および配向膜を形成する。この画素電極は透明層間絶縁膜に設けられたコンタクトホールを介してドレイン電極１３０と電気的に接続されている。

なお、上述した説明では、フォトレジストマスクＰ１を利用して第１層間絶縁膜１０２のエッチングを行った後に、フォトレジストマスクＰ１を利用して領域１２６ａ、１２６ｂへのドーピングを行ったが、本発明はこれに限定されない。第１層間絶縁膜１０２が薄く、例えば、その厚さが１００ｎｍ以下である場合、フォトレジストマスクＰ１を利用して第１層間絶縁膜１０２を介して半導体層１２６の領域１２６ａ、１２６ｂにドーピングを行った後に、フォトレジストマスクＰ１を利用して第１層間絶縁膜１０２のエッチングを行ってもよい。なお、第１層間絶縁膜１０２のエッチングおよび領域１２６ａ、１２６ｂへのドーピングの順番にかかわらず、第１層間絶縁膜１０２のエッチングは、半導体層１２６の領域１２６ａ、１２６ｂへのドーピングを行うためのフォトレジストマスクＰ１を利用して行われることにより、使用するフォトレジストマスクの数の増加を抑制できる。

また、上述した説明では、領域１２６ａ、１２６ｂへのドーピングを行うためのマスクとしてフォトレジストマスクＰ１を利用したが、本発明はこれに限定されない。第１層間絶縁膜１０２が比較的厚く、例えば、その厚さが２００ｎｍ以上である場合、第１層間絶縁膜１０２のエッチングに利用したフォトレジストマスクＰ１を剥離した後で、領域１２６ａ、１２６ｂにドーパントをドーピングするためのマスクとして第１層間絶縁膜１０２を利用してもよい。

また、上述した説明では、加熱処理は第１層間絶縁膜１０２を堆積した後であって第２層間絶縁膜１０４を堆積する前に行ったが、本発明はこれに限定されない。加熱処理は第２層間絶縁膜１０４を堆積した後に行ってもよい。

ここで、比較例の半導体装置と比較して本実施形態の半導体装置１００の利点を説明する。まず、図５を参照して、比較例の半導体装置５００を説明する。

図５（ａ）に、半導体装置５００の模式図を示す。半導体装置５００では、ＴＦＴ領域において第１層間絶縁膜５０２および第２層間絶縁膜５０４が積層しているだけでなく、コンタクト領域においても第１層間絶縁膜５０２および第２層間絶縁膜５０４が積層している。このように半導体装置５００ではコンタクト領域においても第１層間絶縁膜５０２および第２層間絶縁膜５０４が積層している。

ここで、比較例の半導体装置５００において、上側導電層を堆積する前のエッチングに着目する。コンタクト領域において下側電極５４２が十分に露出するまでエッチングを行うと、図５（ｂ）に示すように、半導体層５２６に孔が形成されてしまうことがある。この場合、その後にコンタクトホールに設けられるソース電極５２８およびドレイン電極５３０が半導体層５２６と十分に接触せず、接続不良が生じる。

あるいは、ＴＦＴ領域において半導体層５２６に孔が形成しないようにエッチングを行うと、図５（ｃ）に示すように、コンタクト部５４０において絶縁層５２５が十分に除去されずに残存してしまい、下側電極５４２が露出されない。この場合、その後にコンタクトホールに形成される上側電極５４４が下側電極５４２と接触しないことにより、接続不良が生じる。

これに対して、半導体装置１００では、コンタクト領域において絶縁層１２５上に第１層間絶縁膜１０２は設けられていないため、ＴＦＴ領域において半導体層１２６に孔を形成することなく、かつ、コンタクト領域において下側電極１４２が露出するようにエッチングを行うことができる。また、ＴＦＴ領域にコンタクトホールを形成するためのエッチングと、コンタクト領域にコンタクトホールを形成するためのエッチングとを同時に行うことができ、製造工程を簡略化するとともに製造時間を短縮できる。なお、第１層間絶縁膜１０２の材料および厚さは、エッチング工程において絶縁層１２５を除去するのに必要な時間と等しい時間で除去されるように調整されていることが好ましい。

例えば、上述したように、絶縁層１２５がＳｉＯ₂から形成され、第１層間絶縁膜１０２がＳｉＮから形成され、第２層間絶縁膜１０４がＳｉＯ₂から形成される場合、第２エッチングを行うと、ＴＦＴ領域ではＳｉＮから形成された第１層間絶縁膜１０２が除去され、コンタクト領域ではＳｉＯ₂から形成された絶縁層１２５が除去される。このため、第１層間絶縁膜１０２および絶縁層１２５の厚さに応じて、エッチング条件（例えば、ドライエッチング条件）を調整してＳｉＮとＳｉＯ₂とのエッチングレート比を変化させてもよい。

あるいは、絶縁層１２５がＳｉＯ₂から形成され、第１層間絶縁膜１０２がＳｉＯ₂から形成され、第２層間絶縁膜１０４がＳｉＮから形成される場合、第１エッチングにおいて、コンタクト領域では、第１層間絶縁膜１０２の除去に続き、同じ材料から形成された絶縁層１２５が除去されることがある。このため、絶縁層１２５を第１層間絶縁膜１０４よりも厚くしてもよい。

なお、半導体装置を用いて液晶表示装置のアクティブマトリクス基板を作製する場合、下側導電層から形成された配線と上側導電層から形成された配線との間で容量結合を形成することがある。

以下、図６を参照して半導体装置１００Ａの構成を説明する。半導体装置１００Ａは、ＴＦＴ１２０およびコンタクト部１４０だけでなく容量結合部１６０を備えている点を除いて上述した半導体装置１００と同様の構成を有している。したがって、冗長を避けるために重複する説明を省略する。

容量結合部１６０は、下側配線１６２と、上側配線１６４とを有しており、下側配線１６２および上側配線１６４の間には絶縁層１２５、第１層間絶縁膜１０２および第２層間絶縁膜１０４が設けられている。容量結合部１６０では、下側配線１６２と上側配線１６４との間で容量結合が形成される。なお、以下の説明において、容量結合部１６０の形成される領域およびその近傍を容量結合領域とも呼ぶ。

下側配線１６２はゲート電極１２２および下側電極１４２と同一工程で形成され、下側配線１６２は下側導電層から形成される。また、上側配線１６４はソース電極１２８、ドレイン電極１３０および上側電極１４４と同一工程で形成され、上側配線１６４は上側導電層から形成される。

なお、コンタクト領域では第１層間絶縁膜１０２が設けられていないのに対して、容量結合領域では絶縁層１２５および第２層間絶縁膜１０４だけでなく第１層間絶縁膜１０２が設けられている。このため、容量結合部１６０の静電容量は小さく、電荷変化量が小さくても容量結合部１６０の電圧変化量を大きくすることができる。このような容量結合部１６０は、例えばアクティブマトリクス基板の配線交差部として利用される。例えば、下側配線１６２は補助容量配線として用いられ、上側配線１６４はソース配線として用いられる。

ここで、図７〜図９を参照して半導体装置１００Ａの製造方法を説明する。

まず、図７（ａ）に示すように、絶縁基板１０１上に、ゲート電極１２２、下側電極１４２および下側配線１６２を形成する。

次に、図７（ｂ）に示すように、ゲート電極１２２、下側電極１４２および下側配線１６２を覆う絶縁層１２５を形成する。

次に、図７（ｃ）に示すように、絶縁層１２５の上に半導体層１２６を形成する。半導体層１２６は、絶縁層１２５の表面に堆積した半導体層を、フォトレジストマスク（図示せず）を利用して所定の形状にパターニングすることによって形成される。

次に、図７（ｄ）に示すように、低量のドーパント（例えば、Ｂ）を注入する。これにより、半導体層１２６に低濃度のドーパントがドープされる。

次に、図８（ｅ）に示すように、半導体層１２６上に、半導体層１２６の領域１２６ａ、１２６ｃ、１２６ｂを覆うフォトレジストマスクＰｅを形成し、フォトレジストマスクＰｅを利用して半導体層１２６の領域１２６ｓ、１２６ｄに高濃度のドーパント（例えば、Ｐ）をドープする。

次に、図８（ｆ）に示すように、絶縁層１２５および半導体層１２６を覆う第１層間絶縁膜１０２を堆積する。第１層間絶縁膜１０２は例えばＳｉＮから形成されている。

次に、図８（ｇ）に示すように、第１層間絶縁膜１０２上にフォトレジストマスクＰ１を形成する。フォトレジストマスクＰ１では、半導体層１２６の領域１２６ａ、１２６ｂの上方部分および下側電極１４２の上方部分が開口している。

第１層間絶縁膜１０２のエッチングはこのようなフォトレジストマスクＰ１を利用して行われる。エッチングにより、第１層間絶縁膜１０２のうち、半導体層１２６の領域１２６ａ、１２６ｂの上方部分および下側電極１４２の上方部分が除去される。さらに、フォトレジストマスクＰ１をマスクとして利用して比較的低量のドーパント（例えば、Ｐ）をドープすることにより、半導体層１２６の領域１２６ａ、１２６ｂにドーピングを行う。

なお、第１層間絶縁膜１０２にドーピングを行った後に、加熱処理を行ってもよい。加熱処理により、水素化アニールおよび活性化アニールが行われる。これにより、半導体層１２６と第１層間絶縁膜１０２との界面が安定化するとともに、ソース領域１２６ｓおよびドレイン領域１２６ｄの抵抗が低下する。

次に、図９（ｈ）に示すように、フォトレジストマスクＰ１を剥離した後、絶縁層１２５、半導体層１２６および第１層間絶縁膜１０２を覆う第２層間絶縁膜１０４を堆積する。第２層間絶縁膜１０４は、例えばＳｉＯ₂から形成されている。

次に、図９（ｉ）に示すように、第２層間絶縁膜１０４の上にフォトレジストマスクＰ２を形成する。フォトレジストマスクＰ２では、半導体層１２６の領域１２６ｓ、１２６ｄの上方部分および下側電極１４２の上方部分が開口している。

次に、フォトレジストマスクＰ２を利用して絶縁層１２５、第１層間絶縁膜１０２および第２層間絶縁膜１０４のエッチングを行う。このエッチングにより、ＴＦＴ領域において第１層間絶縁膜１０２および第２層間絶縁膜１０４の一部が除去されて半導体層１２６のソース領域１２６ｓ、ドレイン領域１２６ｄを露出するコンタクトホールが形成され、コンタクト領域において第２層間絶縁膜１０４および絶縁層１２５の一部が除去されて下側電極１４２を露出するコンタクトホールが形成される。

次に、図９（ｊ）に示すように、フォトレジストマスクＰ２を剥離した後、半導体層１２６および第２層間絶縁膜１０４を覆う上側導電層を堆積する。上側導電層をパターニングすることによって、半導体層１２６のソース領域１２６ｓと電気的に接続されたソース電極１２８、半導体層１２６のドレイン領域１２６ｄと電気的に接続されたドレイン電極１３０、および、下側電極１４２と電気的に接続された上側電極１４４だけでなく、下側配線１６２と絶縁層１２５、第１層間絶縁膜１０２および第２層間絶縁膜１０４を介して対向する上側配線１６４を形成する。以上のようにして半導体装置１００Ａが形成される。

なお、上述した説明では、半導体層１２６のチャネル領域１２６ｃとソース領域１２６ｓ、ドレイン領域１２６ｄとの間に第１、第２中間領域１２６ａ、１２６ｂが設けられていたが、本発明はこれに限定されない。半導体層１２６に第１、第２中間領域１２６ａ、１２６ｂが設けられなくてもよい。

図１０を参照して、半導体装置１００Ｂの構成を説明する。半導体層１２６Ｂは第１、第２中間領域１２６ａ、１２６ｂを有していない点を除いて図１に示した半導体装置１００の半導体層１２６と同様の構成を有しており、冗長を避けるために、重複する説明を省略する。

半導体層１２６Ｂにおいて、チャネル領域１２６ｃはソース領域１２６ｓおよびドレイン領域１２６ｄのそれぞれと隣接している。また、半導体層１２６Ｂにはソース電極１２８およびドレイン電極１３０のためのコンタクトホールが設けられている領域を除いて第１層間絶縁膜１０２が半導体層１２６Ｂを覆っている。ＬＤＤ領域を有しない半導体層１２６Ｂを含むＴＦＴ１２０Ｂは、例えば、アクティブマトリクス基板の周辺回路部に好適に用いられる。具体的には、ＴＦＴ１２０Ｂは、高速動作が必要なシフトレジスタ等に好適に用いられる。なお、周辺回路部のＮチャネルトランジスタとしては、ＬＤＤ領域を有さないＴＦＴ１２０ＢだけでなくＬＤＤ領域を有する上述したＴＦＴ１２０が用いられる。特に、動作電圧が高い場合、ＬＤＤ領域を有するＴＦＴ１２０を用いることが好適である。なお、Ｐチャネルトランジスタの場合、信頼性の問題が生じないので、ＬＤＤ領域を設ける必要はない。

なお、上述した説明では、第１層間絶縁膜１０２のうちの下側電極１４２の上方部分を除去するためのマスクとして、第１、第２中間領域１２６ａ、１２６ｂにドーピングを行うためのフォトレジストマスクＰ１を利用したが、本発明はこれに限定されない。また、上述した説明では、第１、第２中間領域１２６ａ、１２６ｂへのドーピングに利用されるフォトレジストマスクＰ１は半導体層１２６のチャネル領域１２６ｃ上方を覆っており、その結果、半導体層１２６のチャネル領域１２６上には第１層間絶縁膜１０２が設けられていたが、本発明はこれに限定されない。

以下、図１１を参照して、半導体装置１００Ｃの構成を説明する。半導体装置１００ＣにはＮチャネルＴＦＴ１２０ｎ、ＰチャネルＴＦＴ１２０ｐ、および、コンタクト部１４０が設けられている。ここでは、ＴＦＴ１２０ｎは第１、第２中間領域（ＬＤＤ領域）１２６ｎａ、１２６ｎｂを有しており、上述したように、このようなＴＦＴ１２０ｎは画素領域のＴＦＴとして好適に用いられる。

半導体層１２６ｎはＬＤＤ領域を有しているのに対して、半導体層１２６ｐはＬＤＤ領域を有していない。このため、ＴＦＴ１２０ｎの半導体層１２６ｎでは、チャネル領域１２６ｎｃとソース領域１２６ｎｓまたはドレイン領域１２６ｎｄとの間に第１中間領域１２６ｎａおよび第２中間領域１２６ｎｂがそれぞれ設けられているが、ＴＦＴ１２０ｐの半導体層１２６ｐでは、ソース領域１２６ｐｓおよびドレイン領域１２６ｐｄのそれぞれはチャネル領域１２６ｐｃと隣接している。なお、半導体層１２６ｐにおけるチャネル領域１２６ｐｃの上には第１層間絶縁膜１０２が設けられているのに対して、半導体層１２６ｎにおけるチャネル領域１２６ｎｃの上には第１層間絶縁膜１０２は設けられていない。

ここで、図１２〜図１４を参照して半導体装置１００Ｃの製造方法を説明する。

まず、図１２（ａ）に示すように、絶縁基板１０１上に下側導電層を堆積し、この下側導電層を所定の形状のフォトレジストマスク（図示せず）を利用してパターニングすることにより、ゲート電極１２２ｎ、１２２ｐおよび下側電極１４２を形成する。

次に、図１２（ｂ）に示すように、ゲート電極１２２ｎ、１２２ｐおよび下側電極１４２を覆う絶縁層１２５を形成する。

次に、図１２（ｃ）に示すように、絶縁層１２５上に半導体層１２６ｎ、１２６ｐを形成する。半導体層１２６ｎ、１２６ｐは絶縁層１２５上に半導体材料を堆積した後で所定の形状のフォトレジストマスク（図示せず）を利用してエッチングを行うことによって形成される。

なお、半導体層１２６ｎには、後述のドーピングにおいてドーパントの種類および／または濃度が隣接領域とは異なる５つの領域１２６ｎｓ、１２６ｎａ、１２６ｎｃ、１２６ｎｂおよび１２６ｎｄが設けられる。領域１２６ｎｓ、１２６ｎｃおよび１２６ｎｄはそれぞれＴＦＴ１２０ｎのソース領域、チャネル領域およびドレイン領域となり、領域１２６ｎａ、１２６ｎｂはそれぞれＴＦＴ１２０ｎの第１、第２中間領域（ＬＤＤ領域）となる。半導体層１２６ｎのチャネル領域１２６ｎｃはゲート絶縁膜１２４ｎを介してゲート電極１２２ｎと対向している。

また、半導体層１２６ｐには、後述のドーピングにおいてドーパントの種類および／または濃度が隣接領域とは異なる３つの領域１２６ｐｓ、１２６ｐｃおよび１２６ｐｄが設けられる。領域１２６ｐｓ、１２６ｐｃおよび１２６ｐｄはそれぞれＴＦＴ１２０ｐのソース領域、チャネル領域およびドレイン領域となる。半導体層１２６ｐのチャネル領域１２６ｐｃはゲート絶縁膜１２４ｐを介してゲート電極１２２ｐと対向している。

次に、図１２（ｄ）に示すように、フォトレジストマスクＰｄを形成する。フォトレジストマスクＰｄは半導体層１２６ｎの領域１２６ｎａ、１２６ｎｃ、１２６ｎｄと半導体層１２６ｐの全体を覆っている。このようなフォトレジストマスクＰｄを利用して半導体層１２６ｎの領域１２６ｎｓおよび１２６ｎｄに多量のドーパント（例えば、Ｐ）をドープする。このようにして、半導体層１２６ｎの領域１２６ｎｓ、１２６ｎｄには高濃度のドーパントがドーピングされる。

次に、図１３（ｅ）に示すように、フォトレジストマスクＰｅを形成する。フォトレジストマスクＰｅは半導体層１２６ｎの領域１２６ｎｃ、および、半導体層１２６ｐの領域１２６ｐｃを覆っているが、フォトレジストマスクＰｅはフォトレジストマスクＰｄよりも小さい。半導体層１２６ｎでは高濃度のドーパントをドープされていない領域１２６ｎａ、１２６ｎｂが露出されており、半導体層１２６ｐでは領域１２６ｐｓ、１２６ｐｄが露出されている。フォトレジストマスクＰｅの形成は、下側導電層をマスクとして利用した裏面露光によって行われる。

このようなフォトレジストマスクＰｅを利用して半導体層１２６ｎの領域１２６ｓ、１２６ｎａ、１２６ｎｂおよび１２６ｎｄに低量のドーパント（例えば、Ｐ）をドープする。このドーピングにより、半導体層１２６ｎの領域１２６ｎａ、１２６ｎｂに低濃度のドーパントがドーピングされる。また、このとき、半導体層１２６ｐの領域１２６ｐｓ、１２６ｐｄに低濃度のドーパントがドーピングされる。なお、半導体層１２６ｎの領域１２６ｎｓ、１２６ｎｄにはすでに高濃度のドーパントがドーピングされている。また、後述するように、半導体層１２６ｐの領域１２６ｐｓ、１２６ｐｄには高濃度のドーパントがドーピングされる。

次に、図１３（ｆ）に示すように、フォトレジストマスクＰｆを形成する。フォトレジストマスクＰｆは半導体層１２６ｎの全体と半導体層１２６ｐの領域１２６ｐｃを覆っている。このようなフォトレジストマスクＰｆを利用して半導体層１２６ｐの領域１２６ｐｓ、１２６ｐｄに高濃度のドーパント（例えば、Ｎ）をドーピングする。このとき、半導体層１２６ｐにおいて、高濃度のドーパントがドーピングされる領域は先にドーピングが行われた領域の境界よりも内側にまで位置している。その後、フォトレジストマスクＰｆを剥離する。

次に、図１３（ｇ）に示すように、絶縁層１２５および半導体層１２６ｎ、１２６ｐを覆う第１層間絶縁膜１０２を堆積する。なお、第１層間絶縁膜１０２を堆積した後に加熱処理を行ってもよい。

その後、第１層間絶縁膜１０２を介して半導体層１２６ｎ、半導体層１２６ｐに低量のドーパント（例えば、Ｂ）をドーピングする。このドーピングはフォトレジストマスクを設けることなく行われる。これにより、半導体層１２６ｎ、１２６ｐのチャネル領域１２６ｎｃ、１２６ｐｃにもドーパントがドーピングされる。このため、このようなドーピングはチャネルドーピングとも呼ばれる。以下の説明において、このドーピングを１回目のチャネルドーピングと呼ぶことがある。なお、一般に、半導体層１２６ｎのチャネル領域１２６ｎｃのドーズ量は半導体層１２６ｐのチャネル領域１２６ｐｃよりも多いことが好ましい。このため、半導体層１２６ｎのチャネル領域１２６ｎｃのためにさらなるチャネルドーピングが行われる。

次に、図１４（ｈ）に示すように、半導体層１２６ｎの領域１２６ｎｃおよびコンタクト領域が開口されたフォトレジストマスクＰ１を形成する。その後、フォトレジストマスクＰ１を利用して第１層間絶縁膜１０２のエッチングを行うことによって、半導体層１２６ｎの領域１２６ｎｃおよびコンタクト領域の絶縁層１２５が露出される。その後、フォトレジストマスクＰ１を利用して半導体層１２６ｎのチャネル領域１２６ｎｃに低量のドーパント（例えば、Ｂ）をドーピングする。このドーピングは２回目のチャネルドーピングとも呼ばれる。なお、上述したように、半導体層１２６ｎの領域１２６ｎｃ以外の領域（すなわち、領域１２６ｎｓ、１２６ｎｄ、１２６ｎａおよび１２６ｎｂ）にはすでに別のドーパントがドープされているが、半導体層１２６ｎのチャネル領域１２６ｎｃにはＢのみがドープされる。

なお、上述した説明では、１回目のチャネルドーピングは第１層間絶縁膜１０２を形成した後で、第１層間絶縁膜１０２を介して行われたが、これに限定されない。例えば、半導体層１２６ｎ、１２６ｐを形成した後、半導体層１２６ｎのソース領域１２６ｎｓ、ドレイン領域１２６ｎｄへのドーピングを行う前に１回目のチャネルドーピングを行ってもよい。

次に、図１４（ｉ）に示すように、フォトレジストマスクＰ１を剥離し、絶縁層１２５、半導体層１２６および第１層間絶縁膜１０２を覆う第２層間絶縁膜１０４を堆積する。

次に、図１４（ｊ）に示すように、第２層間絶縁膜１０４の上にフォトレジストマスクＰ２を形成する。フォトレジストマスクＰ２では、半導体層１２６ｎのソース領域１２６ｎｓ、ドレイン領域１２６ｎｄ、半導体層１２６ｐのソース領域１２６ｐｓ、ドレイン領域１２６ｐｄの上方部分およびコンタクト領域が開口している。

その後、フォトレジストマスクＰ２を利用してエッチングを行う。このエッチングにより、ＴＦＴ領域において第１層間絶縁膜１０２および第２層間絶縁膜１０４が除去されて半導体層１２６ｎのソース領域１２６ｎｓ、ドレイン領域１２６ｎｄ、半導体層１２６ｐのソース領域１２６ｐｓを露出するコンタクトホールが形成され、コンタクト領域において第２層間絶縁膜１０４および絶縁層１２５が除去されて下側電極１４２を露出するコンタクトホールが形成される。

次に、図１４（ｋ）に示すように、フォトレジストマスクＰ２を剥離し、半導体層１２６および第２層間絶縁膜１０４を覆う上側導電層を堆積し、上側導電層を所定の形状のフォトレジストマスク（図示せず）を利用してエッチングすることにより、ソース領域１２６ｎｓ、１２６ｐｓ、ドレイン領域１２６ｎｄ、１２６ｐｄと電気的に接続されたソース電極１２８ｎ、１２８ｐおよびドレイン電極１３０ｎ、１３０ｐと、下側電極１４２と電気的に接続された上側電極１４４とを形成する。以上のようにして半導体装置１００Ｃが形成される。なお、半導体装置１００Ｃに図６に示した容量結合部１６０がさらに設けられてもよい。

なお、上述した説明では、フォトレジストマスクＰ１を利用して第１層間絶縁膜１０２のエッチングを行った後に、フォトレジストマスクＰ１を利用して半導体層１２６ｎへのチャネルドーピングを行ったが、本発明はこれに限定されない。第１層間絶縁膜１０２が薄く、例えば、その厚さが１００ｎｍ以下である場合、フォトレジストマスクＰ１を利用して第１層間絶縁膜１０２を介して半導体層１２６ｎにチャネルドーピングを行った後に、フォトレジストマスクＰ１を利用して第１層間絶縁膜１０２のエッチングを行ってもよい。なお、第１層間絶縁膜１０２のエッチングおよびチャネルドーピングの順番にかかわらず、第１層間絶縁膜１０２のエッチングはチャネルドーピングを行うためのフォトレジストマスクＰ１を利用して行われることにより、使用するフォトレジストマスクの数の増加を抑制できる。

また、上述した説明では、チャネルドーピングを行うためのマスクとしてフォトレジストマスクＰ１を利用したが、本発明はこれに限定されない。第１層間絶縁膜１０２が比較的厚く、例えば、その厚さが２００ｎｍ以上である場合、第１層間絶縁膜１０２のエッチングに利用したフォトレジストマスクＰ１を剥離した後で、チャネルドーピングするためのマスクとして第１層間絶縁膜１０２を利用してもよい。

本発明による半導体装置は、液晶表示装置のアクティブマトリクス基板の作製に好適に用いられる。また、このような液晶表示装置は携帯電話、デジタルカメラ等に好適に用いられる。

本発明による半導体装置の実施形態を示す模式的な断面図である。 （ａ）〜（ｄ）は図１に示した半導体装置の製造方法を説明するための模式図である。 （ｅ）〜（ｇ）は図１に示した半導体装置の製造方法を説明するための模式図である。 （ｈ）〜（ｊ）は図１に示した半導体装置の製造方法を説明するための模式図である。 （ａ）は比較例の半導体装置を示す模式図であり、（ｂ）および（ｃ）はコンタクトホールの形成後の比較例の半導体装置を示す模式図である。 本発明による半導体装置の別の実施形態を示す模式的な断面図である。 （ａ）〜（ｄ）は図６に示した半導体装置の製造方法を説明するための模式図である。 （ｅ）〜（ｇ）は図６に示した半導体装置の製造方法を説明するための模式図である。 （ｈ）〜（ｊ）は図６に示した半導体装置の製造方法を説明するための模式図である。 本発明による半導体装置の別の実施形態を示す模式的な断面図である。 本発明による半導体装置の別の実施形態を示す模式的な断面図である。 （ａ）〜（ｄ）は図１１に示した半導体装置の製造方法を説明するための模式図である。 （ｅ）〜（ｇ）は図１１に示した半導体装置の製造方法を説明するための模式図である。 （ｈ）〜（ｋ）は図１１に示した半導体装置の製造方法を説明するための模式図である。 （ａ）〜（ｅ）は従来の半導体装置の製造方法を説明するための模式図である。 （ｆ）〜（ｉ）は従来の半導体装置の製造方法を説明するための模式図である。

符号の説明

１００ 半導体装置
１０２ 第１層間絶縁膜
１０４ 第２層間絶縁膜
１２０ ＴＦＴ
１４０ コンタクト部
１６０ 容量結合部

Claims (13)

1. ゲート電極と、
   前記ゲート電極と同じ材料から形成された下側電極と、
   前記ゲート電極および前記下側電極を覆う絶縁層と、
   ソース領域、チャネル領域およびドレイン領域を有する半導体層であって、前記チャネル領域が前記絶縁層を介して前記ゲート電極と対向する、半導体層と、
   前記絶縁層の一部および前記半導体層を覆う第１層間絶縁膜であって、前記絶縁層のうちの前記下側電極上の領域を覆わない第１層間絶縁膜と、
   前記絶縁層および前記第１層間絶縁膜を覆う第２層間絶縁膜と、
   前記第１層間絶縁膜および前記第２層間絶縁膜に設けられたコンタクトホールを介して前記半導体層の前記ソース領域と電気的に接続されたソース電極と、
   前記第１層間絶縁膜および前記第２層間絶縁膜に設けられたコンタクトホールを介して前記半導体層の前記ドレイン領域と電気的に接続されたドレイン電極と、
   前記ソース電極および前記ドレイン電極と同じ材料から形成された上側電極であって、前記絶縁層および前記第２層間絶縁膜に設けられたコンタクトホールを介して前記下側電極と電気的に接続された上側電極と
   を備える、半導体装置。
2. 前記ゲート電極および前記下側電極と同じ材料から形成された下側配線と、
   前記ソース電極、前記ドレイン電極および前記上側電極と同じ材料から形成された上側配線であって、前記絶縁層、前記第１層間絶縁膜および前記第２層間絶縁膜を介して前記下側配線と対向する上側配線と
   をさらに備える、請求項１に記載の半導体装置。
3. 前記半導体層は、前記ソース領域と前記チャネル領域との間に位置する第１中間領域と、前記チャネル領域と前記ドレイン領域との間に位置する第２中間領域とをさらに有しており、
   前記半導体層の前記ソース領域および前記ドレイン領域のそれぞれにはドーパントがドープされており、
   前記第１中間領域には、前記ソース領域よりも低濃度のドーパントがドープされており、前記第２中間領域には、前記ドレイン領域よりも低濃度のドーパントがドープされている、請求項１または２に記載の半導体装置。
4. 前記半導体層の前記ソース領域および前記ドレイン領域のそれぞれは、前記第１層間絶縁膜で覆われており、
   前記第１中間領域および前記第２中間領域のそれぞれは、前記第２層間絶縁膜で覆われている、請求項３に記載の半導体装置。
5. 前記半導体層の前記チャネル領域上に前記第１層間絶縁膜が設けられている、請求項４に記載の半導体装置。
6. 前記半導体層の前記チャネル領域上に前記第２層間絶縁膜が設けられている、請求項４に記載の半導体装置。
7. 下側導電層を堆積し、前記下側導電層からゲート電極および下側電極を形成する工程と、
   前記ゲート電極および前記下側電極を覆う絶縁層を形成する工程と、
   ソース領域、チャネル領域およびドレイン領域を有する半導体層を形成する工程であって、前記チャネル領域は前記絶縁層を介して前記ゲート電極と対向する、工程と、
   前記絶縁層および前記半導体層を覆う第１層間絶縁膜を堆積する工程と、
   前記第１層間絶縁膜のうち少なくとも前記下側電極と対向する部分を除去するように前記第１層間絶縁膜のエッチングを行う工程と、
   前記絶縁層および前記第１層間絶縁膜を覆う第２層間絶縁膜を堆積する工程と、
   前記半導体層のうちの前記ソース領域および前記ドレイン領域のそれぞれの少なくとも一部が露出するように前記第１層間絶縁膜および前記第２層間絶縁膜にコンタクトホールを形成するとともに、前記下側電極が露出するように前記絶縁層および前記第２層間絶縁膜にコンタクトホールを形成する工程と、
   前記コンタクトホールを形成した後に上側導電層を堆積し、前記上側導電層から、前記半導体層の前記ソース領域および前記ドレイン領域とそれぞれ電気的に接続されたソース電極およびドレイン電極を形成するとともに前記下側電極と電気的に接続された上側電極を形成する工程と
   を包含する、半導体装置の製造方法。
8. 前記コンタクトホールを形成する工程は、ドライエッチングを行う工程を含む、請求項７に記載の半導体装置の製造方法。
9. 前記下側導電層から下側配線を形成する工程と、
   前記上側導電層から、前記絶縁層、前記第１層間絶縁膜および前記第２層間絶縁膜を介して前記下側配線と対向する上側配線を形成する工程と
   をさらに包含する、請求項７または８に記載の半導体装置の製造方法。
10. 前記半導体層は、前記ソース領域と前記チャネル領域との間に設けられた第１中間領域と、前記チャネル領域と前記ドレイン領域との間に設けられた第２中間領域とをさらに有しており、
    前記半導体層の前記チャネル領域、前記第１中間領域および前記第２中間領域と重なるとともに前記半導体層の前記ソース領域および前記ドレイン領域と重ならないフォトレジストマスクを利用して第１ドーピングを行う工程と、
    前記半導体層のうちの少なくとも前記チャネル領域と重なるとともに前記半導体層のうちの少なくとも前記第１中間領域および前記第２中間領域と重ならないフォトレジストマスクを利用して第２ドーピングを行う工程と
    をさらに包含する、請求項７から９のいずれかに記載の半導体装置の製造方法。
11. 前記第１層間絶縁膜のエッチングを行う工程は、前記第１層間絶縁膜のうち、少なくとも、前記半導体層の前記第１中間領域および前記第２中間領域のそれぞれに対応する領域を除去する工程を含む、請求項１０に記載の半導体装置の製造方法。
12. 前記第１層間絶縁膜のエッチングは、前記第２ドーピングを行う前または前記第１ドーピングを行った後に、前記第２ドーピングのフォトレジストマスクを利用して行われる、請求項１０または１１に記載の半導体装置の製造方法。
13. 前記半導体層の少なくともチャネル領域を覆わないフォトレジストマスクを利用してチャネルドーピングを行う工程をさらに包含し、
    前記第１層間絶縁膜のエッチングは、前記チャネルドーピングを行う前または前記チャネルドーピングを行った後に、前記チャネルドーピングのフォトレジストマスクを利用して行われる、請求項１１または１２に記載の半導体装置の製造方法。

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