JP2010112763A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】複数の半導体チップを積層した積層体にＭＥＭＳセンサを内蔵した小型の半導体装置およびその製造方法を提供する。
【解決手段】半導体チップ１３、１４、１５が、絶縁層１６、１７を介して積層された積層体１８と、第１領域１１に形成され、積層体１８の最上層の半導体チップ１５から最下層の半導体チップ１３に至り、最下層の半導体素子に電気的に接続された貫通電極１９と、第２領域１２に形成され、積層体１８の最上層の半導体チップ１５から最下層の半導体チップ１３に至る貫通孔２０の底面から立設し、最上層の半導体チップ１５に至る高さを有するとともに、貫通電極１９と材質が同じ可動電極２１と、貫通孔２０の淵に沿って最上層の半導体チップ１５上に形成され、貫通孔２０の外側に向かって互いに直交する方向に延伸した第１および第２固定電極２２、２３と、を具備する。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。

従来、複数の半導体チップを積層し、シリコン貫通電極（Through Silicon Via：ＴＳＶ）で電気的に接続し、樹脂で一体に封止した半導体装置が知られている。(例えば、特許文献１参照。）。
また、絶縁基板上に設けられたシリコン層に、加速度センサを形成したＭＥＭＳ（Micro Electro Mechanical Systems）チップが知られている。(例えば、特許文献２参照。）。

特許文献１に開示された半導体装置は、電極が形成された半導体チップを積み重ね、この積み重ねられた半導体チップの電極を貫通するよう貫通穴を形成し、当該貫通穴の内壁に絶縁膜を形成するとともに電極に接する絶縁膜を除去し、電極が露出する貫通穴に導電部材を形成し、積層された半導体チップの電極間の導通を図っている。

特許文献２に開示されたＭＥＭＳチップは加速度センサで、絶縁基板と、該絶縁基板上に設けられた低抵抗なシリコンからなる固定部と、該固定部と空間を介して離間した状態で前記絶縁基板上に設けられた低抵抗なシリコンからなる可動部とを有し、該可動部は基端側が絶縁基板上に垂直方向に固着して設けられ該絶縁基板から離間した先端側が自由端となった支持梁と、該支持梁の先端側に位置して設けられ前記絶縁基板に水平方向の力が作用した場合に水平方向に変位する質量部とを具備している。
絶縁基板はガラス基板であり、ガラス基板上に、陽極接合または接着剤を用いてシリコン基板を接着している。

然しながら、半導体装置の高集積化、高機能化を目的に、複数の半導体チップを積層し、更にＭＥＭＳチップを積層し、半導体チップ同士、および半導体チップとＭＥＭＳチップとをシリコン貫通電極で電気的に接続し、樹脂で一体に封止する半導体装置においては、ＭＥＭＳ加速度センサは、絶縁基板および絶縁基板から立設した可動部の先端の質量部が変位するための十分な高さの空間が必要なため、ＭＥＭＳチップが厚くなり、半導体装置全体の高さを低くするのが難しいという問題がある。

また、半導体チップとガラス基板を積層した場合に、両者の熱膨張係数の違いに起因して、半導体装置の信頼性に影響を及ぼす恐れがある。
更に、半導体チップと異種のＭＥＭＳチップを積層することは、半導体装置の製造工程が長くなり、且つ複雑にする問題がある。

ＭＥＭＳ加速度センサを、ＳＯＩ（Silicon On Insulator）基板に形成する場合は、上述した問題は少なくなる。然し、ＳＯＩ基板が高価なために、製造コストの増大を招くという問題がある。
特開２００２−２６２４０号公報 特開平９−５４１１４号公報

本発明は、複数の半導体チップを積層した積層体にＭＥＭＳセンサを内蔵した小型の半導体装置およびその製造方法を提供する。

本発明の一態様の半導体装置は、半導体素子が形成された第１領域と、前記第１領域と異なる第２領域とを有する半導体チップが、絶縁層を介して積層された積層体と、前記第１領域に形成され、前記積層体の最上層の前記半導体チップから最下層の前記半導体チップに至り、最下層の前記半導体素子に電気的に接続された貫通電極と、前記第２領域に形成され、前記積層体の最上層の前記半導体チップから最下層の前記半導体チップに至る貫通孔の底面から立設し、最上層の前記半導体チップに至る高さを有するとともに、前記貫通電極と材質が同じ可動電極と、前記貫通孔の淵に沿って前記最上層の前記半導体チップ上に形成され、前記貫通孔の外側に向かって互いに直交する方向に延伸した第１および第２固定電極と、を具備することを特徴としている。

本発明の一態様の半導体装置の製造方法は、半導体素子が形成された第１領域と、前記第１領域と異なる第２領域とを有する半導体チップが絶縁層を介して積層された積層体を形成する工程と、前記第１および第２領域に、前記積層体の最上層の前記半導体チップから最下層の前記半導体チップに至る第１および第２貫通孔を形成し、前記第１および第２貫通孔に導電材を埋め込み、前記第１領域に最下層の前記半導体素子に電気的に接続された貫通電極を形成し、前記第２領域に導電性ピラーを形成する工程と、前記積層体上に前記導電性ピラーを内包する開口を有するマスク材を形成し、前記導電材をエッチングしないガスを用いた異方性エッチングにより、前記最上層の前記半導体チップから最下層の前記半導体チップに至る第３貫通孔を形成し、前記第３貫通孔の底面から立設し、最上層の前記半導体チップに至る高さを有する可動電極を形成する工程と、前記第３貫通孔の淵に沿って前記最上層の前記半導体チップ上に形成され、前記第３貫通孔の外側に向かって互いに直交する方向に延伸した第１および第２固定電極を形成する工程と、を具備することを特徴としている。

本発明によれば、複数の半導体チップを積層した積層体にＭＥＭＳセンサを内蔵した小型の半導体装置およびその製造方法が得られる。

以下、本発明の実施例について図面を参照しながら説明する。

本発明の実施例に係る半導体装置について図１乃至図４を用いて説明する。図１は半導体装置を示す図で、図１（ａ）はその断面図、図１（ｂ）はその要部を拡大した平面図、図２は比較例の半導体装置を示す断面図、図３および図４は半導体装置の製造工程を順に示す断面図である。

図１に示すように、本実施例の半導体装置１０は、半導体素子（図示せず）が形成された第１領域１１と、第１領域１１と異なる第２領域１２とを有する半導体チップ１３、１４、１５が、絶縁層１６、１７を介して積層された積層体１８と、第１領域１１に形成され、積層体１８の最上層の半導体チップ１５から最下層の半導体チップ１３に至り、最下層の半導体素子に電気的に接続された貫通電極１９と、を具備している。

更に、半導体装置１０は、第２領域１２に形成され、積層体１８の最上層の半導体チップ１５から最下層の半導体チップ１３に至る貫通孔２０の底面から立設し、最上層の半導体チップ１５に至る高さを有するとともに、貫通電極１９と材質が同じ可動電極２１と、貫通孔２０の淵に沿って最上層の半導体チップ１５上に形成され、貫通孔２０の外側に向かって互いに直交する方向に延伸した第１および第２固定電極２２、２３と、を具備している。

ここで、本明細書においては、半導体チップ１５から最下層の半導体チップ１３に至る貫通電極１９を除く貫通電極、例えば半導体チップ１４から半導体チップ１３に至る貫通電極、半導体チップ１５から半導体チップ１４に至る貫通電極は省略している。

半導体チップ１３は、第１領域１１に、例えばロジック回路が形成されたロジックチップである。半導体チップ１４は、第１領域１１に、例えば不揮発性メモリが形成されたメモリチップである。半導体チップ１５は、第１領域１１に、例えばパワートランジスタが形成されたパワーチップである。

絶縁層１６、１７は、例えば熱硬化性樹脂を用いた接着シートを加熱することにより得られる絶縁層である。
半導体チップ１３上に絶縁層１６を介して半導体チップ１４が積層されている。半導体チップ１４上に絶縁層１７を介して半導体チップ１５が積層されている。

貫通電極１９は、例えば銅（Ｃｕ）で形成され、一端が半導体チップ１３上に形成された電極パッド（図示せず）に接触し、他端が半導体チップ１５上に形成された配線（図示せず）に接続されている。

可動電極２１は、貫通電極１９と同じＣｕで形成され、貫通電極１９と同じく上部のサイズと下部のサイズとが略等しく形成されている。
可動電極２１の下端部は、半導体チップ１３上に形成された電極パッド（図示せず）に接触し、例えば配線（図示せず）および貫通電極１９ｃを介して、半導体チップ１５上に引き出されている。

第１および第２固定電極２２、２３は、Ｘ、Ｙ方向に延伸した、例えば扇形のアルミニウム（Ａｌ）電極である。第１固定電極２２と可動電極２１との間には、空間容量Ｃ１が発生する。同じく、第２固定電極２３と可動電極２１との間には、空間容量Ｃ２が発生する。
半導体チップ１５には、空間容量Ｃ１、Ｃ２の変化を検出する容量検出回路（図示せず）が形成されている。

半導体装置１０が＋Ｘ方向に移動した場合、可動電極２１は、その反作用により−Ｘ方向に傾斜する。このとき、第１固定電極２２と可動電極２１との距離が小さくなり空間容量Ｃ１が増加する。
逆に、半導体装置１０が−Ｘ方向に移動した場合、可動電極２１は、その反作用により＋Ｘ方向に傾斜する。このとき、第１固定電極２２と可動電極２１との距離が大きくなり空間容量Ｃ１は減少する。
容量検出回路により空間容量Ｃ１の増減を検出し、半導体装置１０が−Ｘ方向、または＋Ｘ方向に移動したことを検知することが可能である。

同様に、半導体装置１０が＋Ｙ方向に移動した場合に空間容量Ｃ２は増加し、−Ｙ方向に移動した場合に空間容量Ｃ２は減少する。
容量検出回路により空間容量Ｃ２の増減を検出し、半導体装置１０が＋Ｙ方向、または−Ｙ方向に移動したことを検知することが可能である。
第１、第２固定電極２２、２３と可動電極２１とのギャップ２４が狭いほど空間容量Ｃ１、Ｃ２が大きくなり、検出感度が向上する。

図２は比較例の半導体装置を示す断面図である。ここで、比較例とは複数の半導体チップを積層し、更にＭＥＭＳチップを積層し、半導体チップ同士、および半導体チップとＭＥＭＳチップとをシリコン貫通電極で電気的に接続し、樹脂で一体に封止する半導体装置のことである。始めに、比較例について説明する。

図２に示すように、比較例の半導体装置３０は、加速度センサ（図示せず）が形成されたＭＥＭＳチップ３１上に、絶縁層３２を介して半導体チップ１３、１４、１５が積層された積層体１８が更に積層されている。
半導体チップ１３、１４、１５同士、および半導体チップ１３、１４、１５とＭＥＭＳチップ３１は、貫通電極３３で電気的に接続されている。

半導体装置３０においては、積層体１８に更にＭＥＭＳチップ３１積層されているので、半導体装置３０の高さは、積層体１８の高さＨ１にＭＥＭＳチップ３１の高さＨ２を加えた高さＨ３になる。

一方、本実施例の半導体装置１０においては、積層体１８にＭＥＭＳ加速度センサが内蔵されているので、半導体装置１０の高さは積層体１８の高さＨ１で変わらない。
これにより、本半実施例の半導体装置１０では、比較例の半導体装置３０より、半導体装置全体の高さを低くすることが可能である。

また、本実施例の半導体装置１０は、ＭＥＭＳチップ３１を有しないので、半導体チップとＭＥＭＳチップの熱膨張係数の違いに起因する問題は生じない。ＭＥＭＳチップ３１をＳＯＩ基板に形成した場合の製造コストアップ問題も生じない。

次に、半導体装置１０の製造方法について説明する。図３および図４は半導体装置１０の製造工程を順に示す断面図である。
始めに、図３（ａ）に示すように、第１領域１１にロジック回路（図示せず）が形成された半導体チップ１３、第１領域にメモリ回路（図示せず）が形成された半導体チップ１４、およびパワートランジスタ（図示せず）が形成された半導体チップ１５を用意する。

次に、半導体チップ１３上に、例えば厚さ５０μｍ程度の接着シートを介して半導体チップ１４を重ね、半導体チップ１４上に、同じく接着シートを介して半導体チップ１５を重ねた後、熱処理を施して接着シートを硬化させ、半導体チップ１３、１４、１５が絶縁層１６、１７を介して積層された積層体１８を形成する。

次に、図３（ｂ）に示すように、半導体チップ１５上に、第１領域１１に形成される貫通電極１９に対応した第１開口４０ａ、および第２領域１２に形成される可動電極２１に対応した第２開口４０ｂを有するレジスト膜４０を形成する。

次に、レジスト膜４０をマスクとしてＲＩＥ（Reactive Ion Etching）法により異方性エッチングを行い、半導体チップ１５から半導体チップ１３に至る第１貫通孔４１ａ、および第２貫通孔４１ｂを形成する。
具体的には、例えばシリコンは塩素系／フッ素系の混合ガスを用いたＲＩＥ方によりエッチングし、樹脂が硬化した絶縁層１６、１７は酸素系のガスを用いたＲＩＥ法によりエッチングする。

次に、図４（ａ）に示すように、レジスト膜４０を、例えばアッシャーを用いて除去した後、第１および第２貫通孔４１ａ、４１ｂの内部を含む半導体チップ１５上に、導電材４２、例えばタングステン（Ｗ）をＣＶＤ（Chemical Vapor Deposition）法で形成する。

次に、ＣＭＰ（Chemical Mechanical Polishing）法により、半導体チップ１５が露出するまで余分な導電材４２を除去する。
これにより、第１および第２貫通孔４１ａ、４１ｂ内に導電材４２が埋め込まれ、第１領域１１に貫通電極１９が形成され、第２領域１２に導電性ピラー４３が形成される。

次に、半導体チップ１５の第２領域１２に、例えばスパッタリング法によりＡｌ膜（図示せず）を形成し、フォトリソグラフィー法によりパターニングして、貫通孔２０が形成される予定の部位の淵に沿った第１および第２固定電極２２、２３を形成する。

次に、図４（ｂ）に示すように、半導体チップ１５上に、第１領域１１をマスクし、第２領域１２の貫通孔２０が形成される予定の部位に対応し、導電性ピラー４３を内包する開口４４ａを有するレジスト膜４４を形成する。

次に、レジスト膜４４をマスクとして、ＲＩＥ法により導電性ピラー４３をエッチングしないガス（塩素系ガスを除くガス）を用いて異方性エッチングを行い、半導体チップ１５から半導体チップ１３に至る貫通孔（第３貫通孔）２０を形成する。次に、レジスト膜４４を、アッシャーを用いて除去する。

これにより、貫通孔２０の底面から立設し、半導体チップ１５の上面に至る高さを有するとともに、上部のサイズと下部のサイズが略等しい可動電極２１が形成され、図１に示す半導体装置１０が得られる。

以上説明したように、本実施例の半導体装置１０は、絶縁層１６、１７を介して半導体チップ１３、１４、１５が積層された積層体１８と、半導体チップ１５から半導体チップ１３に至る貫通孔２０の底面から立設する可動電極２１と、半導体チップ１５上に貫通孔２０の外側に向かって互いに直交する方向に延伸した第１および第２固定電極２２、２３を具備している。

その結果、積層体１８にＭＥＭＳセンサが作り込まれるので、積層体１８にＭＥＭＳチップ３１を積層する場合に比べて、半導体装置全体の高さを低くすることができる。
従って、複数の半導体チップを積層した積層体にＭＥＭＳセンサを内蔵した小型の半導体装置およびその製造方法が得られる。

ここでは、直交した第１および第２固定電極により、空間容量Ｃ１、Ｃ２の変化を検出する場合に説明したが、周知のように第１固定電極および第２固定電極にそれぞれ対向する固定電極を設けて差動的に検出するようにすることもできる。

図５は対向する固定電極を有する半導体装置の要部を示す平面図である。図５に示すように、半導体装置は、貫通孔２０を挟んで第１および第２固定電極２２、２３と対向し、貫通孔２０の淵に沿って最上層の半導体チップ１５上に形成され、貫通孔２０の外側に向かって延伸した第３および第４固定電極５１、５２を有している。

空間容量Ｃ１と空間容量Ｃ３、および空間容量Ｃ２と空間容量Ｃ４は、それぞれ相補的に変化するので、信号処理回路（図示せず）により演算することにより、ノイズなどの影響を避けることができる利点がある。

第１および第２固定電極２２、２３が最上層の半導体チップ１５上に形成されている場合について説明したが、最上層と最下層の間の半導体チップ上に形成することも可能である。
図６は固定電極が最上層と最下層の間の半導体チップ上に形成された半導体装置を示す断面図である。図６に示すように、半導体装置６０は、半導体チップ１４上に形成された第１固定電極６１および図示されない第２固定電極を有している。
半導体チップ１４には、空間容量Ｃ１、Ｃ２の変化を検出する容量検出回路（図示せず）が形成されている。

これによれば、可動電極２１と第１および第２固定電極２２、２３との位置関係が変更できる利点がある。
従って、例えば半導体装置６０に定常的な振動が加わり、可動電極２１に定在波が立つような場合に、検出に適した位置に第１および第２固定電極を配置したい場合に適している。
また、容量検出回路を有する半導体チップを積層する順番を、目的の検出特性が得られる範囲内で自由に選択したい場合に適している。
更に、半導体装置６０は、最上層と最下層の間の半導体チップ１４に形成された第１固定電極６１および第２固定電極と、最上層の半導体チップ１５上に形成された第１、第２固定電極２２、２３とを両方具備することもできる。

可動電極２１が最下層の半導体チップ１３から立設している場合について説明したが、最上層と最下層の間の半導体チップから立設させることも可能である。
図７は最上層と最下層の間の半導体チッフから立設した可動電極を有する半導体装置を示す断面図である。図７に示すように、半導体装置７０は、半導体チップ７１、１３、１４、１５が、絶縁層７２、１６、１７を介して積層された積層体７３と、積層体７３の最上層の半導体チップ１５から最下層の半導体チップ７１の間の半導体チップ１３に至る貫通孔２０の底面から立設し、最上層間の半導体チップ１５に至る高さを有する可動電極２１とを具備している。
これによれば、積層体７３の高さによらずに、可動電極２１の高さを設定できる利点がある。

可動電極２１の先端部が積層体１８の表面に露出している場合について説明したが、可動電極を積層体内に封入することも可能である。
図８は積層体内に封入された可動電極を有する半導体装置を示す断面図である。図８に示すように、半導体装置８０は、半導体チップ１３、１４、１５、８１が、絶縁層１６、１７、８２を介して積層された積層体８３と、積層体８３の最上層の半導体チップ８１と最下層の半導体チップ１３の間の半導体チップ１５から最下層の半導体チップ１３に至る貫通孔２０の底面から立設し、最上層と最下層の間の半導体チップ１５に至る高さを有する可動電極２１を具備している。

可動電極２１を形成した後、絶縁層８２を介して半導体チップ８１を積層する。可動電極２１の先端部と絶縁層８２との接触を防止するために、絶縁層８２の貫通孔２０に対応する部位を予め除去しておくことが望ましい。また、最上層は半導体チップ８１でなくてもよく、絶縁膜、例えばポリイミド膜でも構わない。
これによれば、外部環境の影響を受けにくくなるので、特性の安定した半導体装置８０が得られる利点がある。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 請求項１において、前記第１および第２固定電極が、前記積層体の最上層の前記半導体チップと最下層の前記半導体チップとの間の前記半導体チップ上に形成されている半導体装置。

（付記２） 請求項１において、前記可動電極が、前記積層体の最上層の前記半導体チップから最下層の前記半導体チップの間の前記半導体チップに至る貫通孔の底面から立設し、最上層の前記半導体チップに至る高さを有する半導体装置。

（付記３） 請求項１において、前記可動電極が、前記積層体の最上層の半導体チップと最下層の半導体チップの間の半導体チップから最下層の半導体チップに至る貫通孔の底面から立設し、最上層の半導体チップと最下層の半導体チップの間の半導体チップに至る高さを有する半導体装置。

本発明の実施例に係る半導体装置を示す図で、図１（ａ）はその断面図、図１（ｂ）はその要部を拡大した平面図。 本発明の実施例に係る比較例の半導体装置を示す断面図。 本発明の実施例に係る半導体装置の製造工程を順に示す断面図。 本発明の実施例に係る半導体装置の製造工程を順に示す断面図。 本発明の実施例に係る別の半導体装置の要部を示す平面図。 本発明の実施例に係る別の半導体装置を示す断面図。 本発明の実施例に係る別の半導体装置を示す断面図。 本発明の実施例に係る別の半導体装置を示す断面図。

符号の説明

１０、３０、６０、７０、８０ 半導体装置
１１ 第１領域
１２ 第２領域
１３、１４、１５、７１、８１ 半導体チップ
１６、１７、３２、７２、８２ 絶縁層
１８、７３、８３ 積層体
１９、３３ 貫通電極
２０ 貫通孔
２１ 可動電極
２２、６１ 第１固定電極
２３ 第２固定電極
３１ ＭＥＭＳチップ
４０、４４ レジスト膜
４０ａ、４０ｂ 第１、第２開口
４１ａ、４１ｂ 第１、第２貫通孔
４２ 導電材
４３ 導電性ピラー
４４ａ 開口
４５ 第３貫通孔
５１、５２ 第３、第４固定電極

Claims (5)

1. 半導体素子が形成された第１領域と、前記第１領域と異なる第２領域とを有する半導体チップが、絶縁層を介して積層された積層体と、
   前記第１領域に形成され、前記積層体の最上層の前記半導体チップから最下層の前記半導体チップに至り、最下層の前記半導体素子に電気的に接続された貫通電極と、
   前記第２領域に形成され、前記積層体の最上層の前記半導体チップから最下層の前記半導体チップに至る貫通孔の底面から立設し、最上層の前記半導体チップに至る高さを有するとともに、前記貫通電極と材質が同じ可動電極と、
   前記貫通孔の淵に沿って前記最上層の前記半導体チップ上に形成され、前記貫通孔の外側に向かって互いに直交する方向に延伸した第１および第２固定電極と、
   を具備することを特徴とする半導体装置。
2. 前記可動電極の上部のサイズと前記可動電極の下部のサイズが等しいことを特徴とする請求項１に記載の半導体装置。
3. 前記貫通孔を挟んで前記第１および第２固定電極と対向し、前記貫通孔の淵に沿って前記最上層の前記半導体チップ上に形成され、前記貫通孔の外側に向かって延伸した第３および第４固定電極を有することを特徴とする請求項１に記載の半導体装置。
4. 最上層の前記半導体チップに、前記可動電極と前記第１および第２固定電極との間の静電容量の変化を検出する静電容量検出回路が形成されていることを特徴とする請求項１に記載の半導体装置。
5. 半導体素子が形成された第１領域と、前記第１領域と異なる第２領域とを有する半導体チップが絶縁層を介して積層された積層体を形成する工程と、
   前記第１および第２領域に、前記積層体の最上層の前記半導体チップから最下層の前記半導体チップに至る第１および第２貫通孔を形成し、前記第１および第２貫通孔に導電材を埋め込み、前記第１領域に最下層の前記半導体素子に電気的に接続された貫通電極を形成し、前記第２領域に導電性ピラーを形成する工程と、
   前記積層体上に前記導電性ピラーを内包する開口を有するマスク材を形成し、前記導電材をエッチングしないガスを用いた異方性エッチングにより、前記最上層の前記半導体チップから最下層の前記半導体チップに至る第３貫通孔を形成し、前記第３貫通孔の底面から立設し、最上層の前記半導体チップに至る高さを有する可動電極を形成する工程と、
   前記第３貫通孔の淵に沿って前記最上層の前記半導体チップ上に形成され、前記第３貫通孔の外側に向かって互いに直交する方向に延伸した第１および第２固定電極を形成する工程と、
   を具備することを特徴とする半導体装置の製造方法。

Images