JP2010109512A - ドライバ回路及びドライバｉｃ - Google Patents

Abstract

【課題】クロスポイントが５０％からずれた電気波形を出力する際も、良好な出力波形を維持することができるドライバ回路を得る。
【解決手段】初段増幅段Ａ１、２段目増幅段Ａ２及び最終増幅段Ａ３の３段の差動増幅段が直列に接続されている。初段増幅段Ａ１及び２段目増幅段Ａ２に、クロスポイント調整回路ＣＰ１，ＣＰ２がそれぞれ接続されている。クロスポイント調整回路ＣＰ１は、初段増幅段Ａ１の正相と逆相のＤＣレベルの少なくとも一方を制御して、初段増幅段Ａ１の出力信号のクロスポイントを調整する。また、クロスポイント調整回路ＣＰ２は、２段目増幅段Ａ２の正相と逆相のＤＣレベルの少なくとも一方を制御して、２段目増幅段Ａ２の出力信号のクロスポイントを調整する。
【選択図】図２

Description

本発明は、光変調器や半導体レーザを駆動するドライバ回路に関し、特にクロスポイントが５０％からずれた電気波形を出力する際も、良好な出力波形を維持することができるドライバ回路に関するものである。

光通信システムでは伝送情報の更なる高速、高密度化及び長距離化が要求されている。高速伝送のために、アプリケーションの動作周波数を１０Ｇ，４０Ｇ，１００Ｇｂｐｓと向上させている。高密度化のために、ＤＷＤＭ等の多重化通信が用いられている。比較的短距離の通信用途では直接変調駆動の半導体レーザが採用され、長距離通信用途では外部変調駆動が採用されている。

外部変調駆動では、主に電界吸収型光変調器（EAM: Electric Absorption modulators）が用いられる。このＥＡＭの光出力パワーの変化は、入力電圧の変化に対して非線形である。このため、ＥＡＭを駆動するドライバ回路は、出力波形のＤｕｔｙがずれた、即ちクロスポイントが５０％からずれた電気波形を出力する必要がある（例えば、特許文献１参照）。また、半導体レーザの光波形改善のためにもクロスポイントの調整が有用である。

特開平１１−１４９５１号公報

しかし、クロスポイントが５０％からずれた電気波形を出力するためには、ドライバ回路は動作周波数以上の広い帯域を必要とする。従って、帯域不足の結果、出力波形の劣化（高ジッタや低速Ｔｆ／Ｔｆ等）を生じるという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その目的は、クロスポイントが５０％からずれた電気波形を出力する際も、良好な出力波形を維持することができるドライバ回路を得るものである。

本発明は、直列に接続された複数の差動増幅段と、前記複数の差動増幅段の２つ以上の差動増幅段にそれぞれ接続された２つ以上のクロスポイント調整回路とを備え、前記クロスポイント調整回路は、対応する差動増幅段の正相と逆相のＤＣレベルの少なくとも一方を制御して、対応する差動増幅段の出力信号のクロスポイントを調整することを特徴とするドライバ回路である。本発明のその他の特徴は以下に明らかにする。

本発明により、クロスポイントが５０％からずれた電気波形を出力する際も、良好な出力波形を維持することができる。

実施の形態１．
図１は、本発明の実施の形態１に係るドライバ回路を示すブロック図である。このドライバ回路は、電界吸収型光変調器（不図示）を駆動するためのドライバ回路である。電界吸収型光変調器は、ドライバ回路により印加された電圧に応じて入射光を吸収して、強度変調された光信号を出力する。

入力端子ＩＮと出力端子ＯＵＴの間に、初段増幅段Ａ１、２段目増幅段Ａ２及び最終増幅段Ａ３の３段の差動増幅段が直列に接続されている。実施の形態１では、初段増幅段Ａ１及び２段目増幅段Ａ２に、クロスポイント調整回路ＣＰ１，ＣＰ２がそれぞれ接続されている。

ここで、クロスポイント調整回路ＣＰ１は、初段増幅段Ａ１の正相と逆相のＤＣレベルの少なくとも一方を制御して、初段増幅段Ａ１の出力信号のクロスポイントを調整する。また、クロスポイント調整回路ＣＰ２は、２段目増幅段Ａ２の正相と逆相のＤＣレベルの少なくとも一方を制御して、２段目増幅段Ａ２の出力信号のクロスポイントを調整する。詳細については後述する。

図２は、本発明の実施の形態１に係るドライバ回路を示す回路図である。 入力端子ＩＮとして、入力信号の正相が入力される正相入力端子ＩＮ＿Ｐｏｓｉと、入力信号の逆相が入力される逆相入力端子ＩＮ＿Ｎｅｇａとが設けられている。出力端子ＯＵＴとして、出力信号の正相が出力される正相出力端子ＯＵＴ＿Ｐｏｓｉと、出力信号の逆相が出力される逆相出力端子ＯＵＴ＿Ｎｅｇａとが設けられている。

初段増幅段Ａ１は、差動増幅回路ＤＡ１及びエミッタフォロワー回路ＥＦ１で構成されている。２段目増幅段Ａ２は、差動増幅回路ＤＡ２及びエミッタフォロワー回路ＥＦ２で構成されている。最終増幅段Ａ３は、差動増幅回路ＤＡ３のみで構成されている。各段の差動増幅回路ＤＡ１，ＤＡ２，ＤＡ３は、出力が決められた一定の振幅以下に制限されるリミッティングアンプとして動作する。各差動増幅器ＤＡ１，ＤＡ２，ＤＡ３の利得を２０ｄＢ程度（電圧増幅率は１０倍程度）とし、初段の差動増幅回路ＤＡ１の制限出力振幅は０．５Ｖｐｐ、２段目の差動増幅回路ＤＡ２の制限出力振幅は１．０Ｖｐｐ、３段目の差動増幅回路ＤＡ３の制限出力振幅は２．０Ｖｐｐのように設定することができる。

初段増幅段Ａ１の差動増幅回路ＤＡ１とエミッタフォロワー回路ＥＦ１の間に、クロスポイント調整回路ＣＰ１が挿入されている。２段目増幅段Ａ２の差動増幅回路ＤＡ２とエミッタフォロワー回路ＥＦ２の間に、クロスポイント調整回路ＣＰ２が挿入されている。

初段増幅段Ａ１の差動増幅回路ＤＡ１は、負荷抵抗Ｒ１１，Ｒ１２、スイッチングトランジスタＴＲ１１，ＴＲ１２、定電流源ＣＧ１１を有する。スイッチングトランジスタＴＲ１１，ＴＲ１２のベースはそれぞれ正相入力端子ＩＮ＿Ｐｏｓｉと逆相入力端子ＩＮ＿Ｎｅｇａに接続されている。スイッチングトランジスタＴＲ１１，ＴＲ１２のコレクタは、それぞれ負荷抵抗Ｒ１１，Ｒ１２を介して電源に接続されている。共通接続されたスイッチングトランジスタＴＲ１１，ＴＲ１２のエミッタと接地点との間に定電流源ＣＧ１１が設けられている。負荷抵抗Ｒ１１，Ｒ１２の抵抗値と定電流源ＣＧ１１の電流値によって、差動増幅回路ＤＡ１の制限出力振幅が決定される。

初段増幅段Ａ１のエミッタフォロワー回路ＥＦ１は、スイッチングトランジスタＴｒ１３，Ｔｒ１４及び定電流源ＣＧ１２，ＣＧ１３を有する。スイッチングトランジスタＴｒ１３，Ｔｒ１４のベースはそれぞれ差動増幅回路ＤＡ１のスイッチングトランジスタＴＲ１１，ＴＲ１２のコレクタに接続されている。スイッチングトランジスタＴｒ１３，Ｔｒ１４のコレクタはそれぞれ電源に接続されている。スイッチングトランジスタＴｒ１３，Ｔｒ１４のエミッタと接地点との間にそれぞれ定電流源ＣＧ１２，ＣＧ１３が設けられている。

クロスポイント調整回路ＣＰ１は、抵抗Ｒ１３，Ｒ１４、定電流源ＣＧ１４，ＣＧ１５及び結合回路Ｊ１を有する。定電流源ＣＧ１４は、スイッチングトランジスタＴＲ１１のコレクタとスイッチングトランジスタＴｒ１３のベースを結ぶ正相のデータパスから電流を引き抜く。定電流源ＣＧ１５は、スイッチングトランジスタＴＲ１２のコレクタとスイッチングトランジスタＴｒ１４のベースを結ぶ逆相のデータパスから電流を引き抜く。それぞれのデータパスから定電流源ＣＧ１４，ＣＧ１５を分離するために抵抗Ｒ１３，Ｒ１４が設けられている。定電流源ＣＧ１４，ＣＧ１５が引き抜く電流を制御する制御端子は、非反転オペアンプ等の結合回路Ｊ１により１本の制御端子Ｔ１にまとめられている。

２段目増幅段Ａ２の差動増幅回路ＤＡ２は、負荷抵抗Ｒ２１，Ｒ２２、スイッチングトランジスタＴｒ２１，Ｔｒ２２、定電流源ＣＧ２１を有する。スイッチングトランジスタＴｒ２１，Ｔｒ２２のベースはそれぞれ初段増幅段Ａ１のスイッチングトランジスタＴｒ１３，Ｔｒ１４のエミッタに接続されている。スイッチングトランジスタＴｒ２１，Ｔｒ２２のコレクタは、それぞれ負荷抵抗Ｒ２１，Ｒ２２を介して電源に接続されている。共通接続されたスイッチングトランジスタＴｒ２１，Ｔｒ２２のエミッタと接地点との間に定電流源ＣＧ２１が設けられている。負荷抵抗Ｒ２１，Ｒ２２の抵抗値と定電流源ＣＧ２１の電流値によって、差動増幅回路ＤＡ２の制限出力振幅が決定される。

２段目増幅段Ａ２のエミッタフォロワー回路ＥＦ２は、スイッチングトランジスタＴｒ２３，Ｔｒ２４及び定電流源ＣＧ２２，ＣＧ２３を有する。スイッチングトランジスタＴｒ２３，Ｔｒ２４のベースはそれぞれ差動増幅回路ＤＡ２のスイッチングトランジスタＴｒ２１，Ｔｒ２２のコレクタに接続されている。スイッチングトランジスタＴｒ２３，Ｔｒ２４のコレクタはそれぞれ電源に接続されている。スイッチングトランジスタＴｒ２３，Ｔｒ２４のエミッタと接地点との間にそれぞれ定電流源ＣＧ２２，ＣＧ２３が設けられている。

クロスポイント調整回路ＣＰ２は、抵抗Ｒ２３，Ｒ２４、定電流源ＣＧ２４，ＣＧ２５及び結合回路Ｊ２を有する。定電流源ＣＧ２４は、スイッチングトランジスタＴｒ２１のコレクタとスイッチングトランジスタＴｒ２３のベースを結ぶ正相のデータパスから電流を引き抜く。定電流源ＣＧ２５は、スイッチングトランジスタＴｒ２２のコレクタとスイッチングトランジスタＴｒ２４のベースを結ぶ逆相のデータパスから電流を引き抜く。それぞれのデータパスから定電流源ＣＧ２４，ＣＧ２５を分離するために抵抗Ｒ２３，Ｒ２４が設けられている。定電流源ＣＧ２４，ＣＧ２５が引き抜く電流を制御する制御端子は、非反転オペアンプ等の結合回路Ｊ２により１本の制御端子Ｔ２にまとめられている。

最終増幅段Ａ３の差動増幅回路ＤＡ３は、負荷抵抗Ｒ３１，Ｒ３２、スイッチングトランジスタＴｒ３１，Ｔｒ３２、定電流源ＣＧ３１を有する。スイッチングトランジスタＴｒ３１，Ｔｒ３２のベースはそれぞれ２段目増幅段Ａ２のスイッチングトランジスタＴｒ２３，Ｔｒ２４のエミッタに接続されている。スイッチングトランジスタＴｒ３１，Ｔｒ３２のコレクタは、それぞれ負荷抵抗Ｒ３１，Ｒ３２を介して電源に接続され、かつそれぞれ正相出力端子ＯＵＴ＿Ｐｏｓｉと逆相出力端子ＯＵＴ＿Ｎｅｇａに接続されている。共通接続されたスイッチングトランジスタＴｒ３１，Ｔｒ３２のエミッタと接地点との間に定電流源ＣＧ３１が設けられている。負荷抵抗Ｒ３１，Ｒ３２の抵抗値と定電流源ＣＧ３１の電流値によって、差動増幅回路ＤＡ３の制限出力振幅が決定される。

上記ドライバ回路の動作について説明する。光送受信器内に設けられたＤＡＣ（Digital to Analog Converter）から制御端子Ｔ１，Ｔ２にそれぞれ制御信号が入力される。この制御信号により、定電流源ＣＧ１４，ＣＧ１５，ＣＧ２４，ＣＧ２５がデータパスから引き抜く電流がそれぞれ制御される。このようにクロスポイント調整回路の正相と逆相の定電流源を制御することで、クロスポイント調整回路によるクロスポイント変動量が制御される。

また、実施の形態１では、クロスポイント調整回路ＣＰ１，ＣＰ２ごとに制御端子Ｔ１，Ｔ２を設けているため、クロスポイント調整回路ＣＰ１，ＣＰ２によるクロスポイント変動量はそれぞれ個別に外部から制御される。なお、実施の形態１では、クロスポイント調整回路ＣＰ１，ＣＰ２の調整範囲は５０％〜７５％で同じにしている。

ここで、クロスポイントの調整原理について説明する。図３，４は、ドライバ回路の出力波形（アイパターン）である。ドライバ回路の差動増幅回路の差動波形を完全に対称にすると、図３に示すように、クロスポイントが５０％の電気波形が出力される。つまり、入力のクロスポイント５０％が維持されて出力される。一方、差動増幅回路の差動波形の正相と逆相のＤＣレベルをずらすと、図４に示すように、クロスポイントが５０％からずれた電気波形（クロスポイント８０％）が出力される。

本実施の形態では、差動増幅回路ＤＡ１，ＤＡ２の差動波形のＤＣレベルをずらすために、それぞれクロスポイント調整回路ＣＰ１，ＣＰ２を設けている。ここでは、クロスポイント調整回路ＣＰ１のみについて考える。図５，６は、クロスポイント調整回路ＣＰ１の出力波形である。定電流源ＣＧ１４，ＣＧ１５が同じ電流値を引き抜くようにすると、図５に示すように差動波形のＤＣレベルが同じになる。この結果、図３に示すように、クロスポイントが５０％の電気波形が出力される。一方、定電流源ＣＧ１４，ＣＧ１５が異なる電流値を引き抜くようにすると、図６に示すように差動波形のＤＣレベルが異なる。この結果、図４に示すように、クロスポイントが５０％からずれた電気波形が出力される。

次に、実施の形態１に係るドライバ回路の効果について、比較例と対比しながら説明する。図７は、ドライバ回路の比較例を示すブロック図である。この比較例では、１つのクロスポイント調整回路ＣＰ１が初段増幅段Ａ１に接続されている。図６に示す場合においては、ＤＣバイアスをずらしたノードにおいて論理レベルが１（ＰｏｓｉがＨレベル、ＮｅｇａがＬレベル）となるビットで、次段で差動増幅されることとなる出力波形のパルス幅Ｗとパルス振幅Ａが狭まる。パルス振幅Ａが狭まるほど次段の増幅回路でより大きな利得が必要とされるが、一般に増幅回路の利得と周波数の積（ＧＢ積）は有限であるため、次段の増幅回路における周波数帯域がより狭まることとなる。図７に示す比較例において高いパーセンテージのクロスポイント調整を行う場合、クロスポイント調整回路ＣＰ１のみで行う他なく、上記パルス幅Ｗとパルス振幅Ａが大きく狭まり２段目増幅段の周波数帯域が狭まるため、良好な出力波形を得ることができない。

一方、実施の形態１では、多段増幅回路の複数の個所にそれぞれクロスポイント調整回路ＣＰ１，ＣＰ２を配置している。これにより、周波数帯域の負荷が分散されるため、多段増幅回路に求められる周波数帯域を緩和することができる。例えば、最終的にクロスポイント８０％の出力波形を得る場合、２段のクロスポイント調整回路ＣＰ１，ＣＰ２にそれぞれ６５％のクロスポイント変動をさせればよい。従って、多段増幅回路は、図６のような広い帯域の波形ではなく、図５と図６の中間の帯域の波形を駆動すればよい。よって、クロスポイントが５０％からずれた電気波形を出力する際も、良好な出力波形（低ジッタや高速Ｔｒ／Ｔｆ等）を維持することができる。

なお、本実施の形態では、差動増幅段が３段の場合について説明したが、これに限らず複数の差動増幅段が直列に接続されていればよい。そして、複数の差動増幅段の２つ以上の差動増幅段に、２つ以上のクロスポイント調整回路がそれぞれ接続されていればよい。

実施の形態２．
実施の形態１では各クロスポイント調整回路ＣＰ１，ＣＰ２の調整範囲は同じであったが、実施の形態２では両者の調整範囲は異なる。具体的には、クロスポイント調整回路ＣＰ１の調整範囲は５０％〜９０％（粗い調整）、クロスポイント調整回路ＣＰ２の調整範囲は５０％〜６０％（微調整）である。その他の構成は実施の形態１と同様である。

図８は、発明の実施の形態１〜４に係るドライバ回路のクロスポイント調整特性を示す図である。横軸が調整Ｂｉｔ数で、縦軸がクロスポイントを示している。横軸の調整Ｂｉｔ数が多いほうが、縦軸のクロスポイントを微調整可能となり有効である。図示のように、実施の形態２は、実施の形態１よりも微調整が可能である。

実施の形態３．
図９は、本発明の実施の形態３に係るドライバ回路を示すブロック図である。２つのクロスポイント調整回路ＣＰ１，ＣＰ２が１つの制御端子Ｔ３に共通接続されている。そして、２つのクロスポイント調整回路ＣＰ１，ＣＰ２によるクロスポイント変動量は、制御端子Ｔ３を介して共通に外部から制御される。その他の構成は実施の形態１と同様である。

これにより、制御用のＤＡＣが１つだけでよいため、部品点数が削減されて小型化・低コスト化を実現することができる。

実施の形態４．
図１０は、本発明の実施の形態４に係るドライバ回路を示すブロック図である。クロスポイント調整回路ＣＰ１によるクロスポイント変動量は外部から制御され、クロスポイント調整回路ＣＰ２によるクロスポイント変動量は固定されている。その他の構成は実施の形態１と同様である。

これにより、制御用のＤＡＣが１つだけでよいため、部品点数が削減されて小型化・低コスト化を実現することができる。また、図８に示すように、狭い範囲ではあるがクロスポイントの微調整が可能である。従って、限定したクロスポイント調整範囲（例えば６５％〜７５％）でしか使用しないアプリケーションに有効である。

なお、クロスポイント調整回路ＣＰ２によるクロスポイント変動量が外部から制御され、クロスポイント調整回路ＣＰ１によるクロスポイント変動量が固定されていても、同様の効果を得ることができる。

実施の形態５．
図１１は、本発明の実施の形態５に係るドライバ回路を示すブロック図である。入力端子ＩＮに第１のクロスポイント調整回路ＣＰ３が接続され、初段増幅段Ａ１に第２のクロスポイント調整回路ＣＰ１が接続されている。この第１のクロスポイント調整回路ＣＰ３は、入力信号の正相と逆相のＤＣレベルの少なくとも一方を制御して、入力信号のクロスポイントを調整する。また、第２のクロスポイント調整回路ＣＰ１は、初段増幅段Ａ１の正相と逆相のＤＣレベルの少なくとも一方を制御して、初段増幅段Ａ１の出力信号のクロスポイントを調整する。その他の構成は実施の形態１と同様である。

図１２は、本発明の実施の形態５に係るドライバ回路を示す回路図である。ただし、２段目増幅段Ａ２及び最終増幅段Ａ３については省略している。また、初段増幅段Ａ１及びクロスポイント調整回路ＣＰ１の構成は実施の形態１と同様である。

正相入力端子ＩＮ＿Ｐｏｓｉと逆相入力端子ＩＮ＿Ｎｅｇａに、それぞれＡＣ結合（容量結合）に用いられるブロッキング容量Ｃ１，Ｃ２が接続されている。第１のクロスポイント調整回路ＣＰ３は、反射を削減するため５０Ω終端された終端抵抗Ｒ４１，Ｒ４２を有する。制御端子Ｔ４は、終端抵抗Ｒ４１を介して、正相入力端子ＩＮ＿Ｐｏｓｉ及び差動増幅回路ＤＡ１のスイッチングトランジスタＴＲ１１のベースに接続されている。制御端子Ｔ５は、終端抵抗Ｒ４２を介して、逆相入力端子ＩＮ＿Ｎｅｇａ及び差動増幅回路ＤＡ１のスイッチングトランジスタＴＲ１２のベースに接続されている。

上記ドライバ回路の動作について説明する。ＡＣ結合入力方式の一般的な差動アンプでは、制御端子Ｔ４，Ｔ５がショートされ、左右対称な波形となる（＝クロスポイント５０％）。これに対し、本実施の形態では、ＤＡＣから制御端子Ｔ４，Ｔ５にそれぞれ制御信号が入力される。この制御信号により、正相入力端子ＩＮ＿Ｐｏｓｉと逆相入力端子ＩＮ＿ＮｅｇａのＤＣレベルをそれぞれ決定する。これにより入力信号のクロスポイントが制御される。そして、実施の形態１と同様に、ＤＡＣから制御端子Ｔ１に制御信号が入力され、クロスポイント調整回路ＣＰ１によるクロスポイント変動量が制御される。なお、第１及び第２のクロスポイント調整回路ＣＰ３，ＣＰ１によるクロスポイント変動量はそれぞれ個別に外部から制御される。

以上説明したように、実施の形態５では、多段増幅回路の入力端子ＩＮと初段増幅段Ａ１にそれぞれ第１及び第２のクロスポイント調整回路ＣＰ３，ＣＰ１を配置している。これにより、周波数帯域の負荷が分散されるため、多段増幅回路に求められる周波数帯域を緩和することができる。よって、クロスポイントが５０％からずれた電気波形を出力する際も、良好な出力波形（低ジッタや高速Ｔｒ／Ｔｆ等）を維持することができる。

なお、本実施の形態では、差動増幅段が３段の場合について説明したが、これに限らず複数の差動増幅段が直列に接続されていればよい。そして、複数の差動増幅段の何れかに、第２のクロスポイント調整回路が接続されていればよい。また、制御端子Ｔ４，Ｔ５を共通接続して１つの制御端子としてもよい。

実施の形態６．
図１３は、本発明の実施の形態６に係るドライバ回路を示す回路図である。実施の形態５とは第１のクロスポイント調整回路ＣＰ３の構成が異なる。このクロスポイント調整回路は両相終端タイプである。

第１のクロスポイント調整回路ＣＰ３は、５０Ωの第１及び第２の終端抵抗Ｒ５１，Ｒ５２と、第１〜第３の抵抗Ｒ５３，Ｒ５４，Ｒ５５とを有する。第１の終端抵抗Ｒ５１の一端は正相入力端子ＩＮ＿Ｐｏｓｉに接続されている。第２の終端抵抗Ｒ５２の一端は逆相入力端子ＩＮ＿Ｎｅｇａに接続されている。第１の抵抗Ｒ５３の一端は第１の終端抵抗Ｒ５１の他端に接続され、第１の抵抗Ｒ５３の他端は高電位（第１の電位）に接続されている。第２の抵抗Ｒ５４の一端は第２の終端抵抗Ｒ５２の他端に接続され、第２の抵抗Ｒ５４の他端は低電位（第２の電位）に接続されている。第３の抵抗Ｒ５５の一端は第１の終端抵抗Ｒ５１の他端及び第１の抵抗Ｒ５３の一端に接続され、第３の抵抗Ｒ５５の他端は第２の終端抵抗Ｒ５２の他端及び第２の抵抗Ｒ５４の一端に接続されている。

一般的な両相終端タイプでは、第１の終端抵抗Ｒ５１と第２の終端抵抗Ｒ５２をショートさせて抵抗分割で決定されたＤＣバイアス値を正相及び逆相に反映させるのでＤＣバイアスずれは発生しない。これに対し、実施の形態６では第１の終端抵抗Ｒ５１と第２の終端抵抗Ｒ５２の間に第３の抵抗Ｒ５５を挿入している。これにより、入力信号の正相と逆相のＤＣバイアス値がずれて、入力信号のクロスポイントが５０％からずれる。第３の抵抗Ｒ５５の抵抗値が大きいほど、クロスポイントは大きくずれる。よって、実施の形態５と同様の効果を得ることができる。

実施の形態７．
図１４は、本発明の実施の形態７に係るドライバ回路を示す回路図である。実施の形態５とは第１のクロスポイント調整回路ＣＰ３の構成が異なる。このクロスポイント調整回路は単相終端タイプである。即ち、実施の形態６とは異なり、正相入力端子ＩＮ＿Ｐｏｓｉと逆相入力端子ＩＮ＿Ｎｅｇａにそれぞれ個別にＤＣバイアスを設定する回路が設けられている。

第１のクロスポイント調整回路ＣＰ３は、５０Ωの終端抵抗Ｒ６１，Ｒ６２と、抵抗Ｒ６３，Ｒ６４，Ｒ６５，Ｒ６６とを有する。終端抵抗Ｒ６１の一端は容量Ｃ１を介して正相入力端子ＩＮ＿Ｐｏｓｉに接続され、終端抵抗Ｒ６２の一端は容量Ｃ２を介して逆相入力端子ＩＮ＿Ｎｅｇａに接続されている。高電位と低電位の間に抵抗Ｒ６３，Ｒ６４が直列に接続され、これらの抵抗の接続点に終端抵抗Ｒ６１の他端が接続されている。高電位と低電位の間に抵抗Ｒ６５，Ｒ６６が直列に接続され、これらの抵抗の接続点に終端抵抗Ｒ６２の他端が接続されている。

抵抗Ｒ６３，Ｒ６４は、所定の定電圧を抵抗分割し、正相入力端子ＩＮ＿Ｐｏｓｉに分割電圧を出力する第１の抵抗分割回路を構成する。抵抗Ｒ６５，Ｒ６６は、所定の定電圧を抵抗分割し、逆相入力端子ＩＮ＿Ｎｅｇａに分割電圧を出力する第２の抵抗分割回路を構成する。

一般的な単相終端タイプでは、差動の対称性を保つため、第１及び第２の抵抗分割回路の出力電圧が同じである（両回路の抵抗定数が同じ）。これに対し、実施の形態７では、第１の抵抗分割回路の出力電圧と第２の抵抗分割回路の出力電圧が異なる。これにより、入力信号の正相と逆相のＤＣバイアス値がずれて、入力信号のクロスポイントが５０％からずれる。よって、実施の形態５と同様の効果を得ることができる。

なお、上記の実施の形態１〜７において、スイッチングトランジスタとしてバイポーラトランジスタに限らず、ＭＯＳトランジスタを用いても同様の効果を得ることができる。この場合、エミッタはソースとなり、ベースはゲートとなり、コレクタはドレインとなる。

また、上記の実施の形態１〜７に係るドライバ回路を集積回路（ＩＣ）又は集積回路の一部としても同様の効果を得ることができると共に、ドライバＩＣとして小型化を図ることができる。実施の形態５〜７において、ブロッキング容量Ｃ１，Ｃ２は集積回路に含めずに集積回路の外部に設置してもよい。

本発明の実施の形態１に係るドライバ回路を示すブロック図である。 本発明の実施の形態１に係るドライバ回路を示す回路図である。 ドライバ回路の出力波形である。 ドライバ回路の出力波形である。 クロスポイント調整回路の出力波形である クロスポイント調整回路の出力波形である ドライバ回路の比較例を示すブロック図である。 発明の実施の形態１〜４に係るドライバ回路のクロスポイント調整特性を示す図である。 本発明の実施の形態３に係るドライバ回路を示すブロック図である。 本発明の実施の形態４に係るドライバ回路を示すブロック図である。 本発明の実施の形態５に係るドライバ回路を示すブロック図である。 本発明の実施の形態５に係るドライバ回路を示す回路図である。 本発明の実施の形態６に係るドライバ回路を示す回路図である。 本発明の実施の形態７に係るドライバ回路を示す回路図である。

符号の説明

Ａ１ 初段増幅段（差動増幅段）
Ａ２ ２段目増幅段（差動増幅段）
Ａ３ 最終増幅段（差動増幅段）
ＣＰ１，ＣＰ２，ＣＰ３ クロスポイント調整回路
ＩＮ 入力端子
ＩＮ＿Ｐｏｓｉ 正相入力端子
ＩＮ＿Ｎｅｇａ 逆相入力端子
Ｒ５１ 第１の終端抵抗
Ｒ５２ 第２の終端抵抗
Ｒ５３ 第１の抵抗
Ｒ５４ 第２の抵抗
Ｒ５５ 第３の抵抗
Ｒ６３，Ｒ６４ 抵抗（第１の抵抗分割回路）
Ｒ６５，Ｒ６６ 抵抗（第２の抵抗分割回路）

Claims (11)

1. 直列に接続された複数の差動増幅段と、
   前記複数の差動増幅段の２つ以上の差動増幅段にそれぞれ接続された２つ以上のクロスポイント調整回路とを備え、
   前記クロスポイント調整回路は、対応する差動増幅段の正相と逆相のＤＣレベルの少なくとも一方を制御して、対応する差動増幅段の出力信号のクロスポイントを調整することを特徴とするドライバ回路。
2. 前記２つ以上のクロスポイント調整回路によるクロスポイント変動量は、それぞれ個別に外部から制御されることを特徴とする請求項１に記載のドライバ回路。
3. 各クロスポイント調整回路のクロスポイント調整範囲は同じであることを特徴とする請求項２に記載のドライバ回路。
4. 各クロスポイント調整回路のクロスポイント調整範囲は異なることを特徴とする請求項２に記載のドライバ回路。
5. 前記２つ以上のクロスポイント調整回路によるクロスポイント変動量は、共通に外部から制御されることを特徴とする請求項１に記載のドライバ回路。
6. 前記２つ以上のクロスポイント調整回路の一部によるクロスポイント変動量は外部から制御され、前記２つ以上のクロスポイント調整回路の残りによるクロスポイント変動量は固定されていることを特徴とする請求項１に記載のドライバ回路。
7. 直列に接続された複数の差動増幅段と、
   前記複数の差動増幅段の入力端子に接続された第１のクロスポイント調整回路と、
   前記複数の差動増幅段の何れかに接続された第２のクロスポイント調整回路とを備え、
   前記第１のクロスポイント調整回路は、入力信号の正相と逆相のＤＣレベルの少なくとも一方を制御して、前記入力信号のクロスポイントを調整し、
   前記第２のクロスポイント調整回路は、対応する差動増幅段の正相と逆相のＤＣレベルの少なくとも一方を制御して、対応する差動増幅段の出力信号のクロスポイントを調整することを特徴とするドライバ回路。
8. 前記第１及び第２のクロスポイント調整回路によるクロスポイント変動量は、それぞれ個別に外部から制御されることを特徴とする請求項７に記載のドライバ回路。
9. 前記入力端子は、前記入力信号の正相が入力される正相入力端子と、前記入力信号の逆相が入力される逆相入力端子とを有し、
   前記第１のクロスポイント調整回路は、
   一端が前記正相入力端子に接続された第１の終端抵抗と、
   一端が前記逆相入力端子に接続された第２の終端抵抗と、
   一端が前記第１の終端抵抗の他端に接続され、他端が第１の電位に接続された第１の抵抗と、
   一端が前記第２の終端抵抗の他端に接続され、他端が第２の電位に接続された第２の抵抗と、
   一端が前記第１の終端抵抗の他端及び前記第１の抵抗の一端に接続され、他端が前記第２の終端抵抗の他端及び前記第２の抵抗の一端に接続された第３の抵抗とを有することを特徴とする請求項７に記載のドライバ回路。
10. 前記入力端子は、前記入力信号の正相が入力される正相入力端子と、前記入力信号の逆相が入力される逆相入力端子とを有し、
    前記第１のクロスポイント調整回路は、
    所定の定電圧を抵抗分割し、前記正相入力端子に分割電圧を出力する第１の抵抗分割回路と、
    所定の定電圧を抵抗分割し、前記逆相入力端子に分割電圧を出力する第２の抵抗分割回路とを有し、
    前記第１の抵抗分割回路の出力電圧と前記第２の抵抗分割回路の出力電圧は異なることを特徴とする請求項７に記載のドライバ回路。
11. 請求項１〜１０の何れか１項に記載のドライバ回路を含むことを特徴とするドライバＩＣ。

Images