JP2010085675A - 画像表示装置及び画像表示装置の駆動方法 - Google Patents

Abstract

【課題】本発明は、書き込み効率を向上させることが可能な、コモンカソード型であって順次発光型の画像表示装置及び駆動方法を提供することを目的とする。
【解決手段】発光素子ＯＬＥＤと、第１端子ｔ１１と発光素子ＯＬＥＤのアノードに接続される第３端子ｔ１３との電位差に応じて、第２端子ｔ１２と第３端子ｔ１３との間に流れる電流を制御する駆動トランジスタＴ_dと、駆動トランジスタＴ_d閾値電圧を保持する第１容量素子Ｃ_s1と、第２端子と接続され且つ複数の画素回路のライン毎に共通に接続されるＶ_DD線と、画像信号電圧を保持する第２容量素子Ｃ_s2と、を備え、発光素子ＯＬＥＤの発光期間中に、第１端子ｔ１１と第３端子ｔ１３との間の電圧差が、第１容量素子Ｃ_s1及び第２容量素子Ｃ_s2が保持する電圧を合わせた大きさとなり、Ｖ_DD線から駆動トランジスタＴ_dを介して発光素子ＯＬＥＤに電流が流れる。
【選択図】 図２

Description

本発明は、有機ＥＬディスプレイ等の画像表示装置及び画像表示装置の駆動方法に関する。

発光層に注入された正孔と電子とが再結合することにより発光する有機ＥＬ（Electro Luminescence）素子を用いた画像表示装置が提案されている。かかる画像表示装置として、例えば、アモルファスシリコンや多結晶シリコン等で形成される薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」という）を含む画素回路と、有機発光ダイオード（Organic Light Emitting Diode）等で形成される有機ＥＬ素子とで１つの画素を構成したものが知られている（例えば、特許文献１参照）。なお、この特許文献１に記載の画像表示装置は、有機ＥＬ素子を駆動する駆動トランジスタと、駆動トランジスタの閾値電圧を保持する第１容量素子と、画像信号電圧を保持する第２容量素子と、を備えている。

また、特許文献１に記載の画像表示装置は、有機ＥＬ素子のアノード電極と駆動トランジスタのソースとが接続され、有機ＥＬ素子のカソード電極が複数の画素で共通となるコモンカソード型の構造となっている。また、かかる画像表示装置は、マトリックス状に配列された画素がライン毎に順次発光する順次発光構造となっている。

特開２００５−９９７１５号公報

ところで、特許文献１に記載の画像表示装置では、データ書き込み電圧を第２容量素子に蓄積する際に、第１容量素子と第２容量素子とが電気的に直列接続されるため、第１と第２の容量素子に電圧を書き込むための書き込み効率は小さなものとなる。具体的には、第１と第２の容量素子の容量を夫々Ｃ_s1、Ｃ_s2とすると、書き込み効率はＣ_s1／（Ｃ_s1＋Ｃ_s2）となり非効率的である。

本発明は、上記に鑑みてなされたものであって、書き込み効率を向上させることが可能な、コモンカソード型であって順次発光型の画像表示装置及び駆動方法を提供することを目的とする。

本発明の一実施形態に係る画像表示装置は、複数の画素回路を有した画像表示装置であって、前記複数の画素回路のそれぞれは、アノード電極と、前記複数の画素回路にて共通に接続されるカソード電極とを有した発光素子と、第１端子と、第２端子と、前記アノード電極と接続される第３端子とを有し、前記第１端子と前記第３端子との電位差に応じて当該第２端子と前記第３端子との間に流れる電流量を制御するドライバ素子と、第１電極と、前記第１端子に接続される第２電極とを有し、前記ドライバ素子の閾値電圧に対応する電圧を保持する第１容量素子と、前記第２端子と接続され、且つ前記複数の画素回路のライン毎に共通に接続される電源線と、一端が前記第１電極と接続され、他端が前記アノード電極に接続されるとともに、前記発光素子の発光輝度に対応する画像信号電圧を保持する第２容量素子と、を備え、前記発光素子の発光期間中に、前記第１端子と前記第３端子との間の電圧差が、前記第１容量素子が保持する前記電圧と前記第２容量素子が保持する前記画像信号電圧とを合わせた大きさとなり、前記電源線から前記ドライバ素子を介して前記発光素子に電流が流れることを特徴とする。
また、本発明の一実施形態に係る画像表示装置では、前記第２容量素子が、前記発光素子の発光期間中に前記第１容量素子の前記第１電極と、前記ドライバ素子の前記第３端子との間に接続されることを特徴とする。
また、本発明の一実施形態に係る画像表示装置では、前記第２容量素子に画像信号電圧を供給する画像信号線をさらに備え、前記画像信号線は、スイッチング素子を介して電気的に前記第１容量素子の前記第１電極及び前記第２容量素子の前記一端と接続され、前記画像信号線が前記第２容量素子に画像信号電圧を供給している際に、前記第１容量素子が前記ドライバ素子と前記画像信号線との間に接続された状態となることを特徴とする。
また、本発明の一実施形態に係る画像表示装置では、前記電源線と前記第１容量素子の前記第１電極との間に接続される電圧印加素子をさらに備え、前記電圧印加素子は、前記ドライバ素子の前記閾値電圧を検出している際に、前記第１容量素子が前記ドライバ素子と前記電源線との間に接続された状態となることを特徴とする。

また、本発明の一実施形態に係る画像表示装置の駆動方法は、マトリックス状に配列される複数の画素回路を有し、各画素回路に、アノード電極と、前記複数の画素回路にて共通に接続されるカソード電極とを有した発光素子と、第１端子と、第２端子と、前記アノード電極と接続される第３端子とを有し、前記第１端子と前記第３端子との電位差に応じて当該第２端子と前記第３端子との間に流れる電流量を制御するドライバ素子と、第１電極と、前記第１端子に接続される第２電極とを有する第１容量素子と、一端が前記第１電極と接続され、他端が前記アノード電極と接続される第２容量素子と、を備える画像表示装置の駆動方法であって、前記複数の画素回路のライン毎に、前記ドライバ素子の閾値電圧を検出して前記閾値電圧に対応する電圧を前記第１容量素子に保持させる閾値電圧検出工程と、前記発光素子の発光輝度に対応する画像信号電圧を前記第２容量素子に保持させる書き込み工程と、前記第１容量素子と前記第２容量素子とを電気的に直列接続して、前記第１容量素子に保持された前記閾値電圧に対応する電圧と前記第２容量素子に保持された前記画像信号電圧との電圧を加算し、当該加算電圧を前記ドライバ素子の前記第１端子と前記第３端子との間に印加することにより、前記発光素子を発光させる発光工程と、を含むことを特徴とする。
また、本発明の一実施形態に係る画像表示装置の駆動方法では、前記第２端子に接続され、且つ前記複数の画素回路のライン毎に共通接続される電源線を更に備え、前記発光工程では、前記電源線を介して前記複数の画素回路のライン毎に電圧を印加し、該電圧が印加されるライン毎に前記発光素子を発光させることを特徴とする。
また、本発明の一実施形態に係る画像表示装置の駆動方法では、前記発光素子は、前記アノード電極側から前記カソード電極側に電流が流れることで発光し、前記カソード電極側から前記アノード電極側には電流が流れず、電荷が蓄積され、前記閾値電圧検出工程の後で且つ前記書き込み工程の前に、前記発光素子に蓄積された電荷を放電させる発光素子初期化工程をさらに含むことを特徴とする。

本発明によれば、書き込み効率を向上させることが可能な、コモンカソード型であって順次発光型の画像表示装置及び駆動方法を提供することができる。

以下、本発明の好適な実施の形態に係る画像表示装置を図面に基づいて詳細に説明する。なお、以下の各実施形態によって本発明が限定されるものではない。

まず、以下の各実施形態で用いる用語等について説明する。「電気的に接続される」という文言は、一方の部材と他方の部材とが配線等を介して常に導電可能に接続されている態様、及び一方の部材と他方の部材とが、導電性を有する配線等だけでなく、その他の部材によって間接的に接続されている態様の双方を含む意味で用いる。つまり、「電気的に接続される」という文言は、他の部材の状態（例えば、トランジスタのソースとドレインとの間で電流が流れ得る導電状態）に応じて、一方の部材と他方の部材とが配線及びその他の部材によって導電可能に接続される態様を含む意味で用いる。

また、「ゲート・ソース間電圧」とは、トランジスタのソースに対してゲートに印加される電圧のことを言い、適宜「Ｖ_gs」と表記する。

また、「閾値電圧」とは、トランジスタがオフ状態（所謂ドレイン電流が流れない状態）からオン状態（ドレイン電流が流れる状態）に移り変わるときの、境界となるゲート・ソース間電圧のことを意味する。

［第１の実施形態］
図１は、第１の実施形態に係る画像表示装置１００の構成を模式的に示した図である。同図に示したように、画像表示装置１００は、後述する画素回路１０がマトリクス状（二次元平面的）に配列された表示パネル２０と、制御回路３１と、電源制御回路３２と、制御線駆動回路３３と、画像信号線駆動回路３４とを備えている。なお、図２では、ｍ列ｎ行分の画素回路１０がマトリクス状に配列された例を示している。

表示パネル２０には、画面水平方向（図中行方向）にＶ_DD線２１、Ｔ_th制御線２３、Ｔ_rst制御線２４、走査線２５が配設されている。また、画面垂直方向（図中列方向）には、画像信号線２６が配設されている。ここで、Ｖ_DD線２１は、電源制御回路３２と電気的に接続されており、Ｔ_th制御線２３、Ｔ_rst制御線２４及び走査線２５は、制御線駆動回路３３と電気的に接続されている。また、画像信号線２６は、画像信号線駆動回路３４と電気的に接続されている。なお、図示していないが表示パネル２０のグランドとなるＧＮＤ線２２が、画素回路１０の夫々に接続されているものとする。

制御回路３１は、例えば演算回路、論理回路などを内部に含む駆動用ＩＣやカウンタなどの制御機器を用いて構成することができ、入力された画像データや、当該画像データを表示パネル２０に表示させるための電源（Ｖ_gL、Ｖ_gH、Ｖ_DD、−Ｖ_p、Ｖ_data等）を、電源制御回路３２、制御線駆動回路３３及び画像信号線駆動回路３４から供給するタイミングを制御する。

電源制御回路３２は、例えばスイッチング素子などを内部に含む駆動用ＩＣなどを用いて構成することができる。電源制御回路３２は、制御回路３１から入力されるクロック信号に基づき、自己の内部で生成した電力（電位）をＶ_DD線２１に印加するタイミングを制御する。

制御線駆動回路３３は、例えばスイッチング素子などを内部に含む駆動用ＩＣなどを用いて構成することができる。制御線駆動回路３３は、制御回路３１から入力されるクロック信号に基づき、自己の内部で生成した各種制御信号をＴ_th制御線２３、Ｔ_rst制御線２４、走査線２５に印加するタイミングを制御する。

画像信号線駆動回路３４は、例えば演算回路などを内部に含む駆動用ＩＣなどを用いて構成することができる。画像信号線駆動回路３４は、制御回路３１から入力される画像信号に基づき、当該画像信号に対応する電圧（以下、画像信号電圧と言う）を生成するとともに、制御回路３１から入力されるクロック信号に基づき、生成した画像信号電圧を画像信号線２６に供給するタイミングを制御する。

なお、図１の構成において、Ｖ_DD線２１、Ｔ_th制御線２３、Ｔ_rst制御線２４、走査線２５及び画像信号線２６、ならびに制御回路３１、電源制御回路３２、制御線駆動回路３３及び画像信号線駆動回路３４に関するレイアウトは、その一例を示すものであり、これらのレイアウトに限られるものではない。例えば、図１では、制御回路３１、電源制御回路３２、制御線駆動回路３３及び画像信号線駆動回路３４を表示パネル２０の外部に配置しているが、これらの回路の何れか又は全てを表示パネル２０の内部に配置する形態としてもよい。

＜画素回路の構成＞
図２は、図１に示した画素回路１０（１画素）の構成の一例を示した図である。同図に示したように、画素回路１０は、発光素子である有機ＥＬ素子ＯＬＥＤと、有機ＥＬ素子ＯＬＥＤを駆動するためのドライバ素子である駆動トランジスタＴ_dと、駆動トランジスタＴ_dの閾値電圧を検出する際に用いられる閾値電圧検出素子である閾値電圧検出用トランジスタＴ_thと、第１容量素子Ｃ_s1への電圧印加を制御する電圧印加素子としてのリセット用トランジスタＴ_rstと、スイッチング素子としてのスイッチングトランジスタＴ_sと、第１容量素子として閾値電圧を保持する第１容量素子Ｃ_s1と、第２容量素子として画像信号電圧を保持する第２容量素子Ｃ_s2とを備える。なお、有機ＥＬ素子ＯＬＥＤは、逆電圧印加時にコンデンサとして機能するため、図２ではこれを有機ＥＬ素子容量Ｃ_oledとして等価的に表している。

駆動トランジスタＴ_dは、第１端子ｔ１１、第２端子ｔ１２及び第３端子ｔ１３を有している。第１端子ｔ１１は、第１容量素子Ｃ_s1の電極１ｂと電気的に接続されている。また、第２端子ｔ１２は、Ｖ_DD線２１と電気的に接続されており第３端子ｔ１３は、有機ＥＬ素子ＯＬＥＤのアノード電極と電気的に接続されている。ここで、第１端子ｔ１１はゲート電極（ゲート）に対応し、第２端子ｔ１２及び第３端子ｔ１３のうち何れか一方がドレイン電極（ドレイン）に、他方がソース電極（ソース）に対応する。なお、第２端子ｔ１２と第３端子ｔ１３との相対的な電位関係は、後述する各制御期間に応じて変動する。また、「ドレイン」及び「ソース」は、トランジスタの導電型及び相対的な電位関係によって定義される。

本実施形態で使用するｎ型のトランジスタにおいては、チャネル領域を挟んで配置された２つの端子（すわなち、第２端子ｔ１２と第３端子ｔ１３）のうち、高電位側の端子が「ドレイン」となり、低電位側の端子が「ソース」となる。また、ｐ型のトランジスタにおいては、チャネル領域を挟んで配置された２つの端子のうち、低電位側の端子が「ドレイン」となり、高電位側の端子が「ソース」となる。

駆動トランジスタＴ_dでは、第１端子ｔ１１に印加される電位、より詳細にはソースに対してゲートに印加される電圧値（ゲート・ソース間電圧）が調整されることで、ドレインとソースとの間に流れる電流量が調整される。そして、この第１端子ｔ１１に印加される電位により、ドレインとソースとの間において電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とが選択的に設定される。

有機ＥＬ素子ＯＬＥＤは、アノード電極とカソード電極との間に有機ＥＬ素子ＯＬＥＤの導通電圧以上の電位差が生じることにより、アノード電極とカソード電極との間の発光体層に電流が流れ、該発光体層が発光する。具体的に、アノード電極としては、アルミニウム、銀、銅又は金等の金属或いはこれらの合金等を用いることができる。また、カソード電極としては、インジウム錫酸化膜（ＩＴＯ）等の光透過性を有する導電材料、マグネシウム、銀、アルミニウム、カルシウム等の材料等を用いることができる。なお、発光体層は、該発光体層に注入された正孔と電子とが再結合することによって光を生じる。

また、本実施形態においては、コモンカソード型の画像表示装置である。つまり、画素回路上に、アノード電極、発光体層さらにカソード電極を順に形成した構造であって、且つカソード電極は全ての画素にて共通の電極である。カソード電極が共通電極であるコモンカソード型の画像表示装置であっては、コモンアノード型の画像表示装置に比べて、上部電極であるカソード電極を画素ごとに分断するための分断技術を使用せずに済むために、製造工程を単純化することができる。

発光体層としては、例えば、（ポリ）フルオレン誘導体（ＰＦ）、（ポリ）パラフェニレンビニレン誘導体（ＰＰＶ）、ポリフェニレン誘導体（ＰＰ）、ポリパラフィニレン誘導体（ＰＰＰ）、ポリビニルカルバゾール（ＰＶＫ）、ポリチオフェン誘導体、ポリメチルフェニルシラン（ＰＭＰＳ）等のポリシラン系等を用いることができる。また、発光体層としては、これらの材料に、ペリレン系色素、クマリン系色素又はローダミン系色素等の高分子材料、ルブレン、ペリレン、テトラフェニルブタジエン、キナクリドン又はナイルレッド等の低分子材料が添加されたものを用いることができる。

有機ＥＬ素子ＯＬＥＤのアノード電極は、駆動トランジスタＴ_dの第３端子ｔ１３と電気的に接続され、カソード電極はＧＮＤ線２２と電気的に接続されている。なお、本実施形態で用いる画素回路１０では、有機ＥＬ素子ＯＬＥＤのカソード電極が、画像表示装置を構成する全ての画素で共通となるコモンカソード型となっている。

閾値電圧検出用トランジスタＴ_thは、第１端子ｔ２１、第２端子ｔ２２及び第３端子ｔ２３を有している。第１端子ｔ２１は、Ｔ_th制御線２３と電気的に接続されている。第２端子ｔ２２は、駆動トランジスタＴ_dの第１端子ｔ１１と第１容量素子Ｃ_s1の電極１ｂとを電気的に接続する配線に対して導電可能に接続されている。また、第３端子ｔ２３は、駆動トランジスタＴ_dの第３端子ｔ１３と有機ＥＬ素子ＯＬＥＤのアノード電極とを電気的に接続する配線に対して導電可能に接続されている。ここで、第１端子ｔ２１がゲート電極に対応し、第２端子ｔ２２及び第３端子ｔ２３の何れか一方がソース電極に、他方がドレイン電極に夫々対応する。なお、第２端子ｔ２２と第３端子ｔ２３との相対的な電位関係は、駆動トランジスタＴ_dと同様、後述する各制御期間に応じて変動する。

閾値電圧検出用トランジスタＴ_thでは、第１端子ｔ２１に印加される電位、より詳細にはソースに対してゲートに印加される電圧値（ゲート・ソース間電圧）が調整されることで、ドレインとソースとの間に流れる電流量が調整される。そして、この第１端子ｔ２１に印加される電位により、ドレインとソースとの間において電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とが選択的に設定される。

また、閾値電圧検出用トランジスタＴ_thは、自身がオン状態となったときに、駆動トランジスタＴ_dのゲートとドレインとを電気的に接続することができる。そして、駆動トランジスタＴ_dのゲート・ソース間電圧が駆動トランジスタＴ_dの閾値電圧Ｖ_thとなるまで、駆動トランジスタＴ_dのゲートからドレインに向かって電流が流れる。その結果、駆動トランジスタＴ_dの閾値電圧Ｖ_thが検出される。

つまり、閾値電圧検出用トランジスタＴ_thは、有機ＥＬ素子ＯＬＥＤの発光前において画素毎に駆動トランジスタＴ_dのゲート・ソース間電圧を閾値電圧Ｖ_thに基づいて設定することで、駆動トランジスタＴ_dにおける閾値電圧Ｖ_thのばらつきを補償するＶ_th補償機能を実現するために設けられている。なお、駆動トランジスタＴ_dのゲート・ソース間電圧が閾値電圧Ｖ_thとなったとき、駆動トランジスタＴ_dには電流が流れなくなるので、このときのゲート・ソース間電圧、即ちＶ_thが第１容量素子Ｃ_s1に印加される。

リセット用トランジスタＴ_rstは、第１端子ｔ３１、第２端子ｔ３２及び第３端子ｔ３３を有している。第１端子ｔ３１は、Ｔ_rst制御線２４と電気的に接続されており、第２端子ｔ３２は、Ｖ_DD線２１と電気的に接続されている。また、第３端子ｔ３３は、スイッチングトランジスタＴ_sの第３端子ｔ４３と、第１容量素子Ｃ_s1の電極１ａとを電気的に接続する配線に対して導電可能に接続されている。なお、第１端子ｔ３１はゲート電極に対応し、第２端子ｔ３２はドレイン電極に対応し、第３端子ｔ３３はソース電極に対応する。

リセット用トランジスタＴ_rstでは、第１端子ｔ３１に印加される電位、より詳細には第１端子ｔ３１と第３端子ｔ３３との間に印加される電圧値（ゲート・ソース間電圧）が調整されることで、ドレインとソースとの間に流れる電流量が調整される。そして、この第１端子ｔ３１に印加される電位により、ドレインとソースとの間において電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とが選択的に設定される。

また、リセット用トランジスタＴ_rstは、自身がオン状態のときに、第１容量素子Ｃ_s1の電極１ａに所定の電位を印加することで、ひいては第１容量素子Ｃ_s1に閾値電圧が印加される。

スイッチングトランジスタＴ_sは、第１端子ｔ４１、第２端子ｔ４２及び第３端子ｔ４３を有している。第１端子ｔ４１は、走査線２５と電気的に接続されており、第２端子ｔ４２は、画像信号線２６と電気的に接続されている。また、第３端子ｔ４３は、リセット用トランジスタＴ_rstの第３端子ｔ３３と、第１容量素子Ｃ_s1の電極１ａとを電気的に接続する配線に対して導電可能に接続されている。なお、第１端子ｔ４１はゲート電極に対応し、第２端子ｔ４２はドレイン電極に対応し、第３端子ｔ４３はソース電極に対応する。

スイッチングトランジスタＴ_sでは、第１端子ｔ４１に印加される電位、より詳細には第１端子ｔ４１と第３端子ｔ４３との間に印加される電圧値（ゲート・ソース間電圧）が調整されることで、ドレインとソースとの間に流れる電流量が調整される。そして、この第１端子ｔ４１に印加される電位により、ドレインとソースとの間において電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とが選択的に設定される。

また、スイッチングトランジスタＴ_sは、自身がオン状態となるとともに画像信号線２６に画像信号電圧が供給されたときに、第２容量素子Ｃ_s2に画像信号電圧が印加される。

第１容量素子Ｃ_s1は、後述するＶ_th検出期間時に駆動トランジスタＴ_dの閾値電圧Ｖ_thに対応する電荷量を保持する機能を有する。なお、第１容量素子Ｃ_s1の一方の電極１ａは、スイッチングトランジスタＴ_sの第３端子ｔ４３と電気的に接続されている。また、他方の電極１ｂは、駆動トランジスタＴ_dの第１端子ｔ１１（ゲート）と電気的に接続されている。

第２容量素子Ｃ_s2は、後述する書き込み期間時に画像信号電圧に応じた電荷量を保持する機能を有する。なお、第２容量素子Ｃ_s2の一方の電極２ａは、スイッチングトランジスタＴ_sの第３端子ｔ４３と、第１容量素子Ｃ_s1の電極１ａとを電気的に接続する配線に対して導電可能に接続されている。また、他方の電極２ｂは、駆動トランジスタＴ_dの第３端子ｔ１３と有機ＥＬ素子ＯＬＥＤのアノード電極とを電気的に接続する配線に対して導電可能に接続されている。

上述した駆動トランジスタＴ_d、閾値電圧検出用トランジスタＴ_th、リセット用トランジスタＴ_rst及びスイッチングトランジスタＴ_sは、例えばＴＦＴによって構成される。なお、以下で参照する各図面においては、ＴＦＴのチャネルについて、そのタイプ（ｎ型又はｐ型）を明示していないが、ｎ型又はｐ型の何れかであり、本実施形態では、ｎ型のＴＦＴを用いるものとする。

＜画素回路の動作＞
つぎに、図３〜図９を参照して、画素回路１０の動作について説明する。なお、以下に説明する画素回路１０の動作は、図１に示した駆動制御部（制御回路３１、電源制御回路３２、制御線駆動回路３３及び画像信号線駆動回路３４）の制御により実現されるものである。また、図３〜図９において、電流が流れない部分は点線で示している。

図３は、画素回路１０の駆動方法を説明するためのタイミングチャートであって、有機ＥＬ素子ＯＬＥＤを順次発光方式で発光させる際の信号波形（駆動波形）を示している。ここで、順次発光方式とは、各画素回路に対するフレーム毎の画像信号電圧の書き込み制御及び各画素回路の発光制御を、同一の制御線又は電源線に共通に接続された画素回路のグループ毎（例えば一行毎、一列毎等）に順次行う方式である。なお、本実施形態では、図１に示した表示パネル２０の一行毎に書き込み制御、発光制御が行われるものとする。

また、図３において“ｎ行目”及び“ｎ＋１行目”は、図１に示した表示パネル２０での行番号を示している。これら行毎のシーケンスでは、発光停止期間、リセット期間、Ｖ_th検出期間、ＯＬＥＤ初期化期間、書き込み期間及び発光期間の６つの制御期間を１サイクルとする行毎のサイクルが時間的にずれているが、１サイクルの期間内における各画素回路群の動作は各行で同一である。したがって、以下の説明では、第ｎ行の画素回路群に着目し、その動作を説明する。なお、全画素回路に共通のＧＮＤ線２２は常にゼロ電位（０Ｖ）であるため説明を適宜省略する。

＜発光停止期間＞
図４は、発光停止期間時における画素回路１０の動作状態を示した図である。発光停止期間では、図３に示したように、Ｖ_DD線２１がゼロ電位（０Ｖ）、Ｔ_th制御線２３が低電位（Ｖ_gL）、Ｔ_rst制御線２４が低電位（Ｖ_gL）、走査線２５が低電位（Ｖ_gL）、画像信号線２６がゼロ電位（０Ｖ）とされる。この制御により、図４に示したように、閾値電圧検出用トランジスタＴ_thがオフ、リセット用トランジスタＴ_rstがオフ、スイッチングトランジスタＴ_sがオフとされる。

Ｖ_DD線２１がゼロ電位となると、有機ＥＬ素子ＯＬＥＤのアノード電位は有機ＥＬ素子ＯＬＥＤの導通電圧近傍の正の値をとる。このとき、第１容量素子Ｃ_s1には、前フレームについてのＶ_th検出期間により、駆動トランジスタＴ_dの閾値電圧Ｖ_th分の電荷が蓄積されている。また、第２容量素子Ｃ_s2には、前フレームについての書き込み期間により画像信号電圧Ｖ_data’の電荷が蓄積されている。そのため、駆動トランジスタＴ_dの第１端子ｔ１１に印加される電位（ゲート電圧）はＶ_th＋Ｖ_data’となる。ここで、０階調時の画像信号電圧が０Ｖとすると、ゲート・ソース間電圧は閾値電圧Ｖ_th以上となるため、駆動トランジスタＴ_dはオンとなる。

また、駆動トランジスタＴ_dの第２端子ｔ１２は、有機ＥＬ素子ＯＬＥＤのアノードに接続された第３端子ｔ１３よりも低電位となるので、第２端子ｔ１２がソースとなり、第３端子ｔ１３がドレインとなる。このとき、駆動トランジスタＴ_dのゲート・ソース間電圧は、少なくとも閾値電圧Ｖ_th以上となるため、有機ＥＬ素子容量Ｃ_oledからＶ_DD線２１に向かって電流が流れ、有機ＥＬ素子ＯＬＥＤのアノード電位は略０Ｖとなる。これにより、有機ＥＬ素子ＯＬＥＤの発光が停止する。

＜リセット期間＞
図５は、リセット期間時における画素回路１０の動作状態を示した図である。リセット期間では、図３に示したように、Ｔ_th制御線２３及びＴ_rst制御線２４が高電位（Ｖ_gH）とされ、Ｖ_DD線２１のゼロ電位（Ｖ_gH）、走査線２５の低電位（Ｖ_gL）、画像信号線２６のゼロ電位（０Ｖ）が維持される。この制御により、図５に示したように、閾値電圧検出用トランジスタＴ_thがオン、リセット用トランジスタＴ_rstがオンとされる。

閾値電圧検出用トランジスタＴ_th及びリセット用トランジスタＴ_rstのオンにより、前フレームの発光制御で第１容量素子Ｃ_s1に蓄積されていた閾値電圧Ｖ_th分の電荷と、第２容量素子Ｃ_s2に蓄積されていた画像信号電圧Ｖ_data’分の電荷と、有機ＥＬ素子容量Ｃ_oledに蓄積されていた電荷とが合わさる。このとき、第１容量素子Ｃ_s1の容量及び第２容量素子Ｃ_s2の容量に比べ、有機ＥＬ素子容量Ｃ_oledの容量が非常に大きいとすると、電荷を合わせた後の電位は、電荷を合わせる前の有機ＥＬ素子ＯＬＥＤのアノード電位である略０Ｖになる。

なお、本実施形態では、Ｖ_DD線２１及びＧＮＤ線２２におけるゼロ電位を０Ｖとしているが、第１容量素子Ｃ_s1に蓄えられる電圧をオフセットする電圧（＝電源線の基準電位）であればよく、これに限定されるものではない。また、画像信号線２６の電位をゼロ電位としているが、これは画像信号が０階調のときの輝度を規定するための電位、即ち、画像信号線２６の基準電位であればよく、これに限定されるものではない。

＜Ｖ_th検出期間＞
図６は、Ｖ_th検出期間時における画素回路１０の動作状態を示した図である。Ｖ_th検出期間では、図３に示したように、Ｖ_DD線２１が低電位（−Ｖ_p）とされ、Ｔ_th制御線２３の高電位（Ｖ_gH）、Ｔ_rst制御線２４の高電位（Ｖ_gH）、走査線２５の低電位（Ｖ_gL）、画像信号線２６のゼロ電位（０Ｖ）が維持される。

Ｖ_DD線２１が−Ｖ_pとなると、駆動トランジスタＴ_dのゲート電位が“−Ｖ_p＋Ｖ_th”に達するまで、有機ＥＬ素子容量Ｃ_oled、第１容量素子Ｃ_s1及び第２容量素子Ｃ_s2に蓄積された電荷が放電され、駆動トランジスタＴ_d→Ｖ_DD線２１という経路で電流が流れる。そして、駆動トランジスタＴ_dのゲート電位が“−Ｖ_p＋Ｖ_th”に達すると、駆動トランジスタＴ_dはオフ状態となり、第１容量素子Ｃ_s1には、閾値電圧Ｖ_thに応じた電荷が蓄積された状態となる。このように、Ｖ_th検出期間では、駆動トランジスタＴ_dの閾値電圧Ｖ_thに応じた電荷が第１容量素子Ｃ_s1に蓄積されることで、画素毎に異なる閾値電圧Ｖ_thのばらつきが補償される。

また、このＶ_th検出期間において、第１容量素子Ｃ_s1の電極１ａは、リセット用トランジスタＴ_rstを介してＶ_DD線２１に接続されるので、第１容量素子Ｃ_s1が駆動トランジスタＴ_dの第１端子とＶ_DD線２１との間に接続された状態となる。このとき、駆動トランジスタＴ_dの第１端子ｔ１１から見た第１容量素子Ｃ_s1は、駆動トランジスタＴ_dの第１端子ｔ１１と画像信号線２６との間に存在する寄生容量に対して十分大きい。つまり、画像信号線２６の寄生容量による電位変動が小さい構成とすることができる。この結果、他のラインの画像信号電圧の書き込みを行っている画像信号線の電位変動が画素回路に与える影響を抑制することが出来、第１容量素子Ｃ_s1による閾値電圧Ｖ_thの検出動作が安定するため、Ｖ_th補償精度をより向上させることができる。

また、駆動トランジスタの閾値電圧Ｖ_thの検出時に、Ｖ_DD線２１と駆動トランジスタＴ_dの第１端子ｔ１１との間に第１容量素子Ｃ_s1が接続された構成となるので、駆動トランジスタＴ_dの寄生容量の影響を低減することができる。つまり、駆動トランジスタＴ_dの寄生容量による電位変動が小さくすることができ、前フレームの画像信号電圧の影響を抑制することができる。

ところで、駆動トランジスタＴ_dがオフ状態となると、有機ＥＬ素子ＯＬＥＤのアノード電位は、−Ｖ_p＋Ｖ_thとなるが、この電位が有機ＥＬ素子ＯＬＥＤの閾値を超えないようＶ_pを調整することで、Ｖ_thが大きくなった場合でもＶ_th検出動作を行うことができる。なお、Ｖ_th検出を行うためには、Ｖ_th検出開始時における駆動トランジスタＴ_dのゲート・ソース間電圧が閾値電圧Ｖ_thよりも大きいことが必要である。つまり、Ｖ_th検出開始時の駆動トランジスタＴ_dの第１端子ｔ１１の電位と、Ｖ_DD線２１に印加される電位との差が閾値電圧Ｖ_thよりも大きくなければならない。リセット期間終了時の有機ＥＬ素子ＯＬＥＤのアノード電位は、上述したように略０Ｖとなっている。この状態からＶ_DD線２１を−Ｖ_pにすると、有機ＥＬ素子ＯＬＥＤのアノード電極側に対し、Ｖ_DD線の方が低電位となるので、ＯＬＥＤのアノード電極と接続されている駆動トランジスタＴ_dの端子がドレイン、Ｖ_DD線と接続されている駆動トランジスタＴ_dの端子がソースとなる。この時、駆動トランジスタＴ_dのゲート・ソース間電圧Ｖ_gsは、Ｖ_gs＝０−（−Ｖ_p）＝Ｖ_pとなる。これが閾値電圧Ｖ_thよりも大きい値でなければならないので、Ｖ_p＞Ｖ_thであることが必要である。

＜ＯＬＥＤ初期化期間＞
図７は、ＯＬＥＤ初期化期間時における画素回路１０の動作状態を示した図である。ＯＬＥＤ初期化期間では、図３に示したように、Ｔ_th制御線２３が低電位（Ｖ_gL）とされた後、所定のタイミングでＶ_DD線２１がゼロ電位（０Ｖ）とされる。なお、Ｔ_rst制御線２４の高電位（Ｖ_gH）、走査線２５の低電位（Ｖ_gL）、画像信号線２６のゼロ電位（０Ｖ）は維持される。この制御により、図７に示したように、閾値電圧検出用トランジスタＴ_thがオフとされる。

Ｔ_th制御線２３が低電位となり、Ｖ_DD線２１がゼロ電位（０Ｖ）となると、駆動トランジスタＴ_dの第１端子ｔ１１には、第１容量素子Ｃ_s1により閾値電圧Ｖ_thが印加され、駆動トランジスタＴ_dはオンとなる。このとき、駆動トランジスタＴ_dの第２端子ｔ１２の電位は、第３端子ｔ１３の電位よりこ高電位となる。そのため、このＯＬＥＤ初期化期間においては、第２端子ｔ１２がドレインは、第３端子ｔ１３がソースとなる。これにより、Ｖ_DD線２１から有機ＥＬ素子容量Ｃ_oled及び第２容量素子Ｃ_s2に電流が流れるため、有機ＥＬ素子容量Ｃ_oledの両端電位は０Ｖとなり、第２容量素子Ｃ_s2の両端電位も０Ｖとなる。つまり、有機ＥＬ素子ＯＬＥＤのアノード電位は０Ｖとなる。

＜書き込み期間＞
図８は、書き込み期間時における画素回路１０の動作状態を示した図である。書き込み期間では、図３に示したように、Ｔ_rst制御線２４が低電位（Ｖ_gL）とされた後、表示対象となるフレームの画像信号に応じた画像信号電圧Ｖ_dataが画像信号線２６に所定の期間供給される。また、画像信号電圧Ｖ_dataの供給タイミングと同期して、走査線２５の電位が高電位（Ｖ_gH）とされる。なお、Ｖ_DD線２１のゼロ電位（０Ｖ）、Ｔ_th制御線２３の低電位（Ｖ_gL）は維持される。この制御により、図８に示したように、リセット用トランジスタＴ_rstがオフとされ、画像信号電圧Ｖ_dataが供給される間、スイッチングトランジスタＴ_sがオンとされる。

Ｔ_rst制御線２４がＶ_gL、走査線２５がＶ_gHとなると、駆動トランジスタＴ_dの第３端子ｔ１３の電位は、第２端子ｔ１２の電位よりも高電位となる。そのため、この書き込み期間においては、第２端子ｔ１２がソース、第３端子ｔ１３がドレインとなる。これにより、画像信号線２６から供給されるＶ_dataに応じた電流は、スイッチングトランジスタＴ_s→第２容量素子Ｃ_s2→駆動トランジスタＴ_d→Ｖ_DD線２１という経路で流れる。この結果、第２容量素子Ｃ_s2には画像信号線２６の画像信号電圧Ｖ_dataと、有機ＥＬ素子ＯＬＥＤのアノード電位０Ｖとの差であるＶ_data分の電荷が蓄積される。

また、このときの駆動トランジスタＴ_dの第１端子ｔ１１（ゲート）と、第２端子ｔ１２（ソース）との電位差、つまりゲート・ソース間電圧は、第１容量素子Ｃ_s1に蓄積されている電位差と、第２容量素子Ｃ_s2に蓄積されている電位差との和になる。第１容量素子Ｃ_s1に蓄えられている電位差はＶ_thであるので、駆動トランジスタＴ_dのゲート・ソース間電圧Ｖ_gsは、Ｖ_gs＝Ｖ_th＋Ｖ_dataとなる。

本実施形態の構成では、前段のＯＬＥＤ初期化期間において、有機ＥＬ素子ＯＬＥＤのアノード電位を０Ｖに保つことができるため、第２容量素子Ｃ_s2に書込まれる画像信号電圧にかかわらず有機ＥＬ素子ＯＬＥＤのアノード電位は変動せず、比較的高い電圧を第２容量素子Ｃ_s2に書き込んだ場合であっても、階調特性が非線形となることを抑制することができる。

＜発光期間＞
図９は、発光期間時における画素回路１０の動作状態を示した図である。発光期間では、図３に示したように、Ｖ_DD線２１の電位が高電位（Ｖ_DD）とされ、Ｔ_th制御線２３の低電位（Ｖ_gL）、Ｔ_rst制御線２４の低電位（Ｖ_gL）、走査線２５の低電位（Ｖ_gL）、画像信号線２６のゼロ電位（０Ｖ）が維持される。

Ｖ_DD線２１が高電位となると、駆動トランジスタＴ_dの第２端子ｔ１２の電位が、第３端子ｔ１３の電位よりも高電位となる。そのため、この発光期間においては、第２端子ｔ１２がドレイン、第３端子ｔ１３がソースとなる。これにより、閾値電圧Ｖ_thを保持する第１容量素子Ｃ_s1と、画像信号電圧Ｖ_dataを保持する第２容量素子Ｃ_s2とが直列に接続され、駆動トランジスタＴ_dのゲート・ソース間電圧Ｖ_gsは、Ｖ_gs＝Ｖ_th＋Ｖ_dataとなる。この結果、駆動トランジスタＴ_dはオン状態となり、Ｖ_DD線２１→駆動トランジスタＴ_d→有機ＥＬ素子ＯＬＥＤ→ＧＮＤ線２２という経路でＶ_dataに応じた電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。

このとき、有機ＥＬ素子ＯＬＥＤの発光時、駆動トランジスタＴ_dの第３端子ｔ１３（ソース）の電位は、有機ＥＬ素子ＯＬＥＤのアノード電位と同値となるため、データの書き込み期間の電位から変動することになる。その際、駆動トランジスタＴ_dのゲートは、第１容量素子Ｃ_s1と第２容量素子Ｃ_s2とを介して有機ＥＬ素子ＯＬＥＤのアノード側と接続されているため、ゲート電位は有機ＥＬ素子ＯＬＥＤのアノード側の電位の変動に追従して変動する。従って、ゲート電圧はデータ書き込み期間での値、即ち、Ｖ_th＋Ｖ_dataを保つ。

＜書き込み効率について＞
上述したように、Ｖ_th検出期間では、第１容量素子Ｃ_s1に駆動トランジスタＴ_dの閾値電圧Ｖ_thに相当する電圧が印加されて保持される。そして、書き込み期間では、画像信号線２６から供給される画像信号が第２容量素子Ｃ_s2のみに印加されて保持される。また発光期間では、第１容量素子Ｃ_s1に保持された閾値電圧と第２容量素子Ｃ_s2に保持された画像信号電圧との加算電圧が駆動トランジスタＴ_dに印加されるので、書き込み効率は理論的に“１”となる。つまり、本実施形態に係る画像表示装置であっては、書き込み効率が、理論的に１００％となる。

以上のように、本実施形態の画像表示装置１００によれば、駆動トランジスタＴ_dの閾値電圧Ｖ_thが第１容量素子Ｃ_s1に保持されるよう制御するとともに、画像信号電圧Ｖ_dataが第２容量素子Ｃ_s2に保持されるよう制御し、有機ＥＬ素子ＯＬＥＤのカソードを共通電極とするように構成したので、書き込み効率を改善することができるとともに、画像表示装置の製造を容易にすることができるという効果を有する。

また、閾値電圧Ｖ_thの検出時に、駆動トランジスタＴ_dのゲートに第１容量素子Ｃ_s1が接続される構成としたので、寄生容量に強く、他のラインのデータ書込み動作を行っている画像信号線の電圧変動の影響を受けにくくすることができる。また、有機ＥＬ素子ＯＬＥＤの導通電圧の大きさに関係なく、駆動トランジスタＴ_dの閾値電圧の検出を行うことができる。

なお、本実施形態では、ＯＬＥＤ初期化期間から書き込み期間にかけてのＶ_DD線の電位をゼロ電位（０Ｖ）としたが、この期間での電位を調整することで、有機ＥＬ素子ＯＬＥＤの輝度調整を行うことが可能である。以下、この制御方法を本実施形態の変形例として説明する。

図１０は、第１の実施形態の変形例による画素回路１０の駆動方法を説明するためのタイミングチャートである。図１０において、“ｎ行目”及び“ｎ＋１行目”は、図３と同様に表示パネル２０での行番号を示している。以下の説明では、第ｎ行の画素回路群に着目し、その動作を説明する。なお、全画素回路に共通のＧＮＤ線２２は、常にゼロ電位（０Ｖ）であるため適宜説明を省略する。また、発光停止期間、リセット期間及びＶ_th検出期間での動作は、上述した第１の実施形態と同様であるため、説明を省略する。

＜ＯＬＥＤ初期化期間＞
図１１は、図１０に示したＯＬＥＤ初期化期間時における画素回路１０の動作状態を示した図である。このＯＬＥＤ初期化期間では、図１０に示したように、Ｔ_th制御線２３が低電位（Ｖ_gL）とされた後、所定のタイミングでＶ_DD線２１がオフセット電位（Ｖ_offset）とされる。なお、Ｔ_rst制御線２４の高電位（Ｖ_gH）、走査線２５の低電位（Ｖ_gL）、画像信号線２６のゼロ電位（０Ｖ）は維持される。

Ｔ_th制御線２３が低電位、Ｖ_DD線２１がオフセット電位となると、駆動トランジスタＴ_dがオンとなるので、有機ＥＬ素子容量Ｃ_oledがオフセット電位に初期化される。これにより、有機ＥＬ素子ＯＬＥＤのアノード電位（駆動トランジスタＴ_dの第３端子ｔ１３の電位）がオフセット電位となるので、後段の書き込み期間において、比較的高い電圧を書き込んだ場合であっても、有機ＥＬ素子ＯＬＥＤのアノード電位をオフセット電位に維持することができる。

＜書き込み期間＞
図１２は、図１０に示した書き込み期間時における画素回路１０の動作状態を示した図である。この書き込み期間では、図１０に示したように、Ｔ_rst制御線２４が低電位（Ｖ_gL）とされた後、表示対象となるフレームの画像信号に応じた画像信号電圧Ｖ_dataが画像信号線２６に所定の期間供給される。また、画像信号電圧Ｖ_dataの供給タイミングと同期して、走査線２５の電位が高電位（Ｖ_gH）とされ、スイッチングトランジスタＴ_sがオンとされる。なお、Ｖ_DD線２１のオフセット電位（Ｖ_offset）、Ｔ_th制御線２３の低電位（Ｖ_gL）は維持される。

Ｔ_rst制御線２４がＶ_gLとされ、走査線２５がＶ_gHとされると、駆動トランジスタＴ_dの第３端子ｔ１３の電位は、第２端子ｔ１２の電位よりも高電位となる。そのため、この書き込み期間においては、第２端子ｔ１２がソース、第３端子ｔ１３がドレインとなる。これにより、画像信号線２６から供給されるＶ_dataに応じた電流は、図８に示した経路でＶ_DD線２１に流れ、結果として、第２容量素子Ｃ_s2には画像信号線２６の画像信号電圧Ｖ_dataと、有機ＥＬ素子ＯＬＥＤのアノード電位Ｖ_offsetとの差となる、Ｖ_data−（Ｖ_offset）分の電荷が蓄積される。例えば、Ｖ_offsetが０．５Ｖであるとすると、Ｖ_data−（０．５）＝Ｖ_data−０．５Ｖ分の電荷が蓄積されることになる。なお、Ｖ_offsetとしてＶ_DD線２１印加する電位は、有機ＥＬ素子ＯＬＥＤの導通電圧を超えると当該有機ＥＬ素子ＯＬＥＤが発光してしまうため、有機ＥＬ素子ＯＬＥＤの導通電圧以下の範囲であることが好ましい。

このとき、駆動トランジスタＴ_dのゲート電位は、第１容量素子Ｃ_s1に蓄えられている電位差と、第２容量素子Ｃ_s2に蓄えられている電位差の和となる。第１容量素子Ｃ_s1に蓄えられている電位差はＶ_thであるので、駆動トランジスタＴ_dのゲート・ソース間電圧Ｖ_gsは、Ｖ_gs＝Ｖ_th＋Ｖ_data−Ｖ_offsetとなる。すなわち、上述した第１実施形態の書き込み期間と比べて、Ｖ_gsがＶ_offsetに応じた値だけオフセットされることになる。

以上のように、本変形例によれば、ＯＬＥＤ初期化期間と書き込み期間時のＶ_DD線２１の電位をＶ_offsetとすることで、発光時の駆動トランジスタＴ_dのゲート・ソース間電圧を、−Ｖ_offset分だけオフセットさせることができる。これにより、発光期間時に駆動トランジスタＴ_dを通過する電流量を調整することができるため、輝度調節を行うことが可能となる。例えば、表示パネル２０の大画面化による電圧降下等の影響により表示部内の輝度分布に変化が生じた場合、Ｖ_offsetの値を調節することで輝度分布を改善することが出来る。

［第２の実施形態］
次に、本発明に係る画像表示装置の第２の実施形態について説明する。なお、上述した第１の実施形態と同様の構成要素については同じ符号を付与し、説明を省略する。

図１３は、第２の実施形態に係る画像表示装置２００の構成を模式的に示した図である。同図に示したように、画像表示装置２００は、後述する画素回路１１がマトリクス状（二次元平面的）に配列された表示パネル４０と、制御回路３５と、昇圧回路３６と、電源制御回路３２と、制御線駆動回路３３と、画像信号線駆動回路３４とを備えている。なお、図１３では、ｍ列ｎ行分の画素回路１１がマトリクス状に配列された例を示している。

表示パネル４０には、画面水平方向（図中行方向）にＶ_DD線２１、Ｔ_th制御線２３、Ｔ_rst制御線２４、走査線２５、Ｖ_offset線２７が配設されている。また、画面垂直方向（図中列方向）には、画像信号線２６が配設されている。ここで、Ｖ_offset線２７は、昇圧回路３６と電気的に接続されている。なお、図示していないが表示パネル４０のグランドとなるＧＮＤ線２２が、画素回路１１の夫々に接続されているものとする。

制御回路３５は、制御回路３１と同様、例えば演算回路、論理回路などを内部に含む駆動用ＩＣやカウンタなどの制御機器を用いて構成することができ、入力された画像データや、当該画像データを表示パネル２０に表示させるための電源（Ｖ_gL、Ｖ_gH、Ｖ_DD、−Ｖ_p、Ｖ_data、Ｖ_f等）を、電源制御回路３２、制御線駆動回路３３、画像信号線駆動回路３４及び昇圧回路３６から供給するタイミングを制御する。

昇圧回路３６は、ＤＣ／ＤＣコンバータ等を用いて構成することができ、制御回路３５から入力された信号を所定の電位（Ｖ_f）に昇圧し、Ｖ_offset線２７に印加する。

なお、図１３の構成において、Ｖ_DD線２１、ＧＮＤ線２２、Ｔ_th制御線２３、Ｔ_rst制御線２４、走査線２５、画像信号線２６及びＶ_offset線２７、ならびに制御回路３５、電源制御回路３２、制御線駆動回路３３、画像信号線駆動回路３４及び昇圧回路３６に関するレイアウトは、その一例を示すものであり、これらのレイアウトに限られるものではない。

＜画素回路の構成＞
図１４は、図１３に示した画素回路１１（１画素）の構成の一例を示した図である。同図に示したように、画素回路１１は、発光素子である有機ＥＬ素子ＯＬＥＤと、有機ＥＬ素子ＯＬＥＤを駆動するためのドライバ素子である駆動トランジスタＴ_dと、閾値電圧検出素子である閾値電圧検出用トランジスタＴ_thと、第１容量素子Ｃ_s1への電圧印加を制御する電圧印加素子としてのリセット用トランジスタＴ_rstと、スイッチング素子としてのスイッチングトランジスタＴ_sと、第１容量素子として閾値電圧を保持する第１容量素子Ｃ_s1と、第２容量素子として画像信号電圧を保持する第２容量素子Ｃ_s2とを備える。なお、有機ＥＬ素子ＯＬＥＤは、逆電圧印加時にコンデンサとして機能する。そのため、図１４ではこれを有機ＥＬ素子容量Ｃ_oledとして等価的に表している。

図１４に示したように、画素回路１１の構成は、図２に示した画素回路１０でのリセット用トランジスタＴ_rstの第２端子ｔ３２の接続先を、Ｖ_DD線２１から定電位線であるＶ_offset線２７に変更したものとなっている。

＜画素回路の動作＞
次に、図１５、図１６を参照して、画素回路１１の動作について説明する。なお、画素回路１１の駆動は、図１に示した駆動制御部（制御回路３５、電源制御回路３２、制御線駆動回路３３、画像信号線駆動回路３４及び昇圧回路３６）の制御により実現されるものである。

図１５は、画素回路１１の駆動方法を説明するためのタイミングチャートである。ここで、図１５に示す制御シーケンスは、図１３に示した画素回路群を順次発光方式（一行毎）で発光制御する場合を示したものである。なお、発光停止期間、リセット期間、書き込み期間の動作については、上述した第１の実施形態と同様であるため説明は省略する。また、全画素回路に共通のＧＮＤ線２２は常にゼロ電位（０Ｖ）であり、Ｖ_offset線２７は常にＶ_f（例えば、−Ｖ_p＋１Ｖ）であるため、説明を適宜省略する。

図１６は、図１５に示したＶ_th検出期間時における画素回路１１の動作状態を示した図である。Ｖ_th検出期間では、図１５に示したように、Ｖ_DD線２１が低電位（−Ｖ_p）とされ、Ｔ_th制御線２３の高電位（Ｖ_gH）、Ｔ_rst制御線２４の高電位（Ｖ_gH）、走査線２５の低電位（Ｖ_gL）、画像信号線２６のゼロ電位（０Ｖ）が維持される。

ここで、Ｖ_offset線２７がＶ_f＝−Ｖ_p＋１Ｖの電位であったとすると、駆動トランジスタＴ_dのゲート電位が、−Ｖ_p＋Ｖ_thに達するまで、有機ＥＬ素子容量Ｃ_oled、第１容量素子Ｃ_s1及び第２容量素子Ｃ_s2に蓄積された電荷が放電され、駆動トランジスタＴ_d→Ｖ_DD線２１という経路で電流が流れる。そして、駆動トランジスタＴ_dのゲート電位が−Ｖ_p＋Ｖ_thに達すると、駆動トランジスタＴ_dはオフ状態となる。このとき、第１容量素子Ｃ_s1には、Ｖ_offset線２７の作用により、−Ｖ_p＋Ｖ_th−Ｖ_f＝Ｖ_th−１に応じた電荷が蓄積される、つまり、上述した第１の実施形態でのＶ_th検出期間と比べて、Ｖ_offset線２７の電位分オフセットされた電荷が蓄積されることになる。

ところで、上述した第１の実施形態の変形例では、Ｖ_DD線２１にてＶ_offsetとする電位が有機ＥＬ素子ＯＬＥＤの導通電圧を超えると、有機ＥＬ素子ＯＬＥＤが発光してしまうため、有機ＥＬ素子ＯＬＥＤの導通電圧以下の範囲でのみでしか輝度を調整することができない。しかし、本実施形態の構成では、Ｖ_DD線２１とは独立したＶ_offset線２７を用いて第１容量素子Ｃ_s1に蓄積される電荷量を調整することができるため、輝度を調整する範囲に制限はない。したがって、第１の実施形態の変形例と比較し、より大きな範囲で輝度を調節することが可能となる。

以上、本発明に係る実施形態について説明したが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲での種々の変更、置換、追加等が可能である。

第１の実施形態に係る画像表示装置の構成を模式的に示した図である。 図１に示した画素回路の構成の一例を示した図である。 図２に示した画素回路の駆動方法を説明するためのタイミングチャートである。 図３に示した発光停止期間時における画素回路の動作状態を示した図である。 図３に示したリセット期間時における画素回路の動作状態を示した図である。 図３に示したＶ_th検出期間時における画素回路の動作状態を示した図である。 図３に示したＯＬＥＤ初期化期間時における画素回路の動作状態を示した図である。 図３に示した書き込み期間時における画素回路の動作状態を示した図である。 図３に示した発光期間時における画素回路の動作状態を示した図である。 第１の実施形態の変形例による画素回路の駆動方法を説明するためのシーケンス図である。 図１０に示したＯＬＥＤ初期化期間時における画素回路の動作状態を示した図である。 図１０に示した書き込み期間時における画素回路の動作状態を示した図である。 第２の実施形態に係る画像表示装置の構成を模式的に示した図である。 図１３に示した画素回路の構成の一例を示した図である。 図１４に示した画素回路の駆動方法を説明するためのタイミングチャートである。 図１５に示したＶ_th検出期間時における画素回路の動作状態を示した図である。

符号の説明

１００ 画像表示装置
２００ 画像表示装置
１０ 画素回路
１１ 画素回路
２０ 表示パネル
２１ Ｖ_DD線
２２ ＧＮＤ線
２３ Ｔ_th制御線
２４ Ｔ_rst制御線
２５ 走査線
２６ 画像信号線
２７ Ｖ_offset線
３１ 制御回路
３２ 電源制御回路
３３ 制御線駆動回路
３４ 画像信号線駆動回路
３５ 制御回路
３６ 昇圧回路
４０ 表示パネル
Ｃ_oled 有機ＥＬ素子容量
Ｃ_s1 第１容量素子
Ｃ_s2 第２容量素子
ＯＬＥＤ 有機ＥＬ素子
Ｔ_d 駆動トランジスタ
Ｔ_rst リセット用トランジスタ
Ｔ_s スイッチングトランジスタ
Ｔ_th 閾値電圧検出用トランジスタ

Claims (7)

1. 複数の画素回路を有した画像表示装置であって、
   前記複数の画素回路のそれぞれは、
   アノード電極と、前記複数の画素回路にて共通に接続されるカソード電極とを有した発光素子と、
   第１端子と、第２端子と、前記アノード電極と接続される第３端子とを有し、前記第１端子と前記第３端子との電位差に応じて当該第２端子と前記第３端子との間に流れる電流量を制御するドライバ素子と、
   第１電極と、前記第１端子に接続される第２電極とを有し、前記ドライバ素子の閾値電圧に対応する電圧を保持する第１容量素子と、
   前記第２端子と接続され、且つ前記複数の画素回路のライン毎に共通に接続される電源線と、
   一端が前記第１電極と接続され、他端が前記アノード電極に接続されるとともに、前記発光素子の発光輝度に対応する画像信号電圧を保持する第２容量素子と、
   を備え、
   前記発光素子の発光期間中に、前記第１端子と前記第３端子との間の電圧差が、前記第１容量素子が保持する前記電圧と前記第２容量素子が保持する前記画像信号電圧とを合わせた大きさとなり、前記電源線から前記ドライバ素子を介して前記発光素子に電流が流れることを特徴とする画像表示装置。
2. 請求項１に記載の画像表示装置において、
   前記第２容量素子は、前記発光素子の発光期間中に前記第１容量素子の前記第１電極と、前記ドライバ素子の前記第３端子との間に接続されることを特徴とする画像表示装置。
3. 請求項１に記載の画像表示装置において、
   前記第２容量素子に画像信号電圧を供給する画像信号線をさらに備え、
   前記画像信号線は、スイッチング素子を介して電気的に前記第１容量素子の前記第１電極及び前記第２容量素子の前記一端と接続され、
   前記画像信号線が前記第２容量素子に画像信号電圧を供給している際に、前記第１容量素子が前記ドライバ素子と前記画像信号線との間に接続された状態となることを特徴とする画像表示装置。
4. 請求項１に記載の画像表示装置において、
   前記電源線と前記第１容量素子の前記第１電極との間に接続される電圧印加素子をさらに備え、
   前記電圧印加素子は、前記ドライバ素子の前記閾値電圧を検出している際に、前記第１容量素子が前記ドライバ素子と前記電源線との間に接続された状態となることを特徴とする画像表示装置。
5. マトリックス状に配列される複数の画素回路を有し、各画素回路に、
   アノード電極と、前記複数の画素回路にて共通に接続されるカソード電極とを有した発光素子と、
   第１端子と、第２端子と、前記アノード電極と接続される第３端子とを有し、前記第１端子と前記第３端子との電位差に応じて当該第２端子と前記第３端子との間に流れる電流量を制御するドライバ素子と、
   第１電極と、前記第１端子に接続される第２電極とを有する第１容量素子と、
   一端が前記第１電極と接続され、他端が前記アノード電極と接続される第２容量素子と、
   を備える画像表示装置の駆動方法であって、
   前記複数の画素回路のライン毎に、
   前記ドライバ素子の閾値電圧を検出して前記閾値電圧に対応する電圧を前記第１容量素子に保持させる閾値電圧検出工程と、
   前記発光素子の発光輝度に対応する画像信号電圧を前記第２容量素子に保持させる書き込み工程と、
   前記第１容量素子と前記第２容量素子とを電気的に直列接続して、前記第１容量素子に保持された前記閾値電圧に対応する電圧と前記第２容量素子に保持された前記画像信号電圧との電圧を加算し、当該加算電圧を前記ドライバ素子の前記第１端子と前記第３端子との間に印加することにより、前記発光素子を発光させる発光工程と、を含むことを特徴とする画像表示装置の駆動方法。
6. 請求項５に記載の画像表示装置の駆動方法において、
   前記第２端子に接続され、且つ前記複数の画素回路のライン毎に共通接続される電源線を更に備え、
   前記発光工程では、前記電源線を介して前記複数の画素回路のライン毎に電圧を印加し、該電圧が印加されるライン毎に前記発光素子を発光させることを特徴とする画像表示装置の駆動方法。
7. 請求項５に記載の画像表示装置の駆動方法において、
   前記発光素子は、前記アノード電極側から前記カソード電極側に電流が流れることで発光し、前記カソード電極側から前記アノード電極側には電流が流れず、電荷が蓄積され、
   前記閾値電圧検出工程の後で且つ前記書き込み工程の前に、前記発光素子に蓄積された電荷を放電させる発光素子初期化工程をさらに含むことを特徴とする画像表示装置の駆動方法。

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