JP2010073994A - ウインドウ型bgaパッケージ及びその製造方法 - Google Patents
ウインドウ型bgaパッケージ及びその製造方法 Download PDFInfo
- Publication number
- JP2010073994A JP2010073994A JP2008241434A JP2008241434A JP2010073994A JP 2010073994 A JP2010073994 A JP 2010073994A JP 2008241434 A JP2008241434 A JP 2008241434A JP 2008241434 A JP2008241434 A JP 2008241434A JP 2010073994 A JP2010073994 A JP 2010073994A
- Authority
- JP
- Japan
- Prior art keywords
- die attach
- chip
- substrate
- recess
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
- H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
【解決手段】基板210、第一チップ220、ダイアタッチ部材230、複数の第一ボンディングワイヤ240、封止体250及び複数の外接端子260を備える。基板210はダイアタッチ凹部213及びスロット214を有する。第一チップ220は、ダイアタッチ凹部213に設置され、側面223を有する。ダイアタッチ部材230はダイアタッチ凹部213の内に形成される。ダイアタッチ凹部213はダイアタッチ部材230の形状を制限し、ダイアタッチ部材230が側面223群と周縁213Aとの間の間隙に充填され、且つ側面223群の一部を被覆する。第一ボンディングワイヤ240群はスロット214を通過して第一チップ220と基板210とを電気接続する。封止体250は第一チップ220と第一ボンディングワイヤ240群とを密封する。
【選択図】図2
Description
またさらに、ダイアタッチ凹部の深さはダイアタッチ部材と不活性化層との厚み合計より大きく、第一チップの厚みより小さくなってもよく、第一チップの一部はダイアタッチ凹部の内に埋め込まれる。
またさらに、ダイアタッチ部材はスロットの内に拡散してもよい。
またさらに、ダイアタッチ部材は第一ボンディングワイヤ群を第一チップの一端に密封してもよい。
またさらに、基板は1つの梯形ギャップを有してもよく、この梯形ギャップは外部表面とスロットとの側辺に形成される。
またさらに、1つの第二チップを有してもよく、この第二チップは背中合わせに第一チップ上に積層されて複数の第二ボンディングパッドを有する。
またさらに、複数の第二ボンディングワイヤを有してもよく、この第二ボンディングワイヤ群は第二ボンディングパッド群を基板に電気接続する。
またさらに、封止体は第一チップの第一背面を被覆してもよい。
(1)基板の内部表面にダイアタッチ凹部を形成しかつダイアタッチ凹部に第一チップの一部を埋め込むことにより、パッケージ全体の厚みを薄くすることが可能となる。
(2)ダイアタッチ部材を用いてダイアタッチ凹部と第一チップとの間の間隙を充填しかつ第一チップの側面の一部を被覆することにより、非平面のダイアタッチ区域を提供してダイアタッチ強度を増強する。
(4)ダイアタッチ部材を用いて第一ボンディングワイヤ群を第一チップの一端に密封することにより、封止過程において第一ボンディングワイヤ群がモールド流れの衝撃を受けることによる断線の発生を防止する。
(5)基板の梯形ギャップは基板の外部表面より低くすることにより、低いワイヤボンディング区域を提供し、比較的細いボンディングワイヤを用いてワイヤボンディング接合を行うことができ、ボンディングワイヤ露出のリスクを抑える。
本発明の第1実施形態によるウインドウ型BGAパッケージを図2の断面図を参照して説明する。
図2に示すように、ウインドウ型BGAパッケージ200は、主に1つの基板210、1つの第一チップ220、1つのダイアタッチ部材230、複数の第一ボンディングワイヤ240、1つの封止体250及び複数の外接端子260より構成されている。基板210は1つの内部表面211、1つの外部表面212、内部表面211に形成した1つのダイアタッチ凹部213及び外部表面212からダイアタッチ凹部213までを貫通する1つのスロット214を有する。内部表面211は封止体250に露出しない基板210の1つの表面であり、第一チップ220の設置に用いられる。外部表面212は封止体250から露出する基板210の1つの表面であり、外接端子260群の設置に用いられる。スロット214は、中央スロットであってもよく、第一チップ220の複数の第一ボンディングパッド224を露出して第一ボンディングワイヤ240群の通過をさせる。第1実施形態において、基板210は1つの梯形ギャップ215を有し、この梯形ギャップ215は外部表面212とスロット214との側辺に形成されて第一ボンディングワイヤ240群の円弧高さを低くすることができる。具体的に言えば、図2に示すように、基板210は更に外部表面212に形成した複数の外接パッド217と複数の第一フィンガー216を有し、第一フィンガー216群は梯形ギャップ215に形成かつ排列されて第一ボンディングワイヤ240群と電気接続することに提供される。外接パッド217群はマトリックス排列或いは多列の周辺排列になってもよく、外接端子260群と接合することに提供される。基板210は更に1つのはんだマスク層218を有してもよく、このはんだマスク層218は外部表面212に形成されるが、外接パッド217群を露出する。第1実施形態において、はんだマスク層218は更に第一フィンガー216群を露出し梯形ギャップ215を形成する。一般に、基板210は一種の配線基板であり、例えば、印刷回路基板又はセラミック回路基板が有る。
図3に示すように、ウインドウ型BGAパッケージの製造過程は、主要に「基板を提供する」ステップ1、「仮にダイアタッチする」ステップ2、「電気接続」ステップ3、「ダイアタッチ拡散」ステップ4、「封止体を形成する」ステップ5及び「外接端子を設置する」ステップ6等を含む。
次に、「ダイアタッチ拡散」ステップ4を実施する。すなわち、図4Dに示すように、第一チップ220に加熱加圧することにより、ダイアタッチ部材230は拡散し、第一チップ220はダイアタッチ凹部213の内により落ち込む。このステップ4における加熱温度と印加圧力はステップ2における操作温度と圧力より高くなる。第一チップ220がダイアタッチ凹部213に押圧及び貼着される時、温度の上昇によってダイアタッチ部材230に優れた流動性を与えることになるが、ダイアタッチ部材230の形状はダイアタッチ凹部213に制限されるため、ダイアタッチ部材230は拡散して第一チップ220の側面223群とダイアタッチ凹部213の周縁との間の間隙S(図2参照)に流れ込み、更に第一チップ220の側面223群の一部を被覆することとなる。なお、ダイアタッチ部材230は第一ボンディングワイヤ240群の形成後に拡張変形を起こし始めるので、たとえダイアタッチ部材230が第一ボンディングワイヤ240群へ流れ込んでもワイヤボンディング実行不可の問題にならないだけでなく、第一ボンディングワイヤ240群の固定にも役立つ。ステップ4において、ダイアタッチ部材230は更にスロット214の内に拡散すれば好ましく、第一ボンディングワイヤ240群の一端を被覆してもよく、ダイアタッチ部材230が硬化した後に第一ボンディングワイヤ240群の一端が固定封止されることにより、後続の封止過程における第一ボンディングワイヤ240群がモールド流れの衝撃を受けて断線することを防止する。第1実施形態において、ダイアタッチ部材230の硬化を「ダイアタッチ拡散」ステップ4と同時に又はその後に実施してもよいし、又は「封止体を形成する」ステップ5の過程において完成しても構わない。また、図2及び図3に示すように、より具体的に言えば、「ダイアタッチ拡散」ステップ4において、第一チップ220の不活性化層225はダイアタッチ凹部213の内に完全埋め込まれるため、不活性化層225の周辺縁部はダイアタッチ部材230に密封される。
本発明の第2実施形態によるウインドウ型BGAパッケージを図5の断面図を参照しながら説明する。第2実施形態のウインドウ型BGAパッケージの構成は第1実施形態と基本的に同じであるが、より多いチップを積層することができる。
図5に示すように、ウインドウ型BGAパッケージ300は、主要に1つの基板210、1つの第一チップ220、1つのダイアタッチ部材230、複数の第一ボンディングワイヤ240、1つの封止体250及び複数の外接端子260より構成されている。基板210は1つの内部表面211、1つの外部表面212、内部表面211に形成した1つのダイアタッチ凹部213及び外部表面212からダイアタッチ凹部213までを貫通する1つのスロット214を有する。基板210は1つの梯形ギャップ215を有してもよく、この梯形ギャップ215は外部表面212とスロット214の側辺とに形成される。第2実施形態において、梯形ギャップ215の両側にある外部表面212に複数の第一フィンガー216を形成してもよく、そして、ダイアタッチ凹部213の外部にある内部表面211にも複数の第二フィンガー319を形成してよい。基板210は多層印刷回路基板を用いることができ、それにより、第一フィンガー216群と第二フィンガー319群とを外部表面212の複数の外接パッド217に電気接続させることが可能となる。第一チップ220はダイアタッチ凹部213に照準を合わせて基板210の内部表面211上に設置される。第一チップ220は1つの第一主面221、1つの第一背面222及び第一主面221と第一背面222との間にある複数の側面223を有する。図5に示すように、ダイアタッチ部材230はダイアタッチ凹部213の内に形成されて第一チップ220の第一主面221を貼り付ける。ダイアタッチ部材230の形状はダイアタッチ凹部213に制限されるため、ダイアタッチ部材230は第一チップ220の側面223群とダイアタッチ凹部213の周縁213Aとの間の間隙に充填されるとともに、第一チップ220の側面223群までを被覆することにより、第一チップ220の一部はダイアタッチ凹部213の内に埋め込まれてパッケージ全体の厚みを薄くする。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の保護範囲は特許申請範囲で限定されて、この保護範囲に基準して、本発明の精神と範囲内に触れるどんな変更や修正は本発明の保護範囲に属する。
Claims (12)
- 内部表面、外部表面、前記内部表面に形成したダイアタッチ凹部及び前記外部表面から前記ダイアタッチ凹部までを貫通するスロットを有する基板と、
前記ダイアタッチ凹部に照準を合わせて前記基板の前記内部表面上に設置され、第一主面、第一背面及び前記第一主面と前記第一背面との間の複数の側面を有する第一チップと、
前記ダイアタッチ凹部の内に形成されて前記第一チップの前記第一主面を貼り付け、前記ダイアタッチ凹部により形状が制限されるので、前記第一チップの前記側面群と前記ダイアタッチ凹部の周縁との間の間隙に充填可能であり、且つ前記第一チップの前記側面群の一部までを被覆するダイアタッチ部材と、
前記スロットを通過して前記第一チップと前記基板とを電気接続する複数の第一ボンディングワイヤと、
前記基板の前記内部表面に形成されるだけでなく、前記スロットに十分に充填されて前記第一チップと前記第一ボンディングワイヤ群とを密封する封止体と、
前記基板の前記外部表面に設置される複数の外接端子と、
を備えることを特徴とするウインドウ型BGAパッケージ。 - 前記第一チップは更に前記第一主面を被覆する不活性化層を有し、前記不活性化層は前記ダイアタッチ凹部の内に完全に埋め込まれ、且つ前記ダイアタッチ凹部の周縁は前記第一チップの外に位置するとともに、前記第一チップの前記側面群に緊密接近することにより、前記不活性化層の周辺縁部は前記ダイアタッチ部材に密封されることを特徴とする請求項1に記載のウインドウ型BGAパッケージ。
- 前記ダイアタッチ凹部の深さが前記ダイアタッチ部材と前記不活性化層との厚み合計より大きくなって前記第一チップの厚みより小さくなることにより、前記第一チップの一部はダイアタッチ凹部の内に埋め込まれることを特徴とする請求項2に記載のウインドウ型BGAパッケージ。
- 前記ダイアタッチ部材は更に前記スロットの内に拡散することを特徴とする請求項1に記載のウインドウ型BGAパッケージ。
- 前記ダイアタッチ部材は更に前記第一ボンディングワイヤ群を前記第一チップの一端に密封することを特徴とする請求項4に記載のウインドウ型BGAパッケージ。
- 前記基板は梯形ギャップを有し、前記梯形ギャップは前記外部表面と前記スロットとの側辺に形成されることを特徴とする請求項1に記載のウインドウ型BGAパッケージ。
- 前記第一チップは前記第一主面に形成した第一ボンディングパッド群を有し、前記第一ボンディングパッド群は前記スロットの内に照準を合わせて前記第一ボンディングワイヤ群と接合するのに用いられ、
背中合わせに前記第一チップの前記第一背面上に設置されて複数の第二ボンディングパッドを有する第二チップと、
前記第二ボンディングパッド群を前記基板に電気接続する第二ボンディングワイヤと、
をさらに備えることを特徴とする請求項1に記載のウインドウ型BGAパッケージ。 - 基板を提供し、前記基板は内部表面、外部表面、前記内部表面に形成したダイアタッチ凹部及び前記外部表面から前記ダイアタッチ凹部までを貫通するスロットを有し、且つ前記ダイアタッチ凹部の内にダイアタッチ部材を形成するステップと、
第一チップを設置し、前記第一チップは第一主面、第一背面及び前記第一主面と前記第一背面との間の複数の側面を有し、前記ダイアタッチ凹部に照準を合わせて前記ダイアタッチ部材で前記第一チップの前記第一主面を前記基板の前記内部表面に仮に貼り付けるステップと、
ワイヤボンディングを行って複数の第一ボンディングワイヤを形成し、前記第一ボンディングワイヤ群を前記スロットを通過させて前記第一チップを前記基板に電気接続するステップと、
前記第一チップに圧力を印加し、前記ダイアタッチ部材の形状をダイアタッチ凹部により制限することにより、前記ダイアタッチ部材が拡散して前記第一チップの側面群とダイアタッチ凹部の周縁との間の間隙に流れ込み、更に前記第一チップの前記側面群の一部までを被覆するダイアタッチ拡散ステップと、
封止体を形成し、前記封止体は前記基板の前記内部表面に形成されかつ前記スロットに十分に充填されて前記第一チップと前記第一ボンディングワイヤ群とを密封するステップと、
複数の外接端子を設置し、前記外接端子群は前記基板の前記外部表面に設置されるステップと、
を含むことを特徴とするウインドウ型BGAパッケージの製造方法。 - 前記第一チップは更に前記第一主面を被覆する不活性化層を有し、前記ダイアタッチ拡散ステップにおいて、前記不活性化層は前記ダイアタッチ凹部の内に完全に埋め込まれ、且つ前記ダイアタッチ凹部の周縁は前記第一チップの外に位置するが、前記第一チップの前記側面群に緊密接近することにより、前記不活性化層の周辺縁部は前記ダイアタッチ部材に密封されることを特徴とする請求項8に記載のウインドウ型BGAパッケージの製造方法。
- 前記ダイアタッチ拡散ステップにおいて、前記ダイアタッチ部材は更に前記スロットの内に拡散することを特徴とする請求項8に記載のウインドウ型BGAパッケージの製造方法。
- 前記ダイアタッチ部材は更に前記第一ボンディングワイヤ群を前記第一チップの一端に密封することを特徴とする請求項8に記載のウインドウ型BGAパッケージの製造方法。
- 前記第一チップは前記第一主面に形成した第一ボンディングパッド群を有し、前記第一ボンディングパッド群は前記スロットの内に照準を合わせて前記第一ボンディングワイヤ群と接合するのに用いられ、
更に、第二チップを設置し、前記第二チップは背中合わせに前記第一チップの前記第一背面上に設置されて複数の第二ボンディングパッドを有し、且つ複数の第二ボンディングワイヤを形成し、前記第二ボンディングワイヤ群は前記第二ボンディングパッド群を前記基板に電気接続するステップを含むことを特徴とする請求項8に記載のウインドウ型BGAパッケージの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008241434A JP5063542B2 (ja) | 2008-09-19 | 2008-09-19 | ウインドウ型bgaパッケージ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008241434A JP5063542B2 (ja) | 2008-09-19 | 2008-09-19 | ウインドウ型bgaパッケージ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010073994A true JP2010073994A (ja) | 2010-04-02 |
JP5063542B2 JP5063542B2 (ja) | 2012-10-31 |
Family
ID=42205494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008241434A Expired - Fee Related JP5063542B2 (ja) | 2008-09-19 | 2008-09-19 | ウインドウ型bgaパッケージ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5063542B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101819960A (zh) * | 2010-05-07 | 2010-09-01 | 日月光半导体制造股份有限公司 | 基板及应用其的半导体封装件与其制造方法 |
CN109257872A (zh) * | 2018-10-23 | 2019-01-22 | 广东晶科电子股份有限公司 | 一种Mini LED模组及其制作方法 |
CN113327899A (zh) * | 2021-04-22 | 2021-08-31 | 成都芯源系统有限公司 | 倒装芯片封装单元及封装方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61149334U (ja) * | 1985-03-05 | 1986-09-16 | ||
JPH02125628A (ja) * | 1988-11-04 | 1990-05-14 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH08264679A (ja) * | 1995-03-28 | 1996-10-11 | Mitsui High Tec Inc | 半導体装置 |
JP2002208656A (ja) * | 2001-01-11 | 2002-07-26 | Mitsubishi Electric Corp | 半導体装置 |
JP2006073652A (ja) * | 2004-08-31 | 2006-03-16 | Shinko Electric Ind Co Ltd | 半導体装置 |
JP2006344677A (ja) * | 2005-06-07 | 2006-12-21 | Toshiba Corp | 半導体装置 |
-
2008
- 2008-09-19 JP JP2008241434A patent/JP5063542B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61149334U (ja) * | 1985-03-05 | 1986-09-16 | ||
JPH02125628A (ja) * | 1988-11-04 | 1990-05-14 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH08264679A (ja) * | 1995-03-28 | 1996-10-11 | Mitsui High Tec Inc | 半導体装置 |
JP2002208656A (ja) * | 2001-01-11 | 2002-07-26 | Mitsubishi Electric Corp | 半導体装置 |
JP2006073652A (ja) * | 2004-08-31 | 2006-03-16 | Shinko Electric Ind Co Ltd | 半導体装置 |
JP2006344677A (ja) * | 2005-06-07 | 2006-12-21 | Toshiba Corp | 半導体装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101819960A (zh) * | 2010-05-07 | 2010-09-01 | 日月光半导体制造股份有限公司 | 基板及应用其的半导体封装件与其制造方法 |
CN101819960B (zh) * | 2010-05-07 | 2012-04-18 | 日月光半导体制造股份有限公司 | 基板及应用其的半导体封装件与其制造方法 |
CN109257872A (zh) * | 2018-10-23 | 2019-01-22 | 广东晶科电子股份有限公司 | 一种Mini LED模组及其制作方法 |
CN109257872B (zh) * | 2018-10-23 | 2024-03-26 | 广东晶科电子股份有限公司 | 一种Mini LED模组及其制作方法 |
CN113327899A (zh) * | 2021-04-22 | 2021-08-31 | 成都芯源系统有限公司 | 倒装芯片封装单元及封装方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5063542B2 (ja) | 2012-10-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100532179B1 (ko) | 집적 회로 패키지를 위한 칩 규모 볼 그리드 어레이 | |
TWI628750B (zh) | 功率覆蓋結構及其製造方法 | |
TWI613774B (zh) | 功率覆蓋結構及其製造方法 | |
JP2833996B2 (ja) | フレキシブルフィルム及びこれを有する半導体装置 | |
JP4110189B2 (ja) | 半導体パッケージ | |
CN108109927A (zh) | 半导体器件及其制造方法 | |
US7786568B2 (en) | Window BGA semiconductor package | |
JP5063542B2 (ja) | ウインドウ型bgaパッケージ及びその製造方法 | |
CN101635280B (zh) | 窗口型球栅阵列封装构造及其制造方法 | |
JP5097174B2 (ja) | 半導体集積回路装置の製造方法 | |
JP3899755B2 (ja) | 半導体装置 | |
JP3293202B2 (ja) | 半導体装置及びその製造方法 | |
JP2008235492A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2002324873A (ja) | 半導体装置及びその製造方法 | |
JP2005093635A (ja) | 樹脂封止型半導体装置 | |
JPH10233417A (ja) | 半導体装置及びその製造方法 | |
JPH0974149A (ja) | 小型パッケージ及びその製造方法 | |
JP2000150696A (ja) | 半導体パッケージの製造方法 | |
JP3589093B2 (ja) | 放熱板兼補強板付きtabテープ及び半導体装置 | |
JPH1022411A (ja) | 半導体装置及びその製造方法 | |
JP4872736B2 (ja) | 電子デバイスの接続方法 | |
US7868433B2 (en) | Low stress cavity package | |
JP4397920B2 (ja) | 半導体集積回路装置の製造方法 | |
JP2006351607A (ja) | 回路基板及びその製造方法、並びに半導体パッケージの製造方法 | |
JP3257931B2 (ja) | 半導体パッケージとその製造方法および半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110621 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110624 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110905 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120522 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120529 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120629 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120702 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120725 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120807 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150817 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |