JP2010073893A - Semiconductor device and production process thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which can fully meet the requirement even when the number of external connection terminals needs to be increased due to high packaging and to provide a production process thereof. <P>SOLUTION: A semiconductor device 10 includes chips 30, 32 which are laminated in a face-down and face-up mode respectively to an opening OP of a lead frame 20. An electrode pad 33 of the chip 32 is connected to a lead 22 through a wire 34. Furthermore, a laminated wiring layer 40 having the chip 30 and the lead frame 20 mounted on one of the sides and a sealing resin layer 50 which seals the chips 30 and 32, the lead frame 20, or the like are also included. The wiring pattern drawn from the electrode pad 31 and lead 22 of the chip 30 is electrically connected to a pad 44P which is arranged at the other side of the laminated wiring layer 40. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関し、特に、複数の半導体素子が積層されて配線基板に搭載された構造を有する半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a structure in which a plurality of semiconductor elements are stacked and mounted on a wiring board and a manufacturing method thereof.

以下の記述では、「配線基板」は、半導体素子を搭載する役割を果たすことから、便宜上、「半導体パッケージ」もしくは単に「パッケージ」ともいう。   In the following description, the “wiring substrate” plays a role of mounting a semiconductor element, and is therefore also referred to as “semiconductor package” or simply “package” for convenience.

電子機器や電子部品装置の小型化・高機能化の要求に伴い、それに用いられる半導体装置の小型化（薄型化）、高密度化、多ピン化（多端子化）が進んでいる。このような半導体装置の一つとして、リードフレーム上に半導体素子（チップ）が搭載された構造を有したものがあり、その代表的な形態として、ＱＦＮ(Quad Flat Non-Leaded package)やＳＯＮ(Small Outline Non-Leaded package)等のリードレス・パッケージがある。   With the demand for miniaturization and high functionality of electronic devices and electronic component devices, miniaturization (thinning), high density, and multiple pins (multiple terminals) of semiconductor devices used therefor are progressing. One of such semiconductor devices has a structure in which a semiconductor element (chip) is mounted on a lead frame, and typical examples thereof include QFN (Quad Flat Non-Leaded Package) and SON ( There are leadless packages such as Small Outline Non-Leaded package).

かかるＱＦＮ等のパッケージ構造を有した半導体装置を作製する場合、その基本的なプロセスとして、リードフレームのダイパッド部に半導体素子を搭載する処理（ダイ・ボンディング、又はダイ・アタッチ）、半導体素子の電極パッドとリードフレームのリード部とをボンディングワイヤにより接続する処理（ワイヤ・ボンディング）、半導体素子等を封止樹脂により封止する処理（モールディング）、リードフレームを各パッケージ単位に分割する処理（ダイシング）などを含む。モールディングの形態としては、個々のパッケージ毎に樹脂封止を行う個別モールディングと、複数個のパッケージ単位で樹脂封止を行う一括モールディングがある。   When manufacturing a semiconductor device having such a package structure such as QFN, as a basic process, a process of mounting a semiconductor element on a die pad portion of a lead frame (die bonding or die attach), an electrode of the semiconductor element A process of connecting the pad and the lead portion of the lead frame with a bonding wire (wire bonding), a process of sealing a semiconductor element or the like with a sealing resin (molding), and a process of dividing the lead frame into package units (dicing) Etc. As a form of molding, there are an individual molding in which resin sealing is performed for each individual package and a collective molding in which resin sealing is performed in units of a plurality of packages.

かかる従来技術に関連する技術としては、例えば、特許文献１に記載されるように、積層された複数の半導体素子と、インナーリードを有するリードフレームと、各半導体素子同士及びこれらとリードフレームのインナーリードを接続した複数のワイヤと、これら各部材を封止する樹脂体とを備えた半導体装置において、最下位の半導体素子の裏面とリードフレームの一部を露出させるようにしたものがある。
特開２００６−２６１５０９号公報 As a technique related to such a conventional technique, for example, as described in Patent Document 1, a plurality of stacked semiconductor elements, a lead frame having an inner lead, each semiconductor element, and an inner part of these and the lead frame. In a semiconductor device including a plurality of wires to which leads are connected and a resin body that seals these members, there is one in which a back surface of a lowermost semiconductor element and a part of a lead frame are exposed.
JP 2006-261509 A

ＱＦＮ等のパッケージ構造を有した半導体装置のプロセスでは、銅（Ｃｕ）等の金属板をプレス加工等により所要の形状に成形してリードフレームを得るようにしているため、このリードフレームの一部に画定されるリード部（外部接続端子）の数は、リードフレームの加工技術（どれくらいのパターン幅でどれくらいの数のリード部を形成することが可能であるかの技術レベル）に依存する。   In the process of a semiconductor device having a package structure such as QFN, a lead frame is obtained by forming a metal plate such as copper (Cu) into a required shape by pressing or the like. The number of lead portions (external connection terminals) defined in (1) depends on the lead frame processing technology (technical level of how many lead portions can be formed with what pattern width).

つまり、現状の技術では、リードフレームのリード部（半導体装置の外部接続端子）の数がリードフレームを加工可能な範囲に制限されるといった課題があった。   That is, the current technology has a problem that the number of lead portions (external connection terminals of the semiconductor device) of the lead frame is limited to a range in which the lead frame can be processed.

その一方で、近年のダウンサイジングの進化の中で集積度が高まったことにより入出力数が増加し、より多くの外部接続端子を必要とするようになっている。特に、ＭＰＵ（マイクロプロセッサユニット）等の能動的なＩＣチップを搭載するパッケージでは、電源電流の増大も著しく、それに応じてチップに電力を供給するための外部接続端子の数も多く割り当てられ、パッケージ全体の端子数の半分以上を占めている。つまり、信号の入出力用として使用できる端子は残りの半分以下に限られている。また、パッケージの小型化により、パッケージに組み込める外部接続端子の数は限られてくるため、従来のパッケージでは十分な数の外部接続端子を確保していくのは困難となっているのが現状である。   On the other hand, the number of inputs / outputs has increased due to the increase in the degree of integration in the recent evolution of downsizing, and more external connection terminals are required. In particular, in a package on which an active IC chip such as an MPU (microprocessor unit) is mounted, the power supply current is remarkably increased, and the number of external connection terminals for supplying power to the chip is allocated accordingly, and the package It accounts for more than half of the total number of terminals. That is, the terminals that can be used for signal input / output are limited to the remaining half or less. In addition, since the number of external connection terminals that can be incorporated into a package is limited due to the downsizing of the package, it is difficult to secure a sufficient number of external connection terminals with conventional packages. is there.

本発明は、かかる従来技術における課題に鑑み創作されたもので、高密度化等の要求に伴い外部接続端子の数を増やす必要が生じた場合でもその要求に十分応えることができる半導体装置及びその製造方法を提供することを目的とする。   The present invention was created in view of the problems in the prior art, and a semiconductor device that can sufficiently meet the demand even when it is necessary to increase the number of external connection terminals in accordance with a demand for higher density and the like, and its An object is to provide a manufacturing method.

上述した従来技術の課題を解決するため、本発明の一形態に係る半導体装置は、開口部を有し、該開口部の周囲にリード部が櫛歯状に延在するように成形されたリードフレームと、前記リードフレームの開口部に、フェイスダウンの態様で配置された第１の半導体素子と、前記第１の半導体素子上にフェイスアップの態様で搭載され、その電極パッドがワイヤを介して前記リードフレームのリード部に接続された第２の半導体素子と、前記第１の半導体素子及び前記リードフレームをその一面側に搭載する態様で設けられた積層配線層と、前記積層配線層上の前記リードフレームと前記第１、第２の半導体素子及び前記ワイヤを埋め込むように形成された封止樹脂層とを備え、前記積層配線層は、前記第１の半導体素子の電極パッド及び前記リードフレームのリード部からそれぞれひき出された配線パターンが、前記積層配線層の他面側に設けられるパッド部と電気的に繋がるようにそれぞれパターン形成された複数の配線層を含むことを特徴とする。   In order to solve the above-described problems of the related art, a semiconductor device according to one embodiment of the present invention has an opening, and the lead is formed so that the lead extends around the opening in a comb-like shape. A frame, a first semiconductor element arranged in a face-down manner in an opening of the lead frame, and a face-up manner mounted on the first semiconductor element, and electrode pads thereof are connected via wires A second semiconductor element connected to a lead portion of the lead frame; a laminated wiring layer provided in a mode of mounting the first semiconductor element and the lead frame on one surface thereof; and The lead frame, the first and second semiconductor elements, and a sealing resin layer formed so as to embed the wires, and the laminated wiring layer includes the electrode pads of the first semiconductor element and the Each of the wiring patterns drawn out from the lead portion of the card frame includes a plurality of wiring layers that are respectively patterned so as to be electrically connected to a pad portion provided on the other surface side of the laminated wiring layer. .

この形態に係る半導体装置の構成によれば、パッケージとしての役割を果たす積層配線層上でリードフレームの開口部にそれぞれフェイスダウン及びフェイスアップの態様で第１及び第２の半導体素子が積層配置され、第２の半導体素子の電極パッドとリードフレームのリード部とがワイヤを介して接続されると共に、積層配線層上で各半導体素子（ワイヤを含む）及びリードフレームを埋め込むように封止樹脂で封止されている。さらに、積層配線層を構成する各配線層は、第１の半導体素子の電極パッドとリードフレームのリード部からそれぞれひき出された配線パターンが、積層配線層の他面側（外部接続端子が接合される面側）に設けられるパッド部と電気的に繋がるようにそれぞれパターン形成されている。   According to the configuration of the semiconductor device according to this aspect, the first and second semiconductor elements are stacked and arranged in the face-down and face-up manner on the opening of the lead frame on the multilayer wiring layer serving as a package, respectively. The electrode pad of the second semiconductor element and the lead portion of the lead frame are connected via a wire, and each semiconductor element (including the wire) and the lead frame are embedded with a sealing resin on the laminated wiring layer. It is sealed. Further, each wiring layer constituting the laminated wiring layer has a wiring pattern drawn out from the electrode pad of the first semiconductor element and the lead portion of the lead frame, and the other side of the laminated wiring layer (external connection terminals are joined). The pattern is formed so as to be electrically connected to the pad portion provided on the surface side).

これによって、従来形のパッケージでは実現できなかったファンアウト構造のパッケージ（積層配線層）を実現することができる。従って、高密度化等の要求に伴い外部接続端子の数を増やす必要が生じた場合でも、従来のようにリードフレームを加工可能な範囲に制限されることなく、また従来形のパッケージと同じサイズで、その要求に十分応えることができる。   As a result, a fan-out package (laminated wiring layer) that could not be realized with a conventional package can be realized. Therefore, even if it is necessary to increase the number of external connection terminals due to demands for higher density, the lead frame can be processed in the same way as in the past, and the same size as the conventional package Therefore, it can fully meet the demand.

また、本発明の他の形態によれば、上記の形態に係る半導体装置を製造する方法が提供される。この半導体装置の製造方法は、開口部を有し、該開口部の周囲にリード部が櫛歯状に延在するように成形されたリードフレームを、フィルム状の基材に貼り付けたものを用意する工程と、前記基材上の、前記リードフレームの開口部に対応する部分に、第１の半導体素子をフェイスダウンの態様で搭載する工程と、前記第１の半導体素子上に第２の半導体素子をフェイスアップの態様で搭載し、さらに該第２の半導体素子の電極パッドと前記リードフレームのリード部とをワイヤにより接続する工程と、前記基材上の前記リードフレームと前記第１、第２の半導体素子及び前記ワイヤを埋め込むように封止樹脂で封止する工程と、前記基材を除去する工程と、前記第１の半導体素子の電極パッド及び前記リードフレームのリード部からそれぞれ配線パターンをひき出し、以降、所要の数の配線層を積層する工程であって、前記配線パターンが、積層後の配線層の露出する面側に設けられるパッド部と電気的に繋がるように各配線層を積層する工程とを含むことを特徴とする。   Moreover, according to the other form of this invention, the method of manufacturing the semiconductor device which concerns on said form is provided. In this method of manufacturing a semiconductor device, an opening is provided, and a lead frame formed so that a lead extends around the opening in a comb-like shape is attached to a film-like substrate. A step of preparing, a step of mounting the first semiconductor element in a face-down manner on a portion of the base material corresponding to the opening of the lead frame, and a second on the first semiconductor element. Mounting the semiconductor element in a face-up manner, and further connecting the electrode pad of the second semiconductor element and the lead portion of the lead frame with a wire; the lead frame on the substrate; and the first, A step of sealing with a sealing resin so as to embed the second semiconductor element and the wire, a step of removing the base material, and an electrode pad of the first semiconductor element and a lead portion of the lead frame, respectively. A step of laminating a wiring pattern, and thereafter laminating a required number of wiring layers, and each wiring pattern is electrically connected to a pad portion provided on the exposed surface side of the wiring layer after lamination. And a step of laminating wiring layers.

本発明に係る半導体装置及びその製造方法の他の構成上の特徴及びそれに基づく有利な利点等については、以下に記述する発明の実施の形態を参照しながら説明する。   Other structural features of the semiconductor device and the manufacturing method thereof according to the present invention and advantageous advantages based thereon will be described with reference to embodiments of the invention described below.

以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。   DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described with reference to the accompanying drawings.

（第１の実施形態及びその変形例…図１〜図６参照）
図１は本発明の第１の実施形態に係る半導体装置の構成を断面図の形態で示したものである。 (1st Embodiment and its modification ... Refer FIGS. 1-6)
FIG. 1 shows the configuration of a semiconductor device according to a first embodiment of the present invention in the form of a sectional view.

本実施形態に係る半導体装置１０は、基本的には、開口部ＯＰを備えたリードフレーム２０と、このリードフレーム２０の開口部ＯＰに２段に積層配置されたＩＣチップ（代表的にはシリコン（Ｓｉ）チップ）３０及び３２と、各チップ３０，３２（直接的には下側のチップ３０）及びリードフレーム２０を搭載する態様で設けられた積層配線層４０と、この積層配線層４０上で各チップ３０，３２及びリードフレーム２０を埋め込むように形成された封止樹脂（層）５０とを備えて構成されている。各チップ３０，３２は、後述するようにデバイスプロセスを用いてシリコンウエハに複数のデバイスが作り込まれた当該ウエハを各デバイス単位にダイシング（個片化）して得られたシリコンチップ（「ダイ」ともいう。）である。   The semiconductor device 10 according to the present embodiment basically includes a lead frame 20 having an opening OP, and IC chips (typically silicon) arranged in two stages in the opening OP of the lead frame 20. (Si) chips) 30 and 32, each of the chips 30, 32 (directly the lower chip 30) and the lead frame 20, and a laminated wiring layer 40 provided on the laminated wiring layer 40. And the sealing resin (layer) 50 formed so as to embed each of the chips 30 and 32 and the lead frame 20. As will be described later, each of the chips 30 and 32 is a silicon chip (“die”) obtained by dicing (dividing into pieces) each wafer in which a plurality of devices are formed on a silicon wafer using a device process. Is also called.).

リードフレーム２０は、搭載される各チップ３０，３２の大きさ（ダイサイズ）よりも十分に大きな開口部ＯＰを備えており、図２（ｂ）に示すように所要の形状にパターニング形成されている。図２（ｂ）の例では、最終的に個々の半導体装置１０として分割されるべき部分に対応するリードフレーム部分のみを示しており、破線で囲んだ矩形状の部分３２Ｌは、上側に配置されるチップ３２の外形（実装エリア）を表している。リードフレーム２０は、開口部ＯＰの周囲の少なくとも一部分（図２（ｂ）の例では左右方向に対向する２辺）において所要の数のリード部２２が櫛歯状に延在するように成形されている。個々のリード部２２は、ボンディングワイヤ３４（図１）を介してチップ３２の対応する電極パッド３３に接続されるインナーリード部と、後述する外部接続端子に接続されるアウターリード部とから構成されている。また、リードフレーム２０の開口部ＯＰの周辺近傍の部分には、その対角線方向に対向する２箇所に、ダイ・アタッチの際の位置合わせ用として利用される小さな孔２４が設けられている。   The lead frame 20 has an opening OP that is sufficiently larger than the size (die size) of each of the chips 30 and 32 to be mounted, and is patterned and formed into a required shape as shown in FIG. Yes. In the example of FIG. 2B, only a lead frame portion corresponding to a portion to be finally divided as each semiconductor device 10 is shown, and a rectangular portion 32L surrounded by a broken line is arranged on the upper side. The outer shape (mounting area) of the chip 32 is shown. The lead frame 20 is formed such that a required number of lead portions 22 extend in a comb shape at least at a part around the opening OP (two sides facing in the left-right direction in the example of FIG. 2B). ing. Each lead portion 22 includes an inner lead portion connected to a corresponding electrode pad 33 of the chip 32 via a bonding wire 34 (FIG. 1) and an outer lead portion connected to an external connection terminal described later. ing. In addition, in the vicinity of the periphery of the opening OP of the lead frame 20, small holes 24 used for alignment at the time of die attachment are provided at two locations facing the diagonal direction.

このリードフレーム２０は、上側に配置されるチップ３２の電極パッド３３を外部接続端子に接続するための中継端子としての役割の他に、本装置１０（特定的には積層配線層４０）の反りを防止するための補強材としても利用される。このため、リードフレーム２０は、十分な機械的強度（剛性）を有した材料で熱膨張係数の小さいものから形成されているのが望ましい。例えば、銅（Ｃｕ）又はその合金（Ｃｕ−鉄（Ｆｅ）−燐（Ｐ）等）や、鉄（Ｆｅ）又はその合金（４２％ニッケル（Ｎｉ）−Ｆｅ合金等）などを用いることができる。   The lead frame 20 serves as a relay terminal for connecting the electrode pad 33 of the chip 32 disposed on the upper side to the external connection terminal, and also warps the device 10 (specifically, the laminated wiring layer 40). It is also used as a reinforcing material for preventing the above. For this reason, the lead frame 20 is desirably formed of a material having a sufficient mechanical strength (rigidity) and having a small thermal expansion coefficient. For example, copper (Cu) or an alloy thereof (Cu-iron (Fe) -phosphorus (P) or the like), iron (Fe) or an alloy thereof (42% nickel (Ni) -Fe alloy or the like), or the like can be used. .

本装置１０に内蔵される各チップのうち下側に配置されるチップ３０は、その電極パッド（端子）３１が形成されている側の面を下にしたフェイスダウンの態様で実装され、上側に配置されるチップ３２は、その電極パッド（端子）３３が形成されている側の面を上にしたフェイスアップの態様で実装されている。つまり、各チップ３０，３２は、各々の裏面を背中合わせにした状態で積層されている。   Of the chips built in the device 10, the chip 30 arranged on the lower side is mounted in a face-down manner with the surface on which the electrode pads (terminals) 31 are formed facing down, and on the upper side. The chip 32 to be disposed is mounted in a face-up manner with the surface on which the electrode pad (terminal) 33 is formed facing up. That is, the chips 30 and 32 are stacked with their back surfaces back to back.

以下の記述では、便宜上、フェイスダウンの態様で実装されるチップ３０を「下側チップ」、フェイスアップの態様で実装されるチップ３２を「上側チップ」ともいう。   In the following description, for convenience, the chip 30 mounted in a face-down manner is also referred to as a “lower chip”, and the chip 32 mounted in a face-up manner is also referred to as an “upper chip”.

本実施形態では、上側チップ３２は、最大でも下側チップ３０と同じ大きさ（ダイサイズ）のものを選定している。下側チップ３０は、積層配線層４０に直接搭載される形で実装されており、その電極パッド３１から直接ひき出された配線パターンが積層配線層４０の最上層の配線層を構成している。一方、上側チップ３２の電極パッド３３は、ボンディングワイヤ３４を介してリードフレーム２０のリード部２２（インナーリード部）に接続されている。   In the present embodiment, the upper chip 32 is selected to have the same size (die size) as the lower chip 30 at the maximum. The lower chip 30 is mounted so as to be directly mounted on the laminated wiring layer 40, and the wiring pattern directly drawn out from the electrode pad 31 constitutes the uppermost wiring layer of the laminated wiring layer 40. . On the other hand, the electrode pads 33 of the upper chip 32 are connected to the lead portions 22 (inner lead portions) of the lead frame 20 through bonding wires 34.

積層配線層４０は、図示のようにチップ３０，３２を搭載する役割を果たすことから、機能的には配線基板（パッケージ）と同等である。この積層配線層４０は、所要の数の配線層（図示の例では、配線層４２，４４）がそれぞれ絶縁層４１，４３を介在させて積層され、各絶縁層４１，４３に形成されたビアホールに充填された導体（配線層４２，４４を構成する材料の一部分）を介して層間接続された構造を有している。積層配線層４０の最上層の配線層（図示の例では配線層４２）は、搭載された下側チップ３０の電極パッド３１から直接ひき出されている。つまり、当該電極パッド３１に接続されるように配線層４２がパターン形成されている。配線層４２，４４の材料としては典型的に銅（Ｃｕ）が用いられ、絶縁層４１，４３の材料としてはエポキシ系樹脂が用いられる。   Since the laminated wiring layer 40 plays a role of mounting the chips 30 and 32 as illustrated, it is functionally equivalent to a wiring board (package). In this laminated wiring layer 40, a required number of wiring layers (in the example shown, wiring layers 42 and 44) are laminated with insulating layers 41 and 43 interposed therebetween, and via holes formed in the insulating layers 41 and 43, respectively. Are connected to each other through a conductor filled in (a part of the material constituting the wiring layers 42 and 44). The uppermost wiring layer (wiring layer 42 in the illustrated example) of the laminated wiring layer 40 is directly pulled out from the electrode pad 31 of the mounted lower chip 30. That is, the wiring layer 42 is patterned so as to be connected to the electrode pad 31. Typically, copper (Cu) is used as the material of the wiring layers 42 and 44, and epoxy resin is used as the material of the insulating layers 41 and 43.

また、積層配線層４０の最下層の配線層（図示の例では配線層４４）には、所要の箇所にパッド部４４Ｐが画定されている。パッド部４４Ｐは、リードフレーム２０の開口部ＯＰ（チップ搭載エリア）の下方に対応する面だけでなくその外側エリアに対応する面にも配置されている。さらに、積層配線層４０のパッド部４４Ｐを露出させて表面を覆うように保護膜としてのソルダレジスト層４５が形成されている。   Further, a pad portion 44P is defined at a required position in the lowermost wiring layer (wiring layer 44 in the illustrated example) of the laminated wiring layer 40. The pad portion 44P is disposed not only on the surface corresponding to the lower side of the opening OP (chip mounting area) of the lead frame 20, but also on the surface corresponding to the outer area thereof. Further, a solder resist layer 45 as a protective film is formed so as to expose the pad portion 44P of the laminated wiring layer 40 and cover the surface.

このソルダレジスト層４５から露出するパッド部４４Ｐには、本装置１０をマザーボード等の実装用基板に実装する際に使用されるはんだボールやピン等の外部接続端子４６が接合されるので、パッド部（Ｃｕ）４４Ｐ上にニッケル（Ｎｉ）めっき及び金（Ａｕ）めっきをこの順に施しておく。これは、外部接続端子４６を接合したときのコンタクト性を良くするためと、パッド部４４Ｐを構成するＣｕとの密着性を高め、ＣｕがＡｕ層中へ拡散するのを防止するためである。つまり、パッド部４４ＰはＣｕ／Ｎｉ／Ａｕの３層構造となっている。   The pad portion 44P exposed from the solder resist layer 45 is joined with an external connection terminal 46 such as a solder ball or a pin used when the apparatus 10 is mounted on a mounting substrate such as a mother board. Nickel (Ni) plating and gold (Au) plating are applied on (Cu) 44P in this order. This is to improve the contact property when the external connection terminal 46 is joined, to improve the adhesion with Cu constituting the pad portion 44P, and to prevent Cu from diffusing into the Au layer. That is, the pad portion 44P has a three-layer structure of Cu / Ni / Au.

なお、図示の例ではパッド部４４Ｐ上に外部接続端子４６を設けているが、これは必ずしも設ける必要はない。要は、必要なときに外部接続端子を接合できるように当該パッド部４４Ｐが露出していれば十分である。   In the illustrated example, the external connection terminal 46 is provided on the pad portion 44P, but this is not necessarily provided. In short, it is sufficient that the pad portion 44P is exposed so that the external connection terminals can be joined when necessary.

このように積層配線層４０は、搭載される下側チップ３０の電極パッド３１及びリードフレーム２０のリード部２２（このリード部２２にワイヤ３４を介して上側チップ３２の電極パッド３３が接続されている）と、マザーボード等に実装する際に用いられる外部接続端子４６とを整合させる（つまり、再配線を行う）役割を果たし、図示のように、外部接続端子４６のエリアがチップ搭載エリアの周囲に拡張された「ファンアウト」の形態を有している。つまり、外部接続端子４６は、本装置１０の実装面側の全面に亘り「グリッドアレイ」の態様で設けられている。   As described above, the laminated wiring layer 40 includes the electrode pad 31 of the lower chip 30 and the lead part 22 of the lead frame 20 (the electrode pad 33 of the upper chip 32 is connected to the lead part 22 via the wire 34). And the external connection terminal 46 used for mounting on a motherboard or the like is matched (that is, rewiring is performed), and the area of the external connection terminal 46 is around the chip mounting area as shown in the figure. It has the form of “fan-out” extended to That is, the external connection terminals 46 are provided in the form of a “grid array” over the entire mounting surface side of the apparatus 10.

積層配線層４０上で各チップ３０，３２及びリードフレーム２０を埋め込むように形成された封止樹脂（層）５０は、各チップ３０，３２と積層配線層４０の一体的な構造を保持し、補強材として機能するリードフレーム２０と協働してこの一体的な構造を固定化するためのものである。封止樹脂５０の材料としては、例えば、モールド樹脂として一般に使用されている熱硬化性エポキシ樹脂や、アンダーフィル樹脂として一般に使用されている液状エポキシ樹脂等を用いることができる。   A sealing resin (layer) 50 formed so as to embed each chip 30, 32 and the lead frame 20 on the laminated wiring layer 40 holds an integral structure of each chip 30, 32 and the laminated wiring layer 40, This is to fix the integrated structure in cooperation with the lead frame 20 functioning as a reinforcing material. As a material of the sealing resin 50, for example, a thermosetting epoxy resin generally used as a mold resin, a liquid epoxy resin generally used as an underfill resin, or the like can be used.

次に、本実施形態に係る半導体装置１０（図１）を製造する方法について、その製造工程の一例を示す図２〜図４を参照しながら説明する。   Next, a method for manufacturing the semiconductor device 10 (FIG. 1) according to the present embodiment will be described with reference to FIGS.

先ず最初の工程では（図２参照）、搭載すべき下側チップ３０の大きさ（ダイサイズ）に応じてそのサイズよりも十分に大きな開口部ＯＰを備えたリードフレーム２０を用意する。このリードフレーム２０を構成する材料としては、上述したように十分な機械的強度を有し、さらに熱膨張係数の小さい材料であれば十分である。例えば、銅（Ｃｕ）の薄板を用意し、この金属（Ｃｕ）板をプレス加工もしくはエッチング加工により、図２（ｂ）に示すように開口部ＯＰの周囲の対向する２辺において所要の数のリード部２２が櫛歯状に延在するように成形する。図示の例では、簡単化のために１つの開口部ＯＰ（最終的に個々の半導体装置１０として分割されるべき部分に対応するリードフレーム部分）のみを示しているが、実際には複数の開口部ＯＰがアレイ状に配列されている。   First, in the first step (see FIG. 2), a lead frame 20 having an opening OP sufficiently larger than the size is prepared according to the size (die size) of the lower chip 30 to be mounted. As a material constituting the lead frame 20, a material having sufficient mechanical strength and a low thermal expansion coefficient as described above is sufficient. For example, a copper (Cu) thin plate is prepared, and this metal (Cu) plate is pressed or etched to obtain a required number of opposite sides around the opening OP as shown in FIG. It shape | molds so that the lead part 22 may extend in a comb-tooth shape. In the illustrated example, only one opening OP (a lead frame portion corresponding to a portion to be finally divided as each semiconductor device 10) is shown for the sake of simplicity. The parts OP are arranged in an array.

次に、このようにして用意されたリードフレーム２０を、片面に粘着剤が塗布されたフィルム状の基材（例えば、ポリイミド樹脂、ポリエステル樹脂等からなるテープ）６０の粘着剤が塗布されている側の面に貼り付ける。このテープ６０は、下側チップ３０を規定の位置に搭載（保持）するための一時的な基材としての役割を果たす。また、テープ６０は、後の段階で行うパッケージの組立て工程においてモールディングの際に封止樹脂のフレーム裏面への漏れ出し（「モールドフラッシュ」ともいう。）を防止するための部材としても利用される。   Next, the lead frame 20 prepared in this manner is coated with a pressure sensitive adhesive of a film-like base material (for example, a tape made of polyimide resin, polyester resin, etc.) 60 coated with pressure sensitive adhesive on one side. Affix to the side surface. The tape 60 serves as a temporary base material for mounting (holding) the lower chip 30 at a predetermined position. The tape 60 is also used as a member for preventing leakage of sealing resin to the back surface of the frame (also referred to as “mold flash”) during molding in a package assembly process performed at a later stage. .

次の工程では（図３（ａ）参照）、リードフレーム２０のテープ６０が貼り付けられている側の面を下にして保持用の治具（図示せず）で保持し、あらかじめ別工程で作製しておいたシリコンチップ（下側チップ３０）を、その電極パッド３１が形成されている側の面を下にしたフェイスダウンの態様で、リードフレーム２０の開口部ＯＰに対応する部分のテープ６０上（粘着剤が塗布されている側の面）に搭載する（ダイ・アタッチ）。本実施形態では、搭載するチップ３０の厚さをリードフレーム２０の厚さと同じになるように選定している。   In the next step (see FIG. 3A), the lead frame 20 is held with a holding jig (not shown) with the surface of the lead frame 20 to which the tape 60 is attached facing down. A portion of the tape corresponding to the opening OP of the lead frame 20 in a face-down manner in which the prepared silicon chip (lower chip 30) is faced down on the surface on which the electrode pads 31 are formed. Mounted on 60 (surface on which the adhesive is applied) (die attach). In this embodiment, the thickness of the chip 30 to be mounted is selected to be the same as the thickness of the lead frame 20.

例えば、１２インチの大きさのシリコンウエハに対し、その一方の面側に所要のデバイスプロセスを施して複数のデバイスをアレイ状に作り込み、そのデバイスが形成されている側の面に窒化シリコン（ＳｉＮ）やリンガラス（ＰＳＧ）等からなるパッシベーション膜を形成し、各デバイス上に所要のパターンで形成されたアルミニウム（Ａｌ）の配線層の一部分に画定される電極パッド３１に対応する部分のパッシベーション膜をレーザ等により除去し、さらにウエハを所定の厚さ（リードフレーム２０の厚さと同じ厚さ）に薄く研削した後、ダイサー等により各デバイス単位に個片化することで、一方の面に電極パッド３１が露出したチップ（ダイ）３０を得ることができる。   For example, a silicon wafer having a size of 12 inches is subjected to a required device process on one surface side to form a plurality of devices in an array, and silicon nitride ( A passivation film made of SiN), phosphor glass (PSG), or the like is formed, and a portion corresponding to the electrode pad 31 defined in a part of an aluminum (Al) wiring layer formed in a predetermined pattern on each device is passivated. After removing the film with a laser or the like and further grinding the wafer thinly to a predetermined thickness (the same thickness as the lead frame 20), it is separated into individual devices by a dicer or the like, so that A chip (die) 30 with the electrode pad 31 exposed can be obtained.

各デバイス単位に個片化する際には、そのウエハを、ダイシング用フレームに支持されたダイシング用テープ上に、ダイ・アタッチ・フィルムを介在させて、ウエハのデバイスが作り込まれている側と反対側の面を接着させて搭載し、ダイサーのブレードにより、各デバイスの領域を画定する線に沿ってウエハを切断した後、切断分割された各チップ３０をピックアップする。その際、個々のチップ３０にはダイ・アタッチ・フィルムが付いているが、図３（ａ）の例ではその図示を省略している。   When singulating each device unit, the wafer is formed on a dicing tape supported by a dicing frame with a die attach film interposed between the wafer and the side on which the device is fabricated. The opposite surface is bonded and mounted, and the wafer is cut along a line defining the area of each device by a dicer blade, and then each chip 30 that has been cut and divided is picked up. At that time, although the die attach film is attached to each chip 30, the illustration thereof is omitted in the example of FIG.

下側チップ３０をテープ６０上の規定の位置に搭載する際には、あらかじめリードフレーム２０の所定の位置に設けておいた位置合わせ用の孔２４（図２（ｂ）参照）を顕微鏡等で読み取り、その検出位置に従って当該チップ３０を搭載する。   When the lower chip 30 is mounted at a predetermined position on the tape 60, an alignment hole 24 (see FIG. 2B) provided in a predetermined position of the lead frame 20 in advance with a microscope or the like. Read and mount the chip 30 according to the detection position.

次の工程では（図３（ｂ）参照）、あらかじめ別工程で作製しておいたシリコンチップ（上側チップ３２）を、その電極パッド３３が形成されている側の面を上にしたフェイスアップの態様で、下側チップ３０上に搭載する。その際、各チップ３０，３２の裏面にはダイ・アタッチ・フィルムが付いているので、その粘着性を利用して各チップ３０，３２を背中合わせにした状態で規定の位置に保持することができる。搭載する上側チップ３２は、下側チップ３０の場合と同様のデバイスプロセスを用いて作製することができる。   In the next process (see FIG. 3B), a silicon chip (upper chip 32) prepared in a separate process in advance is face-up with the surface on which the electrode pad 33 is formed facing up. In this manner, it is mounted on the lower chip 30. At this time, since the die attach film is attached to the back surface of each chip 30 and 32, the chips 30 and 32 can be held in a specified position in a state where they are back to back using the adhesiveness. . The upper chip 32 to be mounted can be manufactured using the same device process as that of the lower chip 30.

さらに、上側チップ３２の電極パッド（端子）３３とリードフレーム２０の対応するリード部２２（インナーリード部）とをボンディングワイヤ３４により電気的に接続する。これによって、上側チップ３２が実装されたことになる。   Further, the electrode pads (terminals) 33 of the upper chip 32 and the corresponding lead portions 22 (inner lead portions) of the lead frame 20 are electrically connected by bonding wires 34. As a result, the upper chip 32 is mounted.

次の工程では（図３（ｃ）参照）、個別モールディングにより、テープ６０上のリードフレーム２０及び搭載された各チップ３０，３２（ワイヤ３４を含む）を埋め込むように封止樹脂５０で封止する。これは、特に図示はしないが、モールディング金型（１組の上型及び下型）の下型上に対象物（図３（ｂ）の構造体）を載せ、上方から上型で挟み込むようにして、封止樹脂５０を充填しながら加熱及び加圧処理することにより行われる。   In the next step (see FIG. 3C), the lead frame 20 on the tape 60 and the mounted chips 30 and 32 (including the wires 34) are sealed with a sealing resin 50 by individual molding. To do. Although not specifically illustrated, the object (the structure shown in FIG. 3B) is placed on the lower mold of the molding mold (one set of upper mold and lower mold) and sandwiched by the upper mold from above. Then, heating and pressurizing are performed while filling the sealing resin 50.

封止樹脂５０の材料としては、モールド樹脂として一般に使用されている熱硬化性エポキシ樹脂を用いることができる。また、その形態としては、液状の樹脂に限らず、タブレット状の樹脂や粉末状の樹脂でもよい。封止樹脂５０を充填する方法としては、トランスファモールドやインジェクションモールド等の方法を用いて実施することができる。   As a material of the sealing resin 50, a thermosetting epoxy resin generally used as a mold resin can be used. The form is not limited to a liquid resin, and may be a tablet-like resin or a powder-like resin. As a method of filling the sealing resin 50, a method such as transfer molding or injection molding can be used.

なお、封止処理中、テープ６０は、封止樹脂５０のフレーム裏面への漏れ出し（モールドフラッシュ）を防止する役割を果たす。所要の封止処理を終えると、封止樹脂５０で覆われた構造体（図３（ｃ））をモールディング金型から取り出す。   During the sealing process, the tape 60 plays a role of preventing leakage (mold flash) of the sealing resin 50 to the back surface of the frame. When the required sealing process is completed, the structure (FIG. 3C) covered with the sealing resin 50 is taken out from the molding die.

次の工程では（図３（ｄ）参照）、リードフレーム２０及びチップ３０，３２を搭載する一時的な基材として利用したポリイミド樹脂等のテープ６０（図３（ｃ））を剥離し、除去する。この段階では、下側チップ３０の電極パッド３１が形成されている側の面に、剥離したテープ６０に塗布されていた粘着剤の一部が残存している可能性がある。   In the next step (see FIG. 3D), the polyimide resin tape 60 (FIG. 3C) used as a temporary substrate on which the lead frame 20 and the chips 30 and 32 are mounted is peeled off and removed. To do. At this stage, a part of the adhesive applied to the peeled tape 60 may remain on the surface of the lower chip 30 on which the electrode pads 31 are formed.

そこで、その残存している可能性のある粘着剤を、例えば、アッシング（酸素プラズマを用いたドライエッチング）で除去する。これによって、リードフレーム２０のリード部２２（アウターリード部）と共に下側チップ３０の電極パッド３１が露出する。   Therefore, the remaining adhesive may be removed by, for example, ashing (dry etching using oxygen plasma). As a result, the electrode pads 31 of the lower chip 30 are exposed together with the lead portions 22 (outer lead portions) of the lead frame 20.

次の工程では（図４（ａ）参照）、下側チップ３０の電極パッド３１とリードフレーム２０のリード部２２（アウターリード部）が露出している側の面に絶縁層４１を形成し、その所定の箇所に開口部ＶＨを形成する。例えば、フォトリソグラフィにより、チップ３０の電極パッド３１が形成されている側の面に感光性のポリイミド樹脂を塗布し、このポリイミド樹脂のソフトベーク（プリベーク）処理を行った後、マスク（図示せず）を用いて露光及び現像（ポリイミド樹脂層のパターニング）を行い、さらにハードベーク（ポストベーク）処理を行い、図示のように所定の箇所に開口部ＶＨを有する絶縁層（ポリイミド樹脂層）４１を形成する。その際、絶縁層４１のパターニングは、チップ３０の電極パッド３１及びリードフレーム２０のリード部２２の形状（配列）に従うように行う。従って、露光及び現像を行うと、図示のようにチップ３０の電極パッド３１とリードフレーム２０のリード部２２に対応する部分のポリイミド樹脂層（絶縁層）４１が除去されて、それぞれ電極パッド３１及びリード部２２に到達する開口部ＶＨが形成される。   In the next step (see FIG. 4A), an insulating layer 41 is formed on the surface of the lower chip 30 where the electrode pad 31 and the lead portion 22 (outer lead portion) of the lead frame 20 are exposed, An opening VH is formed at the predetermined location. For example, a photosensitive polyimide resin is applied to the surface of the chip 30 where the electrode pads 31 are formed by photolithography, and a soft bake (pre-bake) treatment of the polyimide resin is performed, followed by a mask (not shown). ) Is used for exposure and development (patterning of the polyimide resin layer), followed by a hard baking (post-baking) process, and an insulating layer (polyimide resin layer) 41 having an opening VH at a predetermined location as shown in the figure. Form. At that time, the patterning of the insulating layer 41 is performed in accordance with the shapes (arrays) of the electrode pads 31 of the chip 30 and the lead portions 22 of the lead frame 20. Therefore, when exposure and development are performed, the electrode pad 31 of the chip 30 and the portion of the polyimide resin layer (insulating layer) 41 corresponding to the lead portion 22 of the lead frame 20 are removed as shown in FIG. An opening VH reaching the lead portion 22 is formed.

次の工程では（図４（ｂ）参照）、セミアディティブ法などにより、それぞれの開口部ＶＨを充填してチップ３０の電極パッド３１及びリードフレーム２０のリード部２２に接続される所要形状の配線層（パターン）４２を形成する。具体的な一例を説明すると、以下の通りである。   In the next step (see FIG. 4B), the wiring of the required shape is filled with the respective openings VH and connected to the electrode pads 31 of the chip 30 and the lead portions 22 of the lead frame 20 by a semi-additive method or the like. A layer (pattern) 42 is formed. A specific example will be described as follows.

先ず、絶縁層４１が形成されている側の全面に、スパッタリングや無電解めっき等によりシード層を形成する。例えば、全面にクロム（Ｃｒ）又はチタン（Ｔｉ）をスパッタリングにより堆積させ（密着金属層：Ｃｒ層又はＴｉ層）、さらにその上に銅（Ｃｕ）をスパッタリングにより堆積させることで、２層構造のシード層を形成することができる。次いで、シード層の表面（Ｃｕ層表面）の脱水ベークを行い、液状のフォトレジストを塗布して乾燥させた後、マスク（図示せず）を用いて露光及び現像（フォトレジストのパターニング）を行い、レジスト層を形成する。このフォトレジストのパターニングは、形成すべき配線パターンの形状に従うように行う。液状のフォトレジストの代わりに、感光性のドライフィルムをラミネートして、そのパターニングを行ってもよい。   First, a seed layer is formed on the entire surface on which the insulating layer 41 is formed by sputtering, electroless plating, or the like. For example, chromium (Cr) or titanium (Ti) is deposited on the entire surface by sputtering (adhesive metal layer: Cr layer or Ti layer), and copper (Cu) is further deposited thereon by sputtering to form a two-layer structure. A seed layer can be formed. Next, the seed layer surface (Cu layer surface) is dehydrated and baked, and a liquid photoresist is applied and dried, followed by exposure and development (photoresist patterning) using a mask (not shown). Then, a resist layer is formed. The patterning of the photoresist is performed in accordance with the shape of the wiring pattern to be formed. Instead of the liquid photoresist, a photosensitive dry film may be laminated and patterned.

次に、このパターニングされたレジスト層をマスクにして、シード層を給電層として利用した電解Ｃｕめっきにより、所要の形状にＣｕの配線層（再配線層）４２を形成する。この後、有機溶剤を含む剥離液を用いてフォトレジストを除去する。フォトレジストの代わりにドライフィルムを使用した場合には、水酸化ナトリウム（ＮａＯＨ）やモノエタノールアミン系などのアルカリ性の薬液を用いてドライフィルムを剥離し、除去する。   Next, using this patterned resist layer as a mask, a Cu wiring layer (rewiring layer) 42 is formed in a required shape by electrolytic Cu plating using the seed layer as a power feeding layer. Thereafter, the photoresist is removed using a stripping solution containing an organic solvent. When a dry film is used instead of the photoresist, the dry film is peeled off using an alkaline chemical such as sodium hydroxide (NaOH) or monoethanolamine.

さらに、ウエットエッチングにより、露出しているシード層を除去する。この場合、先ずＣｕを溶かすエッチング液でシード層の上層部分のＣｕ層を除去し、次にＣｒ又はＴｉを溶かすエッチング液で下層部分の密着金属層（Ｃｒ層又はＴｉ層）を除去する。これによって、図示のように絶縁層４１が露出する。この後、所定の表面洗浄等を行う。   Further, the exposed seed layer is removed by wet etching. In this case, the Cu layer in the upper layer portion of the seed layer is first removed with an etching solution that dissolves Cu, and then the adhesion metal layer (Cr layer or Ti layer) in the lower layer portion is removed with an etching solution that dissolves Cr or Ti. As a result, the insulating layer 41 is exposed as shown. Thereafter, predetermined surface cleaning or the like is performed.

なお、Ｃｕを溶かすエッチング液を用いた際に、配線層４２を構成するＣｕも除去されてそのパターンが断線するように見えるが、実際にはかかる不都合は生じない。その理由は、上述したようにシード層の上層部分はＣｕのスパッタリング等により形成されるためその膜厚はミクロンオーダー以下であるのに対し、配線層４２は電解Ｃｕめっきにより形成されるためその膜厚は少なくとも１０μｍ程度であるので、シード層のＣｕは完全に除去されても、配線層４２（Ｃｕ）についてはその表層部分のみが除去される程度であり、配線パターンが断線することはないからである。   Note that when an etching solution that dissolves Cu is used, the Cu constituting the wiring layer 42 is also removed and the pattern appears to be disconnected, but in reality, such inconvenience does not occur. The reason is that, as described above, the upper layer portion of the seed layer is formed by sputtering of Cu or the like, so that the film thickness is less than a micron order, whereas the wiring layer 42 is formed by electrolytic Cu plating, so that film Since the thickness is at least about 10 μm, even if Cu of the seed layer is completely removed, only the surface layer portion of the wiring layer 42 (Cu) is removed, and the wiring pattern does not break. It is.

次の工程では（図４（ｃ）参照）、図４（ａ）及び（ｂ）の工程で行った処理と同様の処理（ビルドアップ法）を繰り返して所要の層数となるまで、絶縁層４３と配線層４４を交互に積み重ねて積層する。さらに、最外層の配線層４４の所要の箇所に画定されたパッド部４４Ｐが露出するように全面を覆ってソルダレジスト層４５を形成し、このソルダレジスト層４５から露出しているパッド部４４ＰにＮｉ／Ａｕめっきを施して、積層配線層４０を形成する。   In the next process (see FIG. 4C), the same process (build-up method) as the process performed in the processes of FIGS. 4A and 4B is repeated until the required number of layers is reached. 43 and wiring layers 44 are alternately stacked. Further, a solder resist layer 45 is formed so as to cover the entire surface so that the pad portion 44P defined at a required portion of the outermost wiring layer 44 is exposed, and the pad portion 44P exposed from the solder resist layer 45 is formed. The laminated wiring layer 40 is formed by performing Ni / Au plating.

最後の工程では（図４（ｄ）参照）、ダイサー等により、個々のデバイス（積み重ねられた各チップ３０，３２とその周囲を囲むように配置されたリードフレーム２０のリード部２２を含む部分）単位に分割し、さらに、ソルダレジスト層４５から露出しているパッド部４４Ｐ（図４（ｃ））に、表面処理剤としてのフラックスを塗布した後、外部接続端子４６として用いるはんだボールを搭載し、２４０〜２６０℃程度の温度でリフローして固定する。その後、表面を洗浄してフラックスを除去する。   In the last step (see FIG. 4D), by using a dicer or the like, individual devices (parts including the lead portions 22 of the lead frames 20 arranged so as to surround each of the stacked chips 30 and 32 and their periphery). Further, after applying a flux as a surface treatment agent to the pad portion 44P (FIG. 4C) exposed from the solder resist layer 45, solder balls used as the external connection terminals 46 are mounted. Reflow and fix at a temperature of about 240-260 ° C. Thereafter, the surface is washed to remove the flux.

本工程では、ダイシングを行ってから個々のデバイスに外部接続端子４６を接合しているが、これとは逆の順序で、各デバイスにそれぞれ外部接続端子４６を接合してから個々のデバイスに分割（個片化）するようにしてもよい。   In this process, after dicing, the external connection terminals 46 are joined to the individual devices. However, in the reverse order, the external connection terminals 46 are joined to the respective devices and then divided into the individual devices. (Separation) may be used.

以上の工程により、本実施形態の半導体装置１０（図１）が製造されたことになる。   Through the above steps, the semiconductor device 10 (FIG. 1) of the present embodiment is manufactured.

以上説明したように、第１の実施形態に係る半導体装置１０（図１）及びその製造方法（図２〜図４）によれば、パッケージとしての役割を果たす積層配線層４０上でリードフレーム２０の開口部ＯＰにそれぞれフェイスダウン、フェイスアップの態様で半導体チップ３０，３２を積層配置し、上側チップ３２の電極パッド３３とリードフレーム２０のリード部２２（インナーリード部）とをボンディングワイヤ３４で接続すると共に、積層配線層４０上で各チップ３０，３２（ワイヤ３４を含む）及びリードフレーム２０を埋め込むように封止樹脂５０で封止している。さらに、下側チップ３０の電極パッド３１とリードフレーム２０のリード部２２（アウターリード部）からそれぞれ配線パターンをひき出し、積層配線層４０による再配線により、外部接続端子４６（もしくはパッド部４４Ｐ）がチップ搭載エリアの下方に対応する面だけでなくその外側エリアに対応する面にも配置されるように構成されている。   As described above, according to the semiconductor device 10 (FIG. 1) and the manufacturing method (FIGS. 2 to 4) according to the first embodiment, the lead frame 20 is formed on the laminated wiring layer 40 serving as a package. The semiconductor chips 30 and 32 are stacked in a face-down manner and a face-up manner in the opening OP, respectively, and the electrode pads 33 of the upper chip 32 and the lead portions 22 (inner lead portions) of the lead frame 20 are connected by bonding wires 34. At the same time, the chips 30 and 32 (including the wires 34) and the lead frame 20 are sealed with a sealing resin 50 on the laminated wiring layer 40. Furthermore, the wiring patterns are drawn out from the electrode pads 31 of the lower chip 30 and the lead portions 22 (outer lead portions) of the lead frame 20, and the external connection terminals 46 (or pad portions 44P) are re-wired by the laminated wiring layer 40. Are arranged not only on the surface corresponding to the lower side of the chip mounting area but also on the surface corresponding to the outer area.

かかる構成により、従来のパッケージでは実現できなかったファンアウト構造のパッケージ（積層配線層４０）を実現することができる。従って、高密度化・多端子化の要求に伴い外部接続端子の数を増やす必要が生じた場合でも、従来のようにリードフレームを加工可能な範囲（加工技術）に制限されることなく、また従来形のものと同じパッケージサイズで、高密度化等の要求に十分応えることができる。   With this configuration, it is possible to realize a fan-out package (laminated wiring layer 40) that could not be realized with a conventional package. Therefore, even if it is necessary to increase the number of external connection terminals due to the demand for higher density and multiple terminals, the scope (processing technology) where the lead frame can be processed as in the past is not limited. With the same package size as the conventional type, it can sufficiently meet demands for higher density.

また、パッケージ（積層配線層４０）上に搭載したチップ３０，３２の周囲を囲むように十分な機械的強度を有したリードフレーム２０を配置し、各チップ３０，３２と共に封止樹脂５０で埋め込んで固定化しているので、パッケージ全体として剛性が高められている。これにより、例えば、本装置１０をインターポーザ等に実装する際に、その隙間に充填されるアンダーフィル樹脂の熱硬化に伴いその界面に熱膨張係数の違いに応じた応力が発生した場合でも、リードフレーム２０の介在によりパッケージ全体が補強されているので、パッケージが「反る」といった不都合は生じない。   In addition, a lead frame 20 having sufficient mechanical strength is arranged so as to surround the periphery of the chips 30 and 32 mounted on the package (laminated wiring layer 40), and embedded with the sealing resin 50 together with the chips 30 and 32. Since it is fixed by, the rigidity of the whole package is improved. Thereby, for example, when the apparatus 10 is mounted on an interposer or the like, even if a stress corresponding to the difference in thermal expansion coefficient is generated at the interface due to the thermosetting of the underfill resin filled in the gap, the lead Since the entire package is reinforced by the interposition of the frame 20, there is no inconvenience that the package is “warped”.

また、積層配線層４０を構成する各配線層４２，４４を形成するにあたり、薄膜配線ルール（ウエハレベルパッケージのプロセス）を使用できるので、配線の微細化が容易となり、層数を可及的に減らすことができる。これは、パッケージの薄型化、ひいては小型化に寄与する。   Moreover, since the thin film wiring rule (wafer level package process) can be used to form the wiring layers 42 and 44 constituting the laminated wiring layer 40, the wiring can be easily miniaturized and the number of layers can be made as much as possible. Can be reduced. This contributes to thinning of the package and consequently miniaturization.

上述した実施形態に係る半導体装置１０の製造方法（図２〜図４）では、図４（ａ）の工程において絶縁層４１における開口部ＶＨの形成をフォトリソグラフィにより行う場合を例にとって説明したが、他の方法を用いて開口部ＶＨを形成することも可能である。その方法として、例えば、炭酸ガスレーザ、エキシマレーザ等を用いることができる。ただし、チップ３０の電極パッド３１はアルミニウム（Ａｌ）配線の一部からなり、その上にチタン（Ｔｉ）／クロム（Ｃｒ）の導体層がスパッタリング等で形成されているため、レーザを使用した場合、そのレーザ照射によりチップ３０の電極パッド（Ａｌ）３１がダメージを受けるおそれがある。   In the method for manufacturing the semiconductor device 10 according to the above-described embodiment (FIGS. 2 to 4), the case where the opening VH in the insulating layer 41 is formed by photolithography in the process of FIG. It is also possible to form the opening VH using other methods. For example, a carbon dioxide laser, an excimer laser, or the like can be used. However, the electrode pad 31 of the chip 30 is made of a part of aluminum (Al) wiring, and a titanium (Ti) / chromium (Cr) conductor layer is formed thereon by sputtering or the like. The electrode pad (Al) 31 of the chip 30 may be damaged by the laser irradiation.

従って、これを回避するために、チップ３０の電極パッド３１上（Ｔｉ／Ｃｒ層上）に予め銅（Ｃｕ）等からなるバンプを形成しておく。このバンプの介在により、レーザ照射による影響が電極パッド（Ａｌ）３１に直接及ぼされるのを回避することができ、絶縁層４１の所定の箇所に開口部ＶＨを形成することが可能となる。また、既にＣｕバンプ等が形成されているため、開口部ＶＨを形成した後の工程（図４（ｂ））では、シード層として形成すべき導体層は、例えば、無電解めっきによる銅（Ｃｕ）層のみで足りる。   Therefore, in order to avoid this, bumps made of copper (Cu) or the like are formed in advance on the electrode pads 31 (on the Ti / Cr layer) of the chip 30. By interposing the bumps, it is possible to avoid the influence of the laser irradiation directly on the electrode pad (Al) 31, and it is possible to form the opening VH at a predetermined position of the insulating layer 41. In addition, since Cu bumps and the like have already been formed, the conductor layer to be formed as a seed layer is, for example, copper (Cu) by electroless plating in the step (FIG. 4B) after forming the opening VH. ) Only layer is enough.

また、上述した実施形態に係る半導体装置１０の製造方法では、図３（ｃ）の工程においてテープ６０上のリードフレーム２０及び各チップ３０，３２（ワイヤ３４を含む）の封止処理を個別モールディングにより行う場合を例にとって説明したが、この個別モールディングに代えて、一括モールディングにより所要の樹脂封止を行うようにしてもよい。その場合の実施形態を図５に示す。   In the method for manufacturing the semiconductor device 10 according to the above-described embodiment, the sealing process for the lead frame 20 and the chips 30 and 32 (including the wires 34) on the tape 60 is performed by individual molding in the step of FIG. However, instead of this individual molding, the required resin sealing may be performed by collective molding. An embodiment in that case is shown in FIG.

図５は、図１の半導体装置１０の一変形例に係る半導体装置１０ａの製造工程を示したものである。   FIG. 5 shows a manufacturing process of a semiconductor device 10a according to a modification of the semiconductor device 10 of FIG.

先ず、上述した実施形態における図２、図３（ａ）及び（ｂ）の工程と同じ工程を経た後、最初の工程では（図５（ａ）参照）、一括モールディングにより、複数個のパッケージ単位で、テープ６０上のリードフレーム２０（リード部２２）及び搭載された各チップ３０，３２（ワイヤ３４を含む）を埋め込むように封止樹脂５０ａで封止する。この封止処理は、図３（ｃ）の工程で行った処理と同様にして行うことができる。所要の封止処理を終えると、封止樹脂５０ａで覆われた構造体（図５（ａ））をモールディング金型から取り出す。   First, after performing the same steps as those in FIGS. 2, 3A and 3B in the above-described embodiment, in the first step (see FIG. 5A), a plurality of package units are formed by batch molding. Then, the lead frame 20 (lead portion 22) on the tape 60 and the mounted chips 30 and 32 (including the wire 34) are sealed with a sealing resin 50a. This sealing process can be performed in the same manner as the process performed in the step of FIG. When the required sealing process is completed, the structure (FIG. 5A) covered with the sealing resin 50a is taken out from the molding die.

次の工程では（図５（ｂ）参照）、図３（ｄ）の工程で行った処理と同様にして、テープ６０（図５（ａ））を剥離し、除去する。さらに、下側チップ３０の電極パッド３１が形成されている側の面に残存している可能性のある粘着剤（テープ６０に塗布されていたもの）を、アッシング等により除去する。   In the next step (see FIG. 5B), the tape 60 (FIG. 5A) is peeled and removed in the same manner as the processing performed in the step of FIG. Further, the adhesive (which has been applied to the tape 60) that may remain on the surface of the lower chip 30 where the electrode pads 31 are formed is removed by ashing or the like.

次の工程では（図５（ｃ）参照）、下側チップ３０の電極パッド３１とリードフレーム２０のリード部２２（アウターリード部）が露出している側の面に、図４（ａ）〜（ｃ）の工程で行った処理と同様にして、積層配線層４０（絶縁層４１、配線層４２、絶縁層４３、配線層４４（Ｎｉ／Ａｕめっきを施したパッド部４４Ｐ）、ソルダレジスト層４５）を形成する。   In the next step (see FIG. 5C), the electrode pad 31 of the lower chip 30 and the surface of the lead frame 20 where the lead portion 22 (outer lead portion) is exposed are exposed to FIGS. In the same manner as the process performed in the step (c), the laminated wiring layer 40 (insulating layer 41, wiring layer 42, insulating layer 43, wiring layer 44 (pad portion 44P subjected to Ni / Au plating), solder resist layer 45).

最後の工程では（図５（ｄ）参照）、図４（ｄ）の工程で行った処理と同様にして、ダイサー等により、個々のデバイス（積層された各チップ３０，３２とその周囲を囲むように配置されたリードフレーム２０のリード部２２を含む部分）単位に分割し、さらに、ソルダレジスト層４５から露出しているパッド部４４Ｐ（図５（ｃ））にはんだボール（外部接続端子４６）を接合する。あるいは、これとは逆の順序で、各デバイスにそれぞれ外部接続端子４６を接合してから個々のデバイスに分割するようにしてもよい。   In the last step (see FIG. 5D), the individual devices (the stacked chips 30 and 32 and their surroundings are surrounded by a dicer or the like in the same manner as the processing performed in the step of FIG. 4D. The lead frame 20 is arranged in such a manner that the lead frame 20 is divided into units), and further, solder balls (external connection terminals 46) are formed on the pad portions 44P (FIG. 5C) exposed from the solder resist layer 45. ). Alternatively, the external connection terminal 46 may be joined to each device in the reverse order, and then divided into individual devices.

以上の工程により、本実施形態の半導体装置１０ａ（図５（ｄ））が製造されたことになる。図示のように本実施形態の半導体装置１０ａは、基本的に図１の半導体装置１０と同じ構成を有しており、モールディングの違い（金型の違い）に起因した構造のみ相違している。すなわち、図１の実施形態では、封止樹脂（層）５０は断面的に見て台形状に形成されているのに対し、本実施形態では、封止樹脂（層）５０ａは断面的に見て矩形状に形成されている点で相違する。   Through the above steps, the semiconductor device 10a (FIG. 5D) of this embodiment is manufactured. As shown in the figure, the semiconductor device 10a of the present embodiment basically has the same configuration as that of the semiconductor device 10 of FIG. 1, and only the structure resulting from the difference in molding (difference in mold) is different. That is, in the embodiment of FIG. 1, the sealing resin (layer) 50 is formed in a trapezoidal shape when viewed in cross section, whereas in the present embodiment, the sealing resin (layer) 50a is viewed in cross section. Is different in that it is formed in a rectangular shape.

本実施形態によれば、第１の実施形態（図１〜図４）で得られた効果に加え、さらに、一括モールディングにより複数個のパッケージ単位で樹脂封止を行っているので、パッケージの組立ての効率化を図ることができるというメリットがある。   According to this embodiment, in addition to the effects obtained in the first embodiment (FIGS. 1 to 4), since resin sealing is performed in units of a plurality of packages by batch molding, assembly of the package is performed. There is an advantage that the efficiency of the system can be improved.

また、上述した第１の実施形態に係る半導体装置１０（図１）の構成では、下側チップ３０上に１個の上側チップ３２を搭載する場合を例にとって説明したが、本発明の要旨からも明らかなように、搭載する上側チップの個数が１個に限定されないことはもちろんである。必要に応じて、積層方向のスペースが許容される範囲内で２個以上の上側チップをフェイスアップの態様で多段的に実装することも可能である。その場合の実施形態を図６に示す。   In the configuration of the semiconductor device 10 (FIG. 1) according to the first embodiment described above, the case where one upper chip 32 is mounted on the lower chip 30 has been described as an example. Obviously, the number of upper chips to be mounted is not limited to one. If necessary, it is also possible to mount two or more upper chips in a face-up manner in multiple stages within a range where space in the stacking direction is allowed. An embodiment in that case is shown in FIG.

図６は、図１の半導体装置１０の他の変形例に係る半導体装置１０ｂの構成を断面図の形態で示したものである。   FIG. 6 shows the configuration of a semiconductor device 10b according to another modification of the semiconductor device 10 of FIG. 1 in the form of a cross-sectional view.

本実施形態に係る半導体装置１０ｂは、図１に示した半導体装置１０の構成と比べて、フェイスダウンの態様で実装された下側チップ３０上に、この下側チップ３０よりも大きいダイサイズを有した上側チップ３２ａをフェイスアップの態様で実装し、この上側チップ３２ａの電極パッド３３ａをボンディングワイヤ３４ａを介してリードフレーム２０の一部のリード部２２（インナーリード部）に接続した点、さらにこの上側チップ３２ａ上に、この上側チップ３２ａよりも小さいダイサイズを有した上側チップ３５をフェイスアップの態様で実装し、この上側チップ３５の電極パッド３６をボンディングワイヤ３７を介してリードフレーム２０の他のリード部２２（インナーリード部）に接続した点で相違している。他の構成については、図１の半導体装置１０と同じであるのでその説明は省略する。   The semiconductor device 10b according to the present embodiment has a larger die size than the lower chip 30 on the lower chip 30 mounted in a face-down manner as compared with the configuration of the semiconductor device 10 shown in FIG. The upper chip 32a is mounted in a face-up manner, and the electrode pads 33a of the upper chip 32a are connected to some lead portions 22 (inner lead portions) of the lead frame 20 via bonding wires 34a. An upper chip 35 having a smaller die size than the upper chip 32a is mounted on the upper chip 32a in a face-up manner, and electrode pads 36 of the upper chip 35 are connected to the lead frame 20 via bonding wires 37. It is different in that it is connected to another lead portion 22 (inner lead portion). Other configurations are the same as those of the semiconductor device 10 of FIG.

本実施形態の半導体装置１０ｂは、上述した第１の実施形態に係る製造方法（図２〜図４）と同様にして製造することができる。ただし、本実施形態の場合、図３（ｂ）の工程において、上側チップ３２ａ及び３５を順次搭載したときに、上段の上側チップ３５の裏面に付着しているダイ・アタッチ・フィルムの粘着性を利用して下段の上側チップ３２ａ上で規定の位置を保持している。   The semiconductor device 10b of this embodiment can be manufactured in the same manner as the manufacturing method (FIGS. 2 to 4) according to the first embodiment described above. However, in the case of this embodiment, when the upper chips 32a and 35 are sequentially mounted in the process of FIG. 3B, the adhesiveness of the die attach film attached to the back surface of the upper chip 35 in the upper stage is increased. The specified position is held on the lower upper chip 32a.

このように上側チップ３２ａ，３５を多段的に実装することで、半導体装置１０ｂとしての機能を更に高めることができる（高機能化）。   Thus, by mounting the upper chips 32a and 35 in a multi-stage manner, the function as the semiconductor device 10b can be further enhanced (high performance).

なお、上述した第１の実施形態及びその変形例では、上側チップ３２（３２ａ、３５）の電極パッド３３（３３ａ、３６）を外部接続端子４６に接続するための中継端子として用いられるリードフレーム２０のリード部２２を、図２（ｂ）に示したように開口部ＯＰの周囲の対向する２辺にのみ設けた場合を例にとって説明したが、リード部２２の配置形態がこれに限定されないことはもちろんである。例えば、開口部ＯＰの周囲のそれぞれ対向する各２辺（＝４辺）にリード部２２を設けるようにしてもよい。   In the first embodiment described above and its modification, the lead frame 20 used as a relay terminal for connecting the electrode pads 33 (33a, 36) of the upper chip 32 (32a, 35) to the external connection terminal 46. In the above description, the lead portion 22 is provided only on two opposing sides around the opening OP as shown in FIG. 2B. However, the arrangement of the lead portion 22 is not limited to this. Of course. For example, the lead portions 22 may be provided on each of two opposing sides (= 4 sides) around the opening OP.

このようにリード部２２の数を増やすことで、更なる高密度化、ひいては多ピン化（多端子化）の要求に応えることが可能となる。   By increasing the number of lead portions 22 in this way, it is possible to meet the demand for further higher density and, consequently, more pins (multi-terminal).

（第２の実施形態及びその変形例…図７〜図１２参照）
図７は本発明の第２の実施形態に係る半導体装置の構成を断面図の形態で示したものである。 (2nd Embodiment and its modification ... Refer FIGS. 7-12)
FIG. 7 shows a configuration of a semiconductor device according to the second embodiment of the present invention in the form of a sectional view.

本実施形態に係る半導体装置７０は、第１の実施形態に係る半導体装置１０（図１）の構成と比べて、下側チップ３０よりも大きいダイサイズを有した上側チップ３２ａを実装し、この上側チップ３２ａの電極パッド３３ａをボンディングワイヤ３４ａを介してリードフレーム２０ａのリード部２２（インナーリード部）に接続した点、このリードフレーム２０ａに、下側チップ３０が配置される開口部ＯＰ１とリード部２２が画定される開口部ＯＰ２を別々に設けた点、上側チップ３２ａの周辺部分（下側チップ３０上から突出している部分）を両開口部ＯＰ１，ＯＰ２間のリードフレーム部分（支持部２１）において支持している点で相違している。他の構成については、第１の実施形態の半導体装置１０と同じであるのでその説明は省略する。   The semiconductor device 70 according to the present embodiment is mounted with an upper chip 32a having a die size larger than that of the lower chip 30 as compared with the configuration of the semiconductor device 10 (FIG. 1) according to the first embodiment. The electrode pad 33a of the upper chip 32a is connected to the lead part 22 (inner lead part) of the lead frame 20a via the bonding wire 34a, and the opening OP1 and the lead in which the lower chip 30 is disposed on the lead frame 20a. The opening OP2 in which the portion 22 is defined is separately provided, and the peripheral portion of the upper chip 32a (the portion protruding from above the lower chip 30) is the lead frame portion (supporting portion 21) between the openings OP1 and OP2. ) Is different in that it supports. Since other configurations are the same as those of the semiconductor device 10 of the first embodiment, the description thereof is omitted.

本実施形態に係る半導体装置７０は、一例として図８〜図１０に示す製造方法により製造することができる。図８〜図１０の各工程で行う処理は、基本的には、第１の実施形態に係る製造方法の各工程（図２〜図４）で行った処理と同じである。重複的な説明を避けるため、相違する処理についてのみ以下に説明する。   The semiconductor device 70 according to the present embodiment can be manufactured by the manufacturing method shown in FIGS. 8 to 10 as an example. The processes performed in each process of FIGS. 8 to 10 are basically the same as the processes performed in each process (FIGS. 2 to 4) of the manufacturing method according to the first embodiment. In order to avoid redundant description, only different processing will be described below.

先ず最初の工程では（図８参照）、搭載すべき下側チップ３０のダイサイズよりも大きな開口部ＯＰ１とその外側に画定される開口部ＯＰ２とを備えたリードフレーム２０ａを用意する。図２の工程で行った処理と同様にして、銅（Ｃｕ）の薄板を用意し、この金属（Ｃｕ）板をプレス加工もしくはエッチング加工により、図８（ｂ）に示すように矩形状の開口部ＯＰ１が形成され、かつ、この開口部ＯＰ１の外側で左右方向に対向する２箇所の領域にそれぞれ開口部ＯＰ２が形成されると共に、各開口部ＯＰ２の周囲の外側の辺において所要の数のリード部２２が櫛歯状に延在するように成形する。なお、破線で囲んだ矩形状の部分３２Ｍは、上側チップ３２ａの外形（実装エリア）を表している。   In the first step (see FIG. 8), a lead frame 20a having an opening OP1 larger than the die size of the lower chip 30 to be mounted and an opening OP2 defined outside thereof is prepared. A copper (Cu) thin plate is prepared in the same manner as the process performed in the step of FIG. 2, and this metal (Cu) plate is pressed or etched to form a rectangular opening as shown in FIG. An opening OP2 is formed in each of two regions that are formed on the outer side of the opening OP1 and are opposite to each other in the left-right direction, and a required number of sides are formed around the opening OP2. It shape | molds so that the lead part 22 may extend in a comb-tooth shape. A rectangular portion 32M surrounded by a broken line represents the outer shape (mounting area) of the upper chip 32a.

これにより、開口部ＯＰ１と各開口部ＯＰ２の間のそれぞれのリードフレーム部分は、上側チップ３２ａの周辺部分（実装エリア３２Ｍ参照）を支持するための支持部２１として規定される。このようにしてリードフレーム２０ａを成形した後、このリードフレーム２０ａをテープ６０に貼り付ける。   Accordingly, each lead frame portion between the opening OP1 and each opening OP2 is defined as a support portion 21 for supporting the peripheral portion (see the mounting area 32M) of the upper chip 32a. After forming the lead frame 20a in this manner, the lead frame 20a is affixed to the tape 60.

次の工程では（図９（ａ）参照）、図３（ａ）の工程で行った処理と同様にして、リードフレーム２０ａの開口部ＯＰ１に対応する部分のテープ６０上（粘着剤が塗布されている側の面）に、下側チップ３０を、その電極パッド３１が形成されている側の面を下にしたフェイスダウンの態様で搭載する。本実施形態でも同様に、搭載するチップ３０の厚さをリードフレーム２０ａの厚さと同じになるように選定している。   In the next step (see FIG. 9A), in the same manner as the processing performed in the step of FIG. 3A, a portion of the tape 60 corresponding to the opening OP1 of the lead frame 20a is coated (adhesive is applied). The lower chip 30 is mounted in a face-down manner with the surface on which the electrode pads 31 are formed facing down. Similarly, in this embodiment, the thickness of the chip 30 to be mounted is selected to be the same as the thickness of the lead frame 20a.

次の工程では（図９（ｂ）参照）、図３（ｂ）の工程で行った処理と同様にして、下側チップ３０上に、上側チップ３２ａを、その電極パッド３３ａが形成されている側の面を上にしたフェイスアップの態様で搭載する。その際、上側チップ３２ａの周辺部分をリードフレーム２０ａの支持部２１上に位置合わせし、各チップ３０，３２ａの裏面に付着しているダイ・アタッチ・フィルムの粘着性を利用して各チップ３０，３２を規定の位置に保持する。さらに、上側チップ３２ａの電極パッド３３ａとリードフレーム２０ａの対応するリード部２２とをボンディングワイヤ３４ａにより接続する。   In the next step (see FIG. 9B), the upper chip 32a and the electrode pad 33a thereof are formed on the lower chip 30 in the same manner as the process performed in the step of FIG. 3B. It is mounted in a face-up manner with the side face up. At that time, the peripheral portion of the upper chip 32a is aligned on the support portion 21 of the lead frame 20a, and each chip 30 is utilized by utilizing the adhesiveness of the die attach film attached to the back surface of each chip 30, 32a. , 32 are held in a prescribed position. Further, the electrode pads 33a of the upper chip 32a and the corresponding lead portions 22 of the lead frame 20a are connected by bonding wires 34a.

この後（図９（ｃ）〜図１０（ｄ）の工程）、上述した図３（ｃ）〜図６（ｄ）の工程で行った処理と同じ処理を経て、本実施形態の半導体装置７０（図７）が製造される。   After this (steps of FIG. 9C to FIG. 10D), the semiconductor device 70 of the present embodiment is subjected to the same processing as that performed in the steps of FIG. 3C to FIG. 6D described above. (FIG. 7) is manufactured.

以上説明したように、第２の実施形態に係る半導体装置７０及びその製造方法（図７〜図１０）によれば、その基本的な構成及びプロセスは第１の実施形態（図１〜図４）の場合と同じであるので、同様の作用効果を奏することができる。   As described above, according to the semiconductor device 70 and the manufacturing method thereof (FIGS. 7 to 10) according to the second embodiment, the basic configuration and process are the same as those of the first embodiment (FIGS. 1 to 4). ), The same effect can be obtained.

さらにこの第２の実施形態によれば、図９（ｂ）の工程において上側チップ３２ａの周辺部分（下側チップ３０上から突出している部分）をリードフレーム２０ａの支持部２１で支持しているので、その突出している部分（電極パッド３３ａが形成されている部分）の位置を固定化することができる。これにより、電極パッド３３ａとリード部２２とのワイヤボンディング処理を安定に行うことができる。   Furthermore, according to the second embodiment, the peripheral portion of the upper chip 32a (the portion protruding from the lower chip 30) is supported by the support portion 21 of the lead frame 20a in the step of FIG. 9B. Therefore, the position of the protruding portion (the portion where the electrode pad 33a is formed) can be fixed. Thereby, the wire bonding process of the electrode pad 33a and the lead part 22 can be performed stably.

また、第１の実施形態の場合と同様にこの第２の実施形態においても、図９（ｃ）の工程において行うテープ６０上のリードフレーム２０ａ及び各チップ３０，３２ａ（ワイヤ３４ａを含む）の封止処理を、個別モールディングに代えて一括モールディングにより行うようにしてもよい。その場合の実施形態を図１１に示す。   As in the case of the first embodiment, also in the second embodiment, the lead frame 20a and the chips 30, 32a (including the wire 34a) on the tape 60 performed in the step of FIG. 9C. The sealing process may be performed by collective molding instead of individual molding. An embodiment in that case is shown in FIG.

図１１は、図７の半導体装置７０の一変形例に係る半導体装置７０ａの製造工程を示したものである。図１１において（ａ）〜（ｄ）の各工程で行う処理については、上述した図５（ａ）〜（ｄ）の工程で行った処理と同じであるのでその説明は省略する。   FIG. 11 shows a manufacturing process of a semiconductor device 70a according to a modification of the semiconductor device 70 of FIG. In FIG. 11, the processes performed in the steps (a) to (d) are the same as the processes performed in the steps of FIGS. 5 (a) to (d) described above, and thus the description thereof is omitted.

また、この第２の実施形態において、下側チップ３０上に２個以上の上側チップを多段的に実装するようにしてもよい。その場合の実施形態を図１２に示す。   In the second embodiment, two or more upper chips may be mounted on the lower chip 30 in multiple stages. An embodiment in that case is shown in FIG.

図１２は、図７の半導体装置７０の他の変形例に係る半導体装置７０ｂの構成を断面図の形態で示したものである。図示の半導体装置７０ｂは、その基本的な構成が第１の実施形態の変形例に係る半導体装置１０ｂ（図６）の構成と同じであるので、その説明は省略する。   FIG. 12 is a cross-sectional view showing a configuration of a semiconductor device 70b according to another modification of the semiconductor device 70 of FIG. The illustrated semiconductor device 70b has the same basic configuration as the configuration of the semiconductor device 10b (FIG. 6) according to the modification of the first embodiment, and a description thereof will be omitted.

また、この第２の実施形態及びその変形例においても、上述した第１の実施形態の場合と同様の配置態様で、開口部ＯＰ１（図８参照）の外側で左右方向及び上下方向にそれぞれ対向する各２箇所（＝４箇所）の領域にそれぞれ開口部ＯＰ２を形成し、各開口部ＯＰ２の周囲の外側の辺にそれぞれリード部２２を設けるようにしてもよい。   Also in the second embodiment and its modifications, they are arranged in the same manner as in the first embodiment described above, and are opposed to the left and right and up and down directions outside the opening OP1 (see FIG. 8). Alternatively, the opening OP2 may be formed in each of the two (= 4) regions, and the lead portions 22 may be provided on the outer sides around each opening OP2.

（第３の実施形態及びその変形例…図１３〜図１８参照）
図１３は本発明の第３の実施形態に係る半導体装置の構成を断面図の形態で示したものである。 (3rd Embodiment and its modification ... Refer FIGS. 13-18)
FIG. 13 shows the configuration of a semiconductor device according to the third embodiment of the present invention in the form of a sectional view.

本実施形態に係る半導体装置８０は、第１の実施形態に係る半導体装置１０（図１）の構成と比べて、下側チップ３０よりも大きいダイサイズを有した上側チップ３２ａを実装し、この上側チップ３２ａの電極パッド３３ａをボンディングワイヤ３４ａを介してリードフレーム２０ｂのリード部２２（インナーリード部）に接続した点、このリードフレーム２０ｂの開口部ＯＰ３の周囲に画定されるリード部２２の少なくとも一部（内側に向かう先端部）が、平面的に見て上側チップ３２ａの周辺部分（下側チップ３０上から突出している部分）とオーバーラップするように成形されている点で相違している。他の構成については、第１の実施形態の半導体装置１０と同じであるのでその説明は省略する。   The semiconductor device 80 according to the present embodiment is mounted with an upper chip 32a having a die size larger than that of the lower chip 30 as compared with the configuration of the semiconductor device 10 (FIG. 1) according to the first embodiment. The electrode pad 33a of the upper chip 32a is connected to the lead part 22 (inner lead part) of the lead frame 20b via the bonding wire 34a, and at least the lead part 22 defined around the opening OP3 of the lead frame 20b. It is different in that a part (a tip part facing inward) is formed so as to overlap with a peripheral part (a part protruding from the lower chip 30) of the upper chip 32a in plan view. . Since other configurations are the same as those of the semiconductor device 10 of the first embodiment, the description thereof is omitted.

本実施形態に係る半導体装置８０は、一例として図１４〜図１６に示す製造方法により製造することができる。図１４〜図１６の各工程で行う処理は、基本的には、第１の実施形態に係る製造方法の各工程（図２〜図４）で行った処理と同じである。重複的な説明を避けるため、相違する処理についてのみ以下に説明する。   The semiconductor device 80 according to the present embodiment can be manufactured by the manufacturing method shown in FIGS. 14 to 16 as an example. The process performed in each process of FIGS. 14 to 16 is basically the same as the process performed in each process (FIGS. 2 to 4) of the manufacturing method according to the first embodiment. In order to avoid redundant description, only different processing will be described below.

先ず最初の工程では（図１４参照）、搭載すべき下側チップ３０のダイサイズよりも大きな開口部ＯＰ３を備えたリードフレーム２０ｂを用意する。図２の工程で行った処理と同様にして、銅（Ｃｕ）の薄板を用意し、この金属（Ｃｕ）板をプレス加工もしくはエッチング加工により、図１４（ｂ）に示すように開口部ＯＰ３の周囲の対向する２辺において所要の数のリード部２２が櫛歯状に延在し、かつ、各リード部２２の先端部が上側チップ３２ａの実装エリア３２Ｎ内に延びるように成形する。このようにしてリードフレーム２０ｂを成形した後、このリードフレーム２０ｂをテープ６０に貼り付ける。   First, in the first step (see FIG. 14), a lead frame 20b having an opening OP3 larger than the die size of the lower chip 30 to be mounted is prepared. In the same manner as the process performed in the process of FIG. 2, a copper (Cu) thin plate is prepared, and this metal (Cu) plate is pressed or etched to form the opening OP3 as shown in FIG. A required number of lead portions 22 are formed in a comb-like shape on two opposing sides, and the tip portion of each lead portion 22 is formed to extend into the mounting area 32N of the upper chip 32a. After forming the lead frame 20b in this manner, the lead frame 20b is affixed to the tape 60.

次の工程では（図１５（ａ）参照）、図３（ａ）の工程で行った処理と同様にして、リードフレーム２０ｂの開口部ＯＰ３に対応する部分のテープ６０上（粘着剤が塗布されている側の面）に、下側チップ３０を、その電極パッド３１が形成されている側の面を下にしたフェイスダウンの態様で搭載する。本実施形態でも同様に、搭載するチップ３０の厚さをリードフレーム２０ｂの厚さと同じになるように選定している。   In the next step (see FIG. 15A), in the same manner as the processing performed in the step of FIG. 3A, a portion of the tape 60 corresponding to the opening OP3 of the lead frame 20b is coated (adhesive is applied). The lower chip 30 is mounted in a face-down manner with the surface on which the electrode pads 31 are formed facing down. Similarly, in this embodiment, the thickness of the chip 30 to be mounted is selected to be the same as the thickness of the lead frame 20b.

次の工程では（図１５（ｂ）参照）、図３（ｂ）の工程で行った処理と同様にして、下側チップ３０上に、上側チップ３２ａを、その電極パッド３３ａが形成されている側の面を上にしたフェイスアップの態様で搭載する。その際、上側チップ３２ａの周辺部分をリードフレーム２０ｂのリード部２２の先端部上に位置合わせし、各チップ３０，３２ａの裏面に付着しているダイ・アタッチ・フィルムの粘着性を利用して各チップ３０，３２を規定の位置に保持する。さらに、上側チップ３２ａの電極パッド３３ａとリードフレーム２０ａの対応するリード部２２とをボンディングワイヤ３４ａにより接続する。   In the next process (see FIG. 15B), the upper chip 32a and the electrode pad 33a are formed on the lower chip 30 in the same manner as the process performed in the process of FIG. 3B. It is mounted in a face-up manner with the side face up. At that time, the peripheral portion of the upper chip 32a is aligned with the tip of the lead portion 22 of the lead frame 20b, and the adhesiveness of the die attach film attached to the back surface of each chip 30, 32a is utilized. Each chip 30, 32 is held in a prescribed position. Further, the electrode pads 33a of the upper chip 32a and the corresponding lead portions 22 of the lead frame 20a are connected by bonding wires 34a.

この後（図１５（ｃ）〜図１６（ｄ）の工程）、上述した図３（ｃ）〜図６（ｄ）の工程で行った処理と同じ処理を経ることで、本実施形態の半導体装置８０（図１３）が製造される。   After this (steps of FIG. 15C to FIG. 16D), the semiconductor substrate of the present embodiment is subjected to the same processing as that performed in the steps of FIG. 3C to FIG. 6D described above. Device 80 (FIG. 13) is manufactured.

以上説明したように、第３の実施形態に係る半導体装置８０及びその製造方法（図１３〜図１６）によれば、その基本的な構成及びプロセスは第１の実施形態（図１〜図４）の場合と同じであるので、同様の作用効果を奏することができる。   As described above, according to the semiconductor device 80 and the manufacturing method thereof (FIGS. 13 to 16) according to the third embodiment, the basic configuration and process are the same as those of the first embodiment (FIGS. 1 to 4). ), The same effect can be obtained.

さらにこの第３の実施形態によれば、図１５（ｂ）の工程において上側チップ３２ａの周辺部分（下側チップ３０上から突出している部分）をリードフレーム２０ｂの各リード部２２の先端部で支持しているので、その突出している部分（電極パッド３３ａが形成されている部分）の位置を固定化することができる。これにより、電極パッド３３ａとリード部２２とのワイヤボンディング処理を安定に行うことができる。また、各リード部２２の先端部は、上側チップ３２ａによって同じレベルに保持することができる。   Furthermore, according to the third embodiment, in the step of FIG. 15B, the peripheral portion of the upper chip 32a (the portion protruding from above the lower chip 30) is formed at the tip of each lead portion 22 of the lead frame 20b. Since it supports, the position of the protruding part (part in which the electrode pad 33a is formed) can be fixed. Thereby, the wire bonding process of the electrode pad 33a and the lead part 22 can be performed stably. In addition, the tip portion of each lead portion 22 can be held at the same level by the upper chip 32a.

また、上述した第１、第２の実施形態の場合と同様にこの第３の実施形態においても、図１５（ｃ）の工程において、テープ６０上のリードフレーム２０ｂ及び各チップ３０，３２ａ（ワイヤ３４ａを含む）の封止処理を、個別モールディングに代えて一括モールディングにより行うようにしてもよい。その場合の実施形態を図１７に示す。   Further, in the third embodiment as well as in the first and second embodiments described above, the lead frame 20b on the tape 60 and the chips 30, 32a (wires) in the step of FIG. 15C. 34a) may be performed by collective molding instead of individual molding. An embodiment in that case is shown in FIG.

図１７は、図１３の半導体装置８０の一変形例に係る半導体装置８０ａの製造工程を示したものである。図１７において（ａ）〜（ｄ）の各工程で行う処理については、上述した図５（ａ）〜（ｄ）の工程で行った処理と同じであるのでその説明は省略する。   FIG. 17 shows a manufacturing process of a semiconductor device 80a according to a modification of the semiconductor device 80 of FIG. In FIG. 17, the processes performed in the steps (a) to (d) are the same as the processes performed in the steps of FIGS. 5 (a) to (d) described above, and thus the description thereof is omitted.

また、この第３の実施形態において、下側チップ３０上に２個以上の上側チップを多段的に実装するようにしてもよい。その場合の実施形態を図１８に示す。   In the third embodiment, two or more upper chips may be mounted on the lower chip 30 in multiple stages. An embodiment in that case is shown in FIG.

図１８は、図１３の半導体装置８０の他の変形例に係る半導体装置８０ｂの構成を断面図の形態で示したものである。図示の半導体装置８０ｂは、その基本的な構成が第１の実施形態の変形例に係る半導体装置１０ｂ（図６）の構成と同じであるので、その説明は省略する。   FIG. 18 shows the configuration of a semiconductor device 80b according to another modification of the semiconductor device 80 of FIG. 13 in the form of a cross-sectional view. The illustrated semiconductor device 80b has the same basic configuration as the configuration of the semiconductor device 10b (FIG. 6) according to the modification of the first embodiment, and thus the description thereof is omitted.

また、この第３の実施形態及びその変形例においても、上述した第１の実施形態の場合と同様の配置態様で、開口部ＯＰ３（図１４参照）の周囲のそれぞれ対向する各２辺（＝４辺）にそれぞれリード部２２を設けるようにしてもよい。   Also in the third embodiment and its modifications, the two opposing sides (==) around the opening OP3 (see FIG. 14) are arranged in the same manner as in the first embodiment described above. The lead portions 22 may be provided on each of the four sides.

（第４の実施形態…図１９参照）
図１９は本発明の第４の実施形態に係る半導体装置の構成を断面図の形態で示したものである。 (Fourth embodiment: see FIG. 19)
FIG. 19 shows a configuration of a semiconductor device according to the fourth embodiment of the present invention in the form of a sectional view.

本実施形態に係る半導体装置９０は、第１の実施形態に係る半導体装置１０（図１）の構成と比べて、リードフレーム２０の開口部ＯＰに、１個の下側チップ３０（図１）に代えて複数個（図示の例では２個）の下側チップ３０ａ及び３０ｂを並列配置し、各チップ３０ａ，３０ｂの電極パッド３１ａ，３１ｂをそれぞれ積層配線層４０ａの最上層の配線層に直接接続した点、さらに下側チップ３０ａ，３０ｂ上に、該下側チップよりも大きいダイサイズを有した上側チップ３２ｂを実装し、この上側チップ３２ｂの電極パッド３３ｂをボンディングワイヤ３４ｂを介してリードフレーム２０のリード部２２（インナーリード部）に接続した点で相違している。他の構成については、図１の半導体装置１０と基本的に同じであるのでその説明は省略する。   The semiconductor device 90 according to the present embodiment has one lower chip 30 (FIG. 1) in the opening OP of the lead frame 20, compared to the configuration of the semiconductor device 10 (FIG. 1) according to the first embodiment. Instead, a plurality (two in the illustrated example) of lower chips 30a and 30b are arranged in parallel, and the electrode pads 31a and 31b of the chips 30a and 30b are directly connected to the uppermost wiring layer of the laminated wiring layer 40a, respectively. An upper chip 32b having a larger die size than that of the lower chip is mounted on the connected point, and further on the lower chips 30a and 30b. It is different in that it is connected to 20 lead portions 22 (inner lead portions). The other configuration is basically the same as that of the semiconductor device 10 of FIG.

本実施形態の半導体装置９０は、基本的には第１の実施形態に係る製造方法（図２〜図４）と同様にして製造することができる。ただし、本実施形態の場合、図３（ａ）の工程において、あらかじめ別工程で作製しておいた２個の半導体チップ（下側チップ３０ａ，３０ｂ）を、それぞれ電極パッド３１ａ，３１ｂが形成されている側の面を下にしたフェイスダウンの態様で、リードフレーム２０の開口部ＯＰに対応する部分のテープ６０上に並設（搭載）している。さらに、図３（ｃ）の工程で行う封止処理を、個別モールディングに代えて一括モールディングにより行っている。   The semiconductor device 90 of this embodiment can be manufactured basically in the same manner as the manufacturing method (FIGS. 2 to 4) according to the first embodiment. However, in the case of the present embodiment, electrode pads 31a and 31b are respectively formed on two semiconductor chips (lower chips 30a and 30b) prepared in a separate process in the process of FIG. In a face-down manner with the surface on the lower side facing down, they are juxtaposed (mounted) on a portion of the tape 60 corresponding to the opening OP of the lead frame 20. Further, the sealing process performed in the step of FIG. 3C is performed by collective molding instead of individual molding.

本実施形態のように下側チップを複数個（３０ａ，３０ｂ）実装することで、図６等の実施形態に示したような、上側チップ３２ａ，３５を多段的に実装する場合と同様に、半導体装置９０としての機能を更に高めることができる（高機能化）。   By mounting a plurality of lower chips (30a, 30b) as in this embodiment, as in the case of mounting the upper chips 32a, 35 in multiple stages as shown in the embodiment of FIG. The function as the semiconductor device 90 can be further enhanced (high functionality).

なお、図１９の実施形態では、第１の実施形態で使用したリードフレーム２０（図２）を用いた場合を例にとって説明したが、使用するリードフレームの形態がこれに限定されないことはもちろんである。第２の実施形態で使用したリードフレーム２０ａ（図８）、第３の実施形態で使用したリードフレーム２０ｂ（図１４）に対しても、図１９の実施形態は同様に適用することができる。   In the embodiment of FIG. 19, the case where the lead frame 20 (FIG. 2) used in the first embodiment is used has been described as an example. However, the form of the lead frame to be used is not limited to this. is there. The embodiment of FIG. 19 can be similarly applied to the lead frame 20a (FIG. 8) used in the second embodiment and the lead frame 20b (FIG. 14) used in the third embodiment.

本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。1 is a cross-sectional view showing a configuration of a semiconductor device according to a first embodiment of the present invention. 図１の半導体装置の製造工程の一例（その１）を示す図である。FIG. 8 is a diagram showing an example (No. 1) of a manufacturing process of the semiconductor device of FIG. 1; 図２の製造工程に続く製造工程（その２）を示す断面図である。FIG. 3 is a cross-sectional view showing a manufacturing process (part 2) subsequent to the manufacturing process of FIG. 2; 図３の製造工程に続く製造工程（その３）を示す断面図である。FIG. 4 is a cross-sectional view showing a manufacturing process (part 3) following the manufacturing process of FIG. 3; 図１の半導体装置の一変形例に係る製造工程を示す断面図である。FIG. 9 is a cross-sectional view showing a manufacturing process according to a modification of the semiconductor device in FIG. 1. 図１の半導体装置の他の変形例に係る構成を示す断面図である。FIG. 7 is a cross-sectional view showing a configuration according to another modification of the semiconductor device of FIG. 1. 本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on the 2nd Embodiment of this invention. 図７の半導体装置の製造工程の一例（その１）を示す図である。FIG. 8 is a diagram showing an example (No. 1) of a manufacturing process of the semiconductor device of FIG. 7; 図８の製造工程に続く製造工程（その２）を示す断面図である。It is sectional drawing which shows the manufacturing process (the 2) following the manufacturing process of FIG. 図９の製造工程に続く製造工程（その３）を示す断面図である。FIG. 10 is a cross-sectional view showing a manufacturing process (No. 3) subsequent to the manufacturing process of FIG. 9; 図７の半導体装置の一変形例に係る製造工程を示す断面図である。FIG. 8 is a cross-sectional view showing a manufacturing process according to a variation of the semiconductor device in FIG. 7. 図７の半導体装置の他の変形例に係る構成を示す断面図である。FIG. 8 is a cross-sectional view showing a configuration according to another modification of the semiconductor device of FIG. 7. 本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on the 3rd Embodiment of this invention. 図１３の半導体装置の製造工程の一例（その１）を示す図である。FIG. 14 is a diagram showing an example (No. 1) of a manufacturing process of the semiconductor device of FIG. 13; 図１４の製造工程に続く製造工程（その２）を示す断面図である。It is sectional drawing which shows the manufacturing process (the 2) following the manufacturing process of FIG. 図１５の製造工程に続く製造工程（その３）を示す断面図である。FIG. 16 is a cross-sectional view showing a manufacturing process (No. 3) subsequent to the manufacturing process of FIG. 15; 図１３の半導体装置の一変形例に係る製造工程を示す断面図である。FIG. 14 is a cross-sectional view showing a manufacturing step according to a modified example of the semiconductor device in FIG. 13. 図１３の半導体装置の他の変形例に係る構成を示す断面図である。FIG. 14 is a cross-sectional view showing a configuration according to another modification of the semiconductor device of FIG. 13. 本発明の第４の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on the 4th Embodiment of this invention.

符号の説明Explanation of symbols

１０（ａ，ｂ），７０（ａ，ｂ），８０（ａ，ｂ），９０…半導体装置、
２０，２０ａ，２０ｂ…リードフレーム、
２１…支持部、
２２…リード部、
３０（ａ，ｂ），３２（ａ，ｂ），３５…シリコンチップ（半導体素子）、
３１（ａ，ｂ），３３（ａ，ｂ），３６…電極パッド（端子）、
３２Ｌ，３２Ｍ，３２Ｎ…上側チップの外形（実装エリア）、
３４（ａ，ｂ），３７…ボンディングワイヤ、
４０，４０ａ…積層配線層（パッケージ）、
４１，４３…絶縁層、
４２，４４…配線層（再配線層）、
４４Ｐ…（外部接続端子接合用の）パッド部、
４５…ソルダレジスト層（保護膜）、
４６…外部接続端子、
５０，５０ａ…封止樹脂（層）、
６０…テープ（片面に粘着剤が塗布されたフィルム状の基材）、
ＯＰ，ＯＰ１，ＯＰ２，ＯＰ３…リードフレームの開口部。 10 (a, b), 70 (a, b), 80 (a, b), 90... Semiconductor device,
20, 20a, 20b ... lead frame,
21 ... support part,
22 ... lead part,
30 (a, b), 32 (a, b), 35... Silicon chip (semiconductor element),
31 (a, b), 33 (a, b), 36 ... electrode pads (terminals),
32L, 32M, 32N ... the outer shape (mounting area) of the upper chip,
34 (a, b), 37 ... bonding wires,
40, 40a ... laminated wiring layer (package),
41, 43 ... insulating layer,
42, 44 ... wiring layer (rewiring layer),
44P ... pad portion (for connecting external connection terminals),
45. Solder resist layer (protective film),
46: External connection terminal,
50, 50a ... sealing resin (layer),
60 ... Tape (film-like base material coated with adhesive on one side),
OP, OP1, OP2, OP3 ... Openings of the lead frame.

Claims (8)

開口部を有し、該開口部の周囲にリード部が櫛歯状に延在するように成形されたリードフレームと、
前記リードフレームの開口部に、フェイスダウンの態様で配置された第１の半導体素子と、
前記第１の半導体素子上にフェイスアップの態様で搭載され、その電極パッドがワイヤを介して前記リードフレームのリード部に接続された第２の半導体素子と、
前記第１の半導体素子及び前記リードフレームをその一面側に搭載する態様で設けられた積層配線層と、
前記積層配線層上の前記リードフレームと前記第１、第２の半導体素子及び前記ワイヤを埋め込むように形成された封止樹脂層とを備え、
前記積層配線層は、前記第１の半導体素子の電極パッド及び前記リードフレームのリード部からそれぞれひき出された配線パターンが、前記積層配線層の他面側に設けられるパッド部と電気的に繋がるようにそれぞれパターン形成された複数の配線層を含むことを特徴とする半導体装置。 A lead frame that has an opening and is shaped so that the lead portion extends in a comb shape around the opening;
A first semiconductor element disposed in a face-down manner at the opening of the lead frame;
A second semiconductor element mounted on the first semiconductor element in a face-up manner, and an electrode pad connected to the lead portion of the lead frame via a wire;
A laminated wiring layer provided in a mode in which the first semiconductor element and the lead frame are mounted on one surface side;
The lead frame on the laminated wiring layer, the first and second semiconductor elements, and a sealing resin layer formed to embed the wire,
In the laminated wiring layer, the wiring pattern drawn out from the electrode pad of the first semiconductor element and the lead portion of the lead frame is electrically connected to the pad portion provided on the other surface side of the laminated wiring layer. A semiconductor device comprising a plurality of wiring layers that are each patterned. 前記リードフレームの開口部は、前記第１の半導体素子が配置される第１の開口部と、その周囲にリード部が櫛歯状に延在するように成形された第２の開口部とを有し、
前記第２の半導体素子は、前記第１の半導体素子より大きいサイズを有し、その周辺部分が前記第１、第２の開口部間のリードフレーム部分で支持された構造を有することを特徴とする請求項１に記載の半導体装置。 The opening portion of the lead frame includes a first opening portion in which the first semiconductor element is disposed and a second opening portion formed so that the lead portion extends in a comb shape around the opening portion. Have
The second semiconductor element has a size larger than that of the first semiconductor element, and a peripheral portion thereof is supported by a lead frame portion between the first and second openings. The semiconductor device according to claim 1. 前記第２の半導体素子は、前記第１の半導体素子より大きいサイズを有し、その周辺部分が前記リードフレームの各リード部で支持された構造を有することを特徴とする請求項１に記載の半導体装置。   2. The device according to claim 1, wherein the second semiconductor element has a size larger than that of the first semiconductor element, and a peripheral portion of the second semiconductor element is supported by each lead portion of the lead frame. Semiconductor device. 前記第１の半導体素子として複数個の半導体素子が、前記リードフレームの開口部に並設されていることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein a plurality of semiconductor elements as the first semiconductor elements are arranged in parallel in the opening of the lead frame. 開口部を有し、該開口部の周囲にリード部が櫛歯状に延在するように成形されたリードフレームを、フィルム状の基材に貼り付けたものを用意する工程と、
前記基材上の、前記リードフレームの開口部に対応する部分に、第１の半導体素子をフェイスダウンの態様で搭載する工程と、
前記第１の半導体素子上に第２の半導体素子をフェイスアップの態様で搭載し、さらに該第２の半導体素子の電極パッドと前記リードフレームのリード部とをワイヤにより接続する工程と、
前記基材上の前記リードフレームと前記第１、第２の半導体素子及び前記ワイヤを埋め込むように封止樹脂で封止する工程と、
前記基材を除去する工程と、
前記第１の半導体素子の電極パッド及び前記リードフレームのリード部からそれぞれ配線パターンをひき出し、以降、所要の数の配線層を積層する工程であって、前記配線パターンが、積層後の配線層の露出する面側に設けられるパッド部と電気的に繋がるように各配線層を積層する工程とを含むことを特徴とする半導体装置の製造方法。 A step of preparing an adhesive film having a lead frame formed so that the lead portion extends in a comb-teeth shape around the opening, and having a film-like base material;
Mounting the first semiconductor element in a face-down manner on a portion of the base material corresponding to the opening of the lead frame;
Mounting the second semiconductor element on the first semiconductor element in a face-up manner, and further connecting the electrode pad of the second semiconductor element and the lead portion of the lead frame with a wire;
Sealing with a sealing resin so as to embed the lead frame on the substrate, the first and second semiconductor elements, and the wire;
Removing the substrate;
A wiring pattern is drawn out from the electrode pad of the first semiconductor element and the lead portion of the lead frame, and thereafter, a required number of wiring layers are laminated, and the wiring pattern is a wiring layer after lamination. And a step of laminating each wiring layer so as to be electrically connected to a pad portion provided on the exposed surface side of the semiconductor device. 前記リードフレームを前記基材に貼り付けたものを用意する工程において、前記リードフレームを、第１の半導体素子が配置される第１の開口部と、その周囲に前記リード部が櫛歯状に延在するように成形された第２の開口部とを有するように成形し、
前記第１の半導体素子上に前記第２の半導体素子を搭載し、さらに該第２の半導体素子の電極パッドと前記リードフレームのリード部とをワイヤにより接続する工程において、前記第１の半導体素子より大きいサイズを有した第２の半導体素子を、その周辺部分を前記第１、第２の開口部間のリードフレーム部分上に位置合わせして搭載することを特徴とする請求項５に記載の半導体装置の製造方法。 In the step of preparing a substrate in which the lead frame is bonded to the base material, the lead frame includes a first opening in which the first semiconductor element is disposed, and the lead portion in a comb shape around the first opening. A second opening shaped to extend, and
In the step of mounting the second semiconductor element on the first semiconductor element and further connecting the electrode pad of the second semiconductor element and the lead portion of the lead frame with a wire, the first semiconductor element 6. The second semiconductor element having a larger size is mounted with its peripheral portion aligned on the lead frame portion between the first and second openings. A method for manufacturing a semiconductor device. 前記第１の半導体素子上に前記第２の半導体素子を搭載し、さらに該第２の半導体素子の電極パッドと前記リードフレームのリード部とをワイヤにより接続する工程において、前記第１の半導体素子より大きいサイズを有した第２の半導体素子を、その周辺部分を前記リードフレームの各リード部上に位置合わせして搭載することを特徴とする請求項５に記載の半導体装置の製造方法。   In the step of mounting the second semiconductor element on the first semiconductor element and further connecting the electrode pad of the second semiconductor element and the lead portion of the lead frame with a wire, the first semiconductor element 6. The method of manufacturing a semiconductor device according to claim 5, wherein a second semiconductor element having a larger size is mounted with its peripheral portion positioned on each lead portion of the lead frame. 前記第１の半導体素子を搭載する工程において、前記基材上の、前記リードフレームの開口部に対応する部分に、該第１の半導体素子として複数個の半導体素子を並設することを特徴とする請求項５に記載の半導体装置の製造方法。   In the step of mounting the first semiconductor element, a plurality of semiconductor elements are arranged side by side as the first semiconductor element in a portion corresponding to the opening of the lead frame on the base material. A method for manufacturing a semiconductor device according to claim 5.
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