KR101297015B1 - Method of manufacturing fan-out semiconductor package using lead frame, semiconductor package thereof, and package on package thereof - Google Patents
Method of manufacturing fan-out semiconductor package using lead frame, semiconductor package thereof, and package on package thereof Download PDFInfo
- Publication number
- KR101297015B1 KR101297015B1 KR1020110113649A KR20110113649A KR101297015B1 KR 101297015 B1 KR101297015 B1 KR 101297015B1 KR 1020110113649 A KR1020110113649 A KR 1020110113649A KR 20110113649 A KR20110113649 A KR 20110113649A KR 101297015 B1 KR101297015 B1 KR 101297015B1
- Authority
- KR
- South Korea
- Prior art keywords
- lead frame
- package
- semiconductor chip
- lead
- semiconductor package
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 250
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 43
- 239000002184 metal Substances 0.000 claims abstract description 140
- 238000000034 method Methods 0.000 claims description 66
- 239000008393 encapsulating agent Substances 0.000 claims description 49
- 239000000463 material Substances 0.000 claims description 31
- 238000000465 moulding Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 13
- 230000000149 penetrating effect Effects 0.000 claims description 8
- 238000005498 polishing Methods 0.000 claims description 7
- 238000005538 encapsulation Methods 0.000 claims description 4
- 238000013461 design Methods 0.000 abstract description 7
- 239000010408 film Substances 0.000 description 26
- 239000010410 layer Substances 0.000 description 24
- 229910000679 solder Inorganic materials 0.000 description 17
- WABPQHHGFIMREM-FTXFMUIASA-N lead-202 Chemical compound [202Pb] WABPQHHGFIMREM-FTXFMUIASA-N 0.000 description 15
- 239000000853 adhesive Substances 0.000 description 6
- 230000001070 adhesive effect Effects 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 6
- 239000002356 single layer Substances 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 229910003460 diamond Inorganic materials 0.000 description 3
- 239000010432 diamond Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/24175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법, 이에 의한 반도체 패키지 및 패키지 온 패키지에 관해 개시한다. 이를 위해 본 발명은 팬 아웃 구조의 반도체 패키지를 구현하기 위해 리드프레임을 반도체 칩 외곽에 설치한다. 따라서 리드프레임을 신호리드를 이용하여 이를 평면적, 입체적으로 이용하여 복잡한 회로 디자인을 단순화시켜 메탈층의 형성 층수를 줄이고, 리드프레임을 반도체 패키지 내부에서 평면형 연결단자 혹은 입체적으로 수직형 연결단자로 활용할 수 있다. Disclosed are a method of manufacturing a fan-out semiconductor package using a lead frame, a semiconductor package, and a package on package. To this end, the present invention is to install the lead frame to the outside of the semiconductor chip to implement the semiconductor package of the fan out structure. Therefore, the lead frame can be used as a signal lead to planar and three dimensional to simplify complex circuit design, thereby reducing the number of metal layers to be formed, and to use the lead frame as a planar connection terminal or three-dimensional vertical connection terminal inside a semiconductor package. have.
Description
본 발명은 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법, 이에 의한 반도체 패키지 및 패키지 온 패키지에 관한 것으로, 더욱 상세하게는 리드프레임을 팬-아웃(fan-out) 달성을 위한 회로패턴 혹은 비아(via) 연결통로로 사용하는 팬-아웃 반도체 패키지 제조방법, 이에 의한 반도체 패키지 및 상기 반도체 패키지를 상하로 적층된 구조인 패키지 온 패키지(POP; Package On Package. 이하 "POP"라 함)에 관한 것이다.The present invention relates to a method for manufacturing a fan-out semiconductor package using a leadframe, and to a semiconductor package and a package-on-package according to the present invention, and more particularly to a circuit pattern or via for achieving fan-out of the leadframe. via) A method for manufacturing a fan-out semiconductor package used as a connection path, a semiconductor package, and a package on package (POP), which is a structure in which the semiconductor package is stacked up and down. .
반도체 소자는 웨이퍼 제조단계부터 선 폭(line width)을 줄이고, 내부에 포함되는 회로의 설계 단순화를 통해 그 크기를 지속적으로 줄여왔다. 이와 함께 하나의 반도체 소자 내에 보다 많은 기능의 전자 회로를 포함시키기 위해 끊임없는 연구 개발이 진행되어 왔다. 이에 따라 반도체 칩의 크기는 점차 작아져 왔고, 반도체 칩 내부에 포함된 외부연결단자인 본드패드의 크기 및 간격은 더욱 조밀한 파인 피치형(pine-pitch type)으로 진화되어 왔다.Semiconductor devices have been continuously reduced in size by reducing line widths and simplifying the design of circuits included therein. In addition, continuous research and development has been conducted to include more functional electronic circuits in one semiconductor device. Accordingly, the size of the semiconductor chip has been gradually reduced, and the size and spacing of the bond pad, which is an external connection terminal included in the semiconductor chip, have evolved to a more compact fine-pitch type.
하지만, 반도체 칩을 사용한 반도체 패키지 제조공정에서는, 반도체 칩에 형성된 좁은 간격의 본드패드를 더욱 넓게 확장시켜야만 솔더볼(solder ball)이나 범프(bump) 등과 같은 큰 크기를 갖는 외부연결단자(external connection terminals)를 부착시킬 수 있다. 이러한 필요를 충족시키기 위해 반도체 칩에 포함된 본드패드의 배치를 효과적으로 확장시킬 수 있는 여러 형태의 팬-아웃 반도체 패키지가 소개되고 있다.However, in a semiconductor package manufacturing process using a semiconductor chip, a narrow spaced bond pad formed on the semiconductor chip needs to be further expanded to have a large size of external connection terminals such as solder balls or bumps. Can be attached. To meet these needs, various types of fan-out semiconductor packages have been introduced that can effectively expand the placement of bond pads included in semiconductor chips.
한편, 반도체 패키지에 있어서 팬 아웃(fan-out) 구조란, 본드패드와 연결된 재배선 패턴이 반도체 칩의 크기보다 넓게 확장되어 재배치되는 것을 말하며, 팬-인(fan-in) 구조란, 반도체 칩의 크기 한도 내에서 본드패드가 다시 재배치되는 것을 말한다. 한국공개특허 제2011-0077213호에 팬-아웃 타입의 반도체 패키지가 개시되어 있다. 하지만, 이러한 기술로는 제조공정 단순화에 한계가 있는 단점이 있다.In the semiconductor package, a fan-out structure means that a redistribution pattern connected to a bond pad is extended and relocated wider than the size of the semiconductor chip. A fan-in structure is a semiconductor chip. The bond pad is relocated within the size limit of. Korean Patent Publication No. 2011-0077213 discloses a semiconductor package of a fan-out type. However, this technique has a disadvantage in that there is a limit in simplifying the manufacturing process.
본 발명은, 리드프레임을 이용하여 재배선 금속패턴이 형성되는 층수를 줄이고, 리드프레임의 신호리드를 평면형 혹은 수직형 연결 통로로 사용함으로써, 반도체 패키지 제조공정의 공정을 단순화시키고, 제조 단가를 낮추고, 제품의 성능을 더욱 향상시킬 수 있는 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법을 제공하는 것을 목적으로 한다.The present invention reduces the number of layers in which the redistribution metal pattern is formed by using a lead frame, and uses a signal lead of the lead frame as a planar or vertical connection passage, thereby simplifying the process of manufacturing a semiconductor package and reducing manufacturing cost. Another object of the present invention is to provide a fan-out semiconductor package manufacturing method using a lead frame, which can further improve product performance.
본 발명은, 리드프레임을 이용하여 재배선 금속패턴이 형성되는 층수를 줄이고, 리드프레임의 신호리드를 평면형 혹은 수직형 연결 통로로 사용함으로써, 반도체 패키지 제조공정의 공정을 단순화시키고, 제조 단가를 낮추고, 제품의 성능을 더욱 향상시킬 수 있는 리드프레임을 이용한 팬-아웃 반도체 패키지를 제공하는 것을 다른 목적으로 한다.The present invention reduces the number of layers in which the redistribution metal pattern is formed by using a lead frame, and uses a signal lead of the lead frame as a planar or vertical connection passage, thereby simplifying the process of manufacturing a semiconductor package and reducing manufacturing cost. It is another object of the present invention to provide a fan-out semiconductor package using a lead frame that can further improve product performance.
본 발명은, 리드프레임을 이용하여 재배선 금속패턴이 형성되는 층수를 줄이고, 리드프레임의 신호리드를 평면형 혹은 수직형 연결 통로로 사용함으로써, 반도체 패키지 제조공정의 공정을 단순화시키고, 제조 단가를 낮추고, 제품의 성능을 더욱 향상시킬 수 있는 리드프레임을 이용한 패키지 온 패키지(POP)를 제공하는 것을 또 다른 목적으로 한다.The present invention reduces the number of layers in which the redistribution metal pattern is formed by using a lead frame, and uses a signal lead of the lead frame as a planar or vertical connection passage, thereby simplifying the process of manufacturing a semiconductor package and reducing manufacturing cost. Another aim is to provide a package-on-package (POP) using leadframe to further improve product performance.
본 발명은, 중앙에 반도체 칩이 안착될 수 있는 개구부가 마련되고 주변에 복수개의 신호리드를 갖는 스트립 상태의 리드프레임을 준비하는 단계와, 상기 리드프레임을 제1 베이스에 부착하고, 상기 리드프레임의 개구부를 통해 상기 제1 베이스 위에 반도체 칩을 탑재하는 단계와, 상기 제1 베이스 위의 상기 반도체 칩 및 리드프레임을 봉지재로 밀봉하고 제1 베이스를 제거하는 단계와, 상기 봉지재 및 반도체 칩 위에 절연막을 형성하고 상기 봉지재의 리드 및 반도체 칩의 본드패드를 노출하는 패터닝을 진행하는 단계와, 상기 노출된 신호리드와 본드패드를 연결하는 재배선 금속패턴을 형성하고 상부에 절연막 패턴을 형성하여 상기 재배선 금속패턴의 일부를 노출하는 재배선 금속패드 형성하는 단계와, 상기 노출된 재배선 금속패드에 도전성 연결 단자 부착하는 단계와, 상기 리드프레임 스트립에서 단위 반도체 패키지를 분리함과 동시에 개개의 신호라인을 분리하는 싱귤레이션 공정을 진행하는 단계를 포함하는 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법을 제공한다.According to an embodiment of the present invention, there is provided a lead frame in a strip state having an opening in which a semiconductor chip can be seated at a center thereof and having a plurality of signal leads in a periphery thereof, and attaching the lead frame to a first base and Mounting a semiconductor chip on the first base through an opening of the semiconductor chip; sealing the semiconductor chip and the lead frame on the first base with an encapsulant and removing the first base; Forming an insulating film thereon and patterning the lead of the encapsulant and the bond pads of the semiconductor chip; forming a redistribution metal pattern connecting the exposed signal leads and the bond pads; Forming a redistribution metal pad exposing a portion of the redistribution metal pattern, and conducting conductive lead to the exposed redistribution metal pad A method of manufacturing a fan-out semiconductor package using a lead frame includes attaching a terminal and performing a singulation process of separating a unit semiconductor package from the lead frame strip and separating individual signal lines. .
본 발명의 다른 측면에 따르면, 본 발명은, 중앙에 반도체 칩이 안착될 수 있는 개구부가 마련되고 주변에 복수개의 신호리드를 포함하고 상기 신호리드에는 하프 에칭에 의한 돌출부가 마련된 스트립 상태의 리드프레임을 준비하는 단계와, 상기 리드프레임을 제1 베이스에 부착하고, 상기 리드프레임의 개구부를 통해 상기 제1 베이스 위에 반도체 칩을 탑재하는 단계와, 상기 리드프레임의 돌출부 및 상기 반도체 칩의 밑면만을 외부로 노출시키는 몰딩 공정을 진행하고, 상기 제1 베이스를 제거하는 단계와, 상기 결과물에서 돌출부가 형성된 반대면 전체에 절연막 패턴을 형성하여 상기 리드프레임의 신호리드 및 반도체 칩의 본드 패드를 외부로 노출하는 단계와, 상기 리드프레임의 신호리드 및 반도체 칩의 본드 패드를 연결하는 하부 금속패턴을 형성하는 단계와, 상기 하부 금속패턴이 형성된 결과물 전면에 절연막 패턴을 형성하고 상기 하부 금속패턴과 연결되고 절연막 패턴에 의해 외부로 노출된 하부 금속패드를 형성하는 단계와, 상기 하부 금속패드 위에 도전성 연결단자를 부착하는 단계와, 상기 리드프레임 스트립에서 단위 반도체 패키지를 분리함과 동시에 개개의 신호라인을 분리하는 싱귤레이션 공정을 진행하는 단계를 포함하는 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법을 제공한다.According to another aspect of the invention, the present invention, the lead frame of the strip state is provided with an opening in which the semiconductor chip can be seated in the center and a plurality of signal leads in the periphery, the projection lead is provided with a protrusion by half etching Preparing a lead, attaching the lead frame to the first base, mounting the semiconductor chip on the first base through the opening of the lead frame, and only the protrusion of the lead frame and the bottom surface of the semiconductor chip. And exposing the signal lead of the lead frame and the bond pad of the semiconductor chip to the outside by performing a molding process of exposing the substrate, removing the first base, and forming an insulating layer pattern on the entire opposite surface on which the protrusion is formed. And a lower metal pattern connecting the signal lead of the lead frame and the bond pad of the semiconductor chip. Forming an insulating film pattern on the entire surface of the resultant product on which the lower metal pattern is formed, and forming a lower metal pad connected to the lower metal pattern and exposed to the outside by the insulating film pattern; and a conductive connection on the lower metal pad. A method of manufacturing a fan-out semiconductor package using a lead frame includes attaching a terminal and performing a singulation process of separating a unit semiconductor package from the lead frame strip and separating individual signal lines. do.
본 발명의 다른 측면에 따르면, 본 발명은, 중앙에 반도체 칩이 안착될 수 있는 개구부가 마련되고 주변에 신호리드가 하프 에칭에 의한 돌출부의 형태로 마련된 스트립 상태의 리드프레임을 준비하는 단계와, 상기 리드프레임을 제1 베이스에 부착하고, 상기 리드프레임의 개구부를 통해 상기 제1 베이스 위에 반도체 칩을 탑재하는 단계와, 상기 반도체 칩 및 리드프레임을 완전히 밀봉하는 봉지재를 형성하는 단계와, 상기 봉지재 및 리드프레임의 하프 에칭부를 연마하여 신호리드를 분리하여 노출시키고 상기 제1 베이스를 제거하는 단계와, 상기 결과물에서 상기 제1 베이스가 제거된 방향의 전면에 절연막 패턴을 형성하여 상기 리드프레임의 신호리드 및 반도체 칩의 본드패드를 노출시키는 단계와, 상기 리드프레임의 신호리드 및 반도체 칩의 본드 패드를 연결하는 하부 금속패턴을 형성하는 단계와, 상기 하부 금속패턴이 형성된 결과물 전면에 절연막 패턴을 형성하고 상기 하부 금속패턴과 연결되고 절연막 패턴에 의해 외부로 노출된 하부 금속패드를 형성하는 단계와, 상기 하부 금속패드 위에 도전성 연결단자를 부착하는 단계와, 상기 리드프레임 스트립에서 단위 반도체 패키지를 분리함과 동시에 개개의 신호라인을 분리하는 싱귤레이션 공정을 진행하는 단계를 포함하는 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법을 제공한다.According to another aspect of the present invention, the present invention provides a step of preparing a lead frame in a strip state having an opening in which a semiconductor chip can be seated in the center and a signal lead in the form of a protrusion by half etching; Attaching the lead frame to a first base, mounting a semiconductor chip on the first base through an opening of the lead frame, forming an encapsulant that completely seals the semiconductor chip and the lead frame; Polishing the half-etched portion of the encapsulant and the leadframe to separate and expose the signal leads, and to remove the first base; and to form an insulating film pattern on the entire surface of the resultant in which the first base is removed. Exposing the signal leads and bond pads of the semiconductor chip; Forming a lower metal pattern connecting the pads, forming an insulating layer pattern on the entire surface of the resultant product on which the lower metal pattern is formed, and forming a lower metal pad connected to the lower metal pattern and exposed to the outside by the insulating layer pattern; And attaching a conductive connection terminal on the lower metal pad, and performing a singulation process of separating a unit semiconductor package from the leadframe strip and separating individual signal lines. A method of manufacturing an out-of- semiconductor package is provided.
본 발명의 또 다른 측면에 따르면, 본 발명은, 반도체 칩과, 상기 반도체 칩의 밑면 및 외곽을 감싸는 봉지재와, 상기 봉지재 내부에 위치한 리드프레임 재질의 복수개의 신호리드와, 상기 반도체 칩의 본드패드와 상기 리드프레임 재질의 복수개의 신호리드를 연결하는 재배선 금속패턴과, 상기 재배선 금속패턴과 연결된 재배선 금속패드와, 상기 재배선 금속패드에 부착된 도전성 연결단자를 구비하는 리드프레임을 이용한 팬-아웃 반도체 패키지를 제공한다.According to another aspect of the invention, the present invention, a semiconductor chip, an encapsulant surrounding the bottom and the outer surface of the semiconductor chip, a plurality of signal leads of a lead frame material located inside the encapsulant, and A lead frame including a redistribution metal pattern connecting a bond pad and a plurality of signal leads of the lead frame material, a redistribution metal pad connected to the redistribution metal pattern, and a conductive connection terminal attached to the redistribution metal pad It provides a fan-out semiconductor package using.
본 발명의 또 다른 측면에 따르면, 본 발명은, 반도체 칩과, 상기 반도체 칩의 외곽을 감싸며, 상기 반도체 칩과 동일 높이를 갖는 봉지재와, 상기 봉지재 내부에 위치하며 봉지재를 상하 방향으로 관통하는 형태의 리드프레임 재질의 복수개의 신호리드와, 상기 반도체 칩의 본드패드와 상기 신호리드를 연결하는 재배선 금속패턴과, 상기 재배선 금속패턴과 연결된 재배선 금속패드와, 상기 재배선 금속패드에 부착된 도전성 연결단자를 구비하는 리드프레임을 이용한 팬-아웃 반도체 패키지를 제공한다.According to another aspect of the invention, the present invention, the encapsulation material surrounding the semiconductor chip, the outer edge of the semiconductor chip, having the same height as the semiconductor chip, and located inside the encapsulation material in the vertical direction A plurality of signal leads made of a lead frame material having a penetrating shape, a redistribution metal pattern connecting the bond pads of the semiconductor chip and the signal leads, a redistribution metal pad connected to the redistribution metal pattern, and the redistribution metal Provided is a fan-out semiconductor package using a lead frame having a conductive connection terminal attached to a pad.
본 발명의 또 다른 측면에 따르면, 본 발명은, 반도체 칩, 상기 반도체 칩의 외곽을 감싸며, 상기 반도체 칩과 동일 높이를 갖는 봉지재, 상기 봉지재 내부에 포함되며 봉지재를 상하 방향으로 관통하는 형태의 리드프레임 재질의 복수개의 신호리드, 상기 반도체 칩의 본드패드와 상기 신호리드를 연결하는 재배선 금속패턴, 상기 재배선 금속패턴과 연결된 재배선 금속패드, 및 상기 재배선 금속패드에 부착된 도전성 연결단자를 구비하는 제1 반도체 패키지와, 상기 제1 반도체 패키지 위에 도전성 연결단자를 통해 탑재되며, 반도체 칩, 상기 반도체 칩의 외곽을 감싸며, 상기 반도체 칩과 동일 높이를 갖는 봉지재, 상기 봉지재 내부에 포함되며 봉지재를 상하 방향으로 관통하는 형태의 리드프레임 재질의 복수개의 신호리드, 상기 반도체 칩의 본드패드와 상기 신호리드를 연결하는 재배선 금속패턴, 상기 재배선 금속패턴과 연결된 재배선 금속패드, 및 상기 재배선 금속패드에 부착된 도전성 연결단자를 구비하는 제2 반도체 패키지를 포함하는 리드프레임을 이용한 패키지 온 패키지를 제공한다.According to another aspect of the invention, the present invention, a semiconductor chip, encapsulating the outer edge of the semiconductor chip, the encapsulant having the same height as the semiconductor chip, included in the encapsulant and penetrating the encapsulant in the vertical direction A plurality of signal leads of a lead frame material of a shape, a redistribution metal pattern connecting the bond pads of the semiconductor chip and the signal leads, a redistribution metal pad connected to the redistribution metal pattern, and a redistribution metal pad A first semiconductor package having a conductive connection terminal, a sealing material mounted on the first semiconductor package through a conductive connection terminal, surrounding the semiconductor chip and the outer edge of the semiconductor chip, and having the same height as the semiconductor chip, the encapsulation member A plurality of signal leads of a lead frame material included in the ash and penetrating the encapsulant in the vertical direction, and the bond pad of the semiconductor chip. And a second semiconductor package including a redistribution metal pattern connecting the signal lead, a redistribution metal pad connected to the redistribution metal pattern, and a conductive connection terminal attached to the redistribution metal pad. Provide a package on package.
본 발명에 의하면, 첫째 리드프레임에서 여러 개의 신호리드를 분리하여 사용함으로써, 팬-아웃 반도체 패키지를 제조하는데 사용되는 메탈층 형성 개수를 줄일 수 있다. 이때 리드프레임의 신호리드는 복잡한 회로 디자인을 단순화시키거나, 수직형 연결단자로 사용될 수 있다.According to the present invention, by using a plurality of signal leads separated from the first lead frame, the number of metal layers formed to manufacture the fan-out semiconductor package can be reduced. At this time, the signal lead of the leadframe can simplify a complicated circuit design or be used as a vertical connection terminal.
둘째, 리드프레임에서 하프 에칭(half etching)에 의한 돌출부를 이용하여 리드프레임의 신호리드로 사용함으로써, 별도의 비아 홀(via hole)이나 비아 콘택(via contact)을 형성하지 않고도 수직형 연결단자로 사용할 수 있다. 이러한 구조는 두 개의 반도체 패키지를 수직으로 쌓아 만드는 패키지 온 패키지(POP)에서 신호연결에 유리한 장점이 있다.Second, it is used as a signal lead of the lead frame by using a protrusion by half etching in the lead frame, so that it is a vertical connection terminal without forming a separate via hole or via contact. Can be used. This structure is advantageous for signal connection in a package on package (POP), in which two semiconductor packages are stacked vertically.
도 1은 본 발명의 제1 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법을 설명하기 위한 플로차트이다.
도 2 및 도 3은 본 발명의 제1 실시예에 사용되는 리드프레임을 설명하기 위한 평면도 및 단면도이다.
도 4 내지 도 9는 본 발명의 제1 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 제2 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법을 설명하기 위한 플로차트이다.
도 11 및 도 12는 본 발명의 제2 실시예에 사용되는 리드프레임을 설명하기 위한 평면도 및 단면도이다.
도 13 내지 도 18은 본 발명의 제2 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법을 설명하기 위한 단면도들이다.
도 19는 본 발명의 제3 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법을 설명하기 위한 플로차트이다.
도 20 및 도 21은 본 발명의 제3 실시예에 사용되는 리드프레임을 설명하기 위한 평면도 및 단면도이다.
도 22 내지 도 27은 본 발명의 제3 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법을 설명하기 위한 단면도들이다.
도 28 및 도 29는 도 22 및 도 23에 대한 변형예를 보여주는 단면도들이다.1 is a flowchart illustrating a method of manufacturing a fan-out semiconductor package using a lead frame according to a first embodiment of the present invention.
2 and 3 are a plan view and a cross-sectional view for explaining the lead frame used in the first embodiment of the present invention.
4 through 9 are cross-sectional views illustrating a method of manufacturing a fan-out semiconductor package using a lead frame according to a first embodiment of the present invention.
10 is a flowchart illustrating a method of manufacturing a fan-out semiconductor package using a lead frame according to a second embodiment of the present invention.
11 and 12 are a plan view and a cross-sectional view for explaining a lead frame used in a second embodiment of the present invention.
13 to 18 are cross-sectional views illustrating a method of manufacturing a fan-out semiconductor package using a lead frame according to a second embodiment of the present invention.
19 is a flowchart illustrating a method of manufacturing a fan-out semiconductor package using a lead frame according to a third embodiment of the present invention.
20 and 21 are a plan view and a cross-sectional view for explaining a lead frame used in a third embodiment of the present invention.
22 to 27 are cross-sectional views illustrating a method of manufacturing a fan-out semiconductor package using a lead frame according to a third embodiment of the present invention.
28 and 29 are cross-sectional views illustrating modified examples of FIGS. 22 and 23.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다. In order to fully understand the structure and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be embodied in various forms and various modifications may be made. It should be understood, however, that the description of the embodiments is provided to enable the disclosure of the invention to be complete, and will fully convey the scope of the invention to those skilled in the art. In the accompanying drawings, the constituent elements are shown enlarged for the sake of convenience of explanation, and the proportions of the constituent elements may be exaggerated or reduced.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.The terms used in the embodiments of the present invention may be construed as commonly known to those skilled in the art unless otherwise defined.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings. Like reference symbols in the drawings denote like elements.
제1 실시예First Embodiment
도 1은 본 발명의 제1 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법을 설명하기 위한 플로차트이다.1 is a flowchart illustrating a method of manufacturing a fan-out semiconductor package using a lead frame according to a first embodiment of the present invention.
도 1을 참조하면, 먼저 반도체 칩이 안착될 수 있는 개구부가 마련된 도 2 및 도 3과 같은 리드프레임을 준비(S100)한다. 상기 리드프레임은 에치드 리드프레임(etched leadframe) 혹은 (stamped leadframe)일 수 있다. 하지만, 본 발명은 이에 한정되지 않고, 상기 리드프레임으로서 도전성 구조를 가지는 일반적인 도전성 플레이트(예, 금속 플레이트)가 제한 없이 적용 가능하며, 상기 리드프레임의 제조방법도 다양하게 선택될 수 있다. 그리고 상기 리드프레임을 제1 베이스 위에 부착(S102)한다. 이와 함께 반도체 칩을 상기 리드프레임의 개구부를 통해 제1 베이스 위에 도 4와 같이 함께 부착(S104)한다.Referring to FIG. 1, first, a lead frame as shown in FIGS. 2 and 3, in which an opening in which a semiconductor chip is mounted, is prepared (S100). The leadframe may be an etched leadframe or a stamped leadframe. However, the present invention is not limited thereto, and a general conductive plate (eg, a metal plate) having a conductive structure as the lead frame may be applied without limitation, and a method of manufacturing the lead frame may be variously selected. The lead frame is attached on the first base (S102). In addition, the semiconductor chip is attached to the first base through the opening of the lead frame as shown in FIG. 4 (S104).
그리고 몰딩 공정(molding process)을 진행하여, 도 5와 같이 상기 제1 베이스 위에 상기 리드프레임과 반도체 칩을 밀봉하는 봉지재를 형성(S106)하고, 봉지재 형성을 위해 사용된 제1 베이스를 도 6과 같이 제거(S108)한다. 그 후, 상기 제1 베이스가 제거된 결과물을 뒤집어서 필요에 따라 제2 베이스(도7의 118)를 선택적으로 결과물 하부에 부착한다. 이어서 상기 결과물 위에 절연막을 형성하고 패터닝하여 절연막 패턴을 만들어 상기 반도체 칩의 본드패드와 상기 리드프레임의 신호리드를 외부로 노출(S110)시킨다. 그리고 재배선 금속패턴을 형성하여 상기 본드패드와 신호리드를 도 8과 같이 연결(S112)시킨다. 그리고 절연막 패턴을 다시 형성하여 상기 재배선 금속패턴의 일부를 노출시키는 재배선 금속패드를 노출(S114)시킨다. 그 후 상기 노출된 재배선 금속패드에 도전성 연결단자를 도 8과 같이 부착(S116)시킨다. 상기 도전성 연결단자는 솔더볼 혹은 솔더 범프일 수 있다. In addition, a molding process is performed to form an encapsulant that seals the lead frame and the semiconductor chip on the first base as shown in FIG. 5 (S106), and illustrates a first base used to form an encapsulant. Remove as S6 (S108). After that, the resultant from which the first base has been removed is inverted and a second base (118 of FIG. 7) is optionally attached to the lower part of the resultant if necessary. Subsequently, an insulating film is formed and patterned on the resultant to form an insulating film pattern to expose the bond pad of the semiconductor chip and the signal lead of the lead frame to the outside (S110). Then, the redistribution metal pattern is formed to connect the bond pad and the signal lead as shown in FIG. 8 (S112). The insulating layer pattern is formed again to expose the redistribution metal pad exposing a part of the redistribution metal pattern (S114). Thereafter, a conductive connection terminal is attached to the exposed redistribution metal pad as shown in FIG. 8 (S116). The conductive connection terminal may be solder balls or solder bumps.
한편 상기 선택적으로 부착된 제2 베이스는 도전성 연결단자를 부착한 후, 제거하는 것이 바람직하다. 마지막으로 스트립 상태의 리드프레임에서 단위 반도체 패키지를 분리하는 싱귤레이션 공정(singulation process)을 도 9와 같이 진행(S118)하여 본 발명의 제1 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지 제조공정을 완료한다. 이때 상기 도2의 C1은 리드프레임 중에서 각각 분리된 신호단자가 반도체 패키지 내부에 남는 부분을 가리킨다.Meanwhile, the selectively attached second base may be removed after attaching the conductive connection terminal. Finally, a singulation process for separating the unit semiconductor package from the lead frame in a strip state is performed as shown in FIG. 9 (S118) to manufacture a fan-out semiconductor package using the lead frame according to the first embodiment of the present invention. Complete the process. In this case, C1 of FIG. 2 indicates a portion of the lead frame in which signal terminals respectively separated remain inside the semiconductor package.
도 2 및 도 3은 본 발명의 제1 실시예에 사용되는 리드프레임을 설명하기 위한 평면도 및 단면도이다. 이때 도 3은 도 2의 3-3'의 절단면을 가리킨다.2 and 3 are a plan view and a cross-sectional view for explaining the lead frame used in the first embodiment of the present invention. In this case, Figure 3 indicates the cut surface of 3-3 'of FIG.
도 2 및 도 3을 참조하면, 본 발명의 제1 실시예에 사용되는 리드프레임(100)은, 도 2와 같이 적어도 두 이상의 리드프레임이 긴 띠 모양으로 배열된 스트립(strip) 형태인 것이 적합하다. 상기 스트립 형태의 리드프레임(100)은 하나의 반도체 패키지를 형성하기 위한 단위 리드프레임이 매트릭스 형태로 복수개가 배열된 스트립 형태일 수도 있다.2 and 3, the
상기 리드프레임(100)은 외곽에 각각의 신호리드(102)들을 지지하기 위한 댐버 라인(damber line, 106)이 형성되고, 상기 댐버 라인(106)과 연결된 복수개의 신호리드(102)가 구성되어 있다. 한편 도 2에 도시된 신호리드(102)의 형태는, 본 발명을 설명하기 위한 예시적인 것이며, 반도체 칩과의 효과적인 연결을 위해 다양한 모양으로 변형이 가능하다.The
이와 함께 본 발명의 바람직한 실시예에 의한 리드프레임(100)은, 신호리드(102) 안쪽으로 반도체 칩이 탑재될 수 있는 공간인, 개구부(104)가 마련된 특징이 있다. 통상적인 리드프레임은 중앙부에 칩 탑재부가 형성되어 개구부가 없는 형태이지만, 본 발명에 의한 리드프레임(100)은 이 곳이 비어 있는 개구부가 마련된 특징이 있으며, 이러한 구조는 팬-아웃 구조의 반도체 패키지를 만드는 과정에서 유용하게 적용됨을 후속 공정을 통해 확인할 수 있다.In addition, the
도 4 내지 도 9는 본 발명의 제1 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법을 설명하기 위한 단면도들이다.4 through 9 are cross-sectional views illustrating a method of manufacturing a fan-out semiconductor package using a lead frame according to a first embodiment of the present invention.
도 4를 참조하면, 도2 및 도 3의 리드프레임(100)을 제1 베이스(112) 위에 접착성 소재를 사용하여 부착한다. 상기 제1 베이스(112)는 고형(rigid type) 재질의 소재이면 어느 것이나 사용이 가능하며 예컨대, 몰드 성형물 혹은 폴리이미드 테이프 등을 사용할 수 있다. 이어서 반도체 칩(108)을 상기 리드프레임의 개구부(도3의 104)를 통해 접착성 소재를 사용하여 상기 제1 베이스(112) 위에 탑재한다. 한편, 상기 반도체 칩(108)은 회로부가 형성된 활성영역(A)이 아래 방향을 향하도록 탑재되는 것이 적합하며, 회로부가 형성되지 않은 밑면(B)이 위쪽을 향하도록 탑재되는 것이 적합하다. 따라서 회로부가 형성된 활성영역(A)에 마련된 본드패드(110)는 상기 제1 베이스(112)와 맞닿는 형태가 된다.Referring to FIG. 4, the
도 5 내지 도 7을 참조하면, 상기 반도체 칩(108)이 탑재된 결과물에 몰딩 공정을 진행한다. 상기 몰딩 공정에서 봉지재(114)를 사용하여 상기 반도체 칩(108) 및 리드프레임의 신호리드(102)를 충분히 덮도록 밀봉한다. 상기 봉지재(114)는 에폭시 몰드 컴파운드(Epoxy Mold Compound)와 같은 고분자 화합물이 사용될 수 있다. 5 to 7, a molding process is performed on the resultant product on which the
그 후, 도 6과 같이 반도체 칩(108) 및 신호리드(102)의 고정을 위해 사용된 제1 베이스(112)를 떼어내어 제거하여 패널(116)을 만든다. 이에 따라 패널(116)에서 반도체 칩(108)의 본드패드(110) 및 신호리드(102)가 제1 베이스(112)를 떼어낸 자리에 노출된다. 상기 제1 베이스를 떼어낸 결과물을 다시 뒤집어서 반도체 칩(108)의 밑면이 위치하는 방향에 제2 베이스(118)를 도 7과 같이 선택적으로 부착한다. 상기 제2 베이스(118) 역시 고형(rigid type) 재질의 소재이면 어느 것이나 사용이 가능하며, 일 예로 몰드 성형물 혹은 폴리이미드 테이프 등을 사용할 수 있다.Thereafter, as shown in FIG. 6, the
도 8 및 도 9를 참조하면, 먼저 노출된 본드패드(110)와 신호리드(102)가 있는 전면에 절연막(124)을 형성하고 이를 패터닝하여 상기 본드패드(110)와 신호리드(102)가 외부로 노출되게 한다. 그리고 상기 노출된 본드패드(110)와 신호리드(102)가 있는 절연막(124) 위에 상기 본드패드(110)와 신호리드(102)를 연결하는 재배선 금속패턴(122)을 형성한다. 상기 재배선 금속패턴(122)은, 신호리드(102)와 함께 반도체 칩(108) 내에 형성된 본드패드(110)의 배열을 반도체 칩(108) 외곽에 형성된 신호리드(102)까지 확장시켜 팬-아웃 반도체 패키지를 구현하는 수단이 된다. 8 and 9, first, an insulating
이어서 상기 재배선 금속패턴(122)이 형성된 결과물에 다시 절연막(124)을 형성하고, 이를 패터닝하여 상기 재배선 금속패턴(122)의 일부를 노출시키는 재배선 금속패드를 형성한다. 한편, 상기 재배선 금속패드는 도 8과 같이 본드패드와 연결된 단층 구조의 금속층 패턴에 형성될 수도 있고, 필요에 따라 도 9와 같이 2층 구조에 형성된 금속층 패턴에 형성될 수도 있다. 그리고 상기 노출된 재배선 금속패드에 도전성 연결단자(126), 예컨대 솔더볼이나 솔더 범프(bump)를 부착한다. 이어서 다이아몬드 재질의 블레이드(blade) 등을 사용하여 각각의 리드프레임을 절단부(128)를 따라 분리하여 리드프레임 스트립에서 단위 반도체 패키지를 분리하는 싱귤레이션 공정을 진행한다. Subsequently, an insulating
한편, 상기 싱귤레이션 공정은 리드프레임의 댐버 라인(도2의 106)을 포함하여 외곽부분은 모두 제거하고 도 2의 C1과 같이 신호리드(102)만 서로 분리된 상태로 남게 된다. 이러한 신호리드(도2의 102)는 팬 아웃 구조의 반도체 패키지에서 회로 배선을 평면적 혹은 수직적으로 확장시킬 수 있는 기능을 하기 때문에, 재배선 금속패턴의 층수를 낮추고, 회로 배선에 대한 디자인을 단순화시키는 수단이 될 수 있다. 또한, 상기 싱귤레이션 공정은 상기 블레이드를 사용한 절단 대신에 펀치(punch)를 사용한 절단을 진행하거나, 레이저(LASER)를 사용한 절단을 진행할 수도 있다.Meanwhile, the singulation process removes all the outer portions including the damper line (106 in FIG. 2) of the lead frame and leaves only the signal leads 102 separated from each other as shown in C1 of FIG. 2. This signal lead (102 in FIG. 2) functions to expand the circuit wiring planarly or vertically in the semiconductor package of the fan-out structure, thereby reducing the number of layers of the redistribution metal pattern and simplifying the design of the circuit wiring. It can be a means. In addition, the singulation process may be performed using a punch instead of cutting using the blade, or may be performed using a laser (LASER).
이어서 도 9를 사용하여 본 발명의 바람직한 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지의 구조에 관해 설명한다.Next, a structure of a fan-out semiconductor package using a lead frame according to a preferred embodiment of the present invention will be described with reference to FIG. 9.
본 발명의 일 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지는, 반도체 칩(도7의 108)과, 상기 반도체 칩의 밑면 및 외곽을 감싸는 봉지재(도8의 114)와, 상기 반도체 칩의 본드패드(도7의 110)와 상기 리드프레임의 재질의 복수개의 신호리드(도7의 102)를 연결하는 재배선 금속패턴(122), 상기 재배선 금속패턴과 연결된 재배선 금속패드 및 상기 재배선 금속패드에 부착된 도전성 연결단자(126)를 포함한다.A fan-out semiconductor package using a lead frame according to an embodiment of the present invention includes a semiconductor chip (108 in FIG. 7), an encapsulant (114 in FIG. 8) surrounding the underside and the outside of the semiconductor chip, and the semiconductor. A
이때 리드프레임 소재의 신호리드(도7의 102)는, 반도체 칩의 주변에 있는 봉지재 내부에 수평적 혹은 수직적으로 배치되어, 재배선 금속패턴을 형성하는 층수를 최소화시킬 수 있게 하며, 복잡한 회로 디자인을 단순화시키고, 반도체 패키지의 전기적 성능을 개선시킬 수 있는 역할을 수행한다.At this time, the signal lead (102 in FIG. 7) of the lead frame material is disposed horizontally or vertically in the encapsulant around the semiconductor chip, thereby minimizing the number of layers forming the redistribution metal pattern, and a complicated circuit. It simplifies the design and improves the electrical performance of the semiconductor package.
제1실시예에서는 2개의 반도체 칩(108)들이 도시되어 있지만, 본 발명은 이에 한정되지 않고, 3개 이상의 반도체 칩(108)들이 부착 가능하다. 이 때, 가로-세로 방향에 대하여 반도체 칩(108)들의 매트릭스 배열이 가능하다.Although two
도 10은 본 발명의 제2 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법을 설명하기 위한 플로차트이다.10 is a flowchart illustrating a method of manufacturing a fan-out semiconductor package using a lead frame according to a second embodiment of the present invention.
도 10을 참조하면, 먼저 반도체 칩이 안착될 수 있는 개구부가 마련된 도 11 및 도 12와 같은 리드프레임을 준비(S200)한다. 상기 리드프레임은 하프 에칭(half etching)에 의한 돌출부가 형성된 에치드 리드프레임(etched leadframe)인 것이 적합하다. 이어서 상기 리드프레임을 제1 베이스 위에 부착(S202)한다. 이와 함께 반도체 칩을 상기 리드프레임의 개구부를 통해 제1 베이스 위에 도 13과 같이 함께 부착(S204)한다. 이때, 반도체 칩의 본드 패드가 아래쪽을 향하도록 부착하고, 리드프레임의 돌출부는 위쪽을 향하도록 부착하는 것이 적합하다.Referring to FIG. 10, first, a lead frame as shown in FIGS. 11 and 12 having an opening on which a semiconductor chip is mounted is prepared (S200). The lead frame is preferably an etched leadframe in which protrusions formed by half etching are formed. Subsequently, the lead frame is attached on the first base (S202). At the same time, the semiconductor chip is attached to the first base through the opening of the lead frame as shown in FIG. 13 (S204). At this time, it is preferable to attach the bond pad of the semiconductor chip to face downward, and attach the protrusion of the lead frame to face upward.
그리고 몰딩 공정(molding process)을 진행하여, 상기 제1 베이스 위에 상기 리드프레임과 반도체 칩을 밀봉하는 봉지재를 형성(S206)하고, 리드프레임의 돌출부를 연마저지층(polishing stopper)으로 연마를 진행하여 신호리드의 돌출부가 도 14와 같이 외부로 노출되게 한다. 그리고 노출된 리드프레임의 신호리드에 상부 금속패드, 예컨대 상하 연결형 금속패드를 도 15와 같이 형성(S210)한다. 그 후, 봉지재 형성을 위해 사용된 제1 베이스를 제거(S212)한다. In addition, a molding process is performed to form an encapsulant sealing the lead frame and the semiconductor chip on the first base (S206), and the protrusion of the lead frame is polished with a polishing stopper. Thus, the protrusion of the signal lead is exposed to the outside as shown in FIG. An upper metal pad, for example, a vertically connected metal pad is formed on the exposed signal of the lead frame as shown in FIG. 15 (S210). Thereafter, the first base used for forming the encapsulant is removed (S212).
이어서 상기 결과물에서 돌출부가 형성된 반대면 전체에 절연막 패턴을 형성하여 상기 리드프레임의 신호리드 및 반도체 칩의 본드 패드를 외부로 노출(S214)시킨다. 그리고 하부 금속패턴, 예컨대 재배선 금속패턴으로 리드프레임의 신호리드 및 반도체 칩의 본드 패드를 연결(S216)시키고, 상기 하부 금속패턴이 형성된 결과물 전면에 절연막 패턴을 형성하고 상기 하부 금속패턴과 연결되고 절연막 패턴에 의해 외부로 노출된 하부 금속패드를 도 16과 같이 형성(S218)한다. 그 후 상기 노출된 재배선 금속패드에 도전성 연결단자를 도 16과 같이 부착(S220)시킨다. 상기 도전성 연결단자는 솔더볼 혹은 솔더 범프일 수 있다. Subsequently, an insulating film pattern is formed on the entire opposite surface on which the protrusion is formed, thereby exposing the signal lead of the lead frame and the bond pad of the semiconductor chip to the outside (S214). In addition, the signal lead of the lead frame and the bond pad of the semiconductor chip may be connected to each other using a lower metal pattern, for example, a redistribution metal pattern, and an insulating layer pattern may be formed on the entire surface of the resultant product on which the lower metal pattern is formed, and then connected to the lower metal pattern. A lower metal pad exposed to the outside by the insulating film pattern is formed as shown in FIG. 16 (S218). Thereafter, a conductive connection terminal is attached to the exposed redistribution metal pad as shown in FIG. 16 (S220). The conductive connection terminal may be solder balls or solder bumps.
마지막으로 스트립 상태의 리드프레임에서 단위 반도체 패키지를 분리하는 싱귤레이션 공정(singulation process)을 진행(S222)하고, 도 18과 같이 두 개의 반도체 패키지를 도전성 연결단자와 상부 금속패드를 이용하여 수직으로 탑재하여 본 발명의 제2 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지, 예컨대 패키지 온 패키지(POP)의 제조공정을 완료한다. 이때 상기 도 11의 C2는 리드프레임 중에서 각각 분리된 신호단자가 반도체 패키지 내부에 남는 부분을 가리킨다.Finally, a singulation process is performed to separate the unit semiconductor package from the lead frame in a strip state (S222). As shown in FIG. 18, two semiconductor packages are vertically mounted using conductive connection terminals and an upper metal pad. This completes the manufacturing process of the fan-out semiconductor package, for example, the package on package (POP) using the lead frame according to the second embodiment of the present invention. In this case, C2 of FIG. 11 indicates a portion of the lead frame in which signal terminals respectively separated remain inside the semiconductor package.
도 11 및 도 12는 본 발명의 제2 실시예에 사용되는 리드프레임을 설명하기 위한 평면도 및 단면도이다. 여기서 도 12는 도 11의 12-12'의 절단면을 가리킨다.11 and 12 are a plan view and a cross-sectional view for explaining a lead frame used in a second embodiment of the present invention. Here, FIG. 12 refers to the cut plane of 12-12 'of FIG.
도 11 및 도 12를 참조하면, 본 발명의 제2 실시예에 사용되는 리드프레임(200)은, 외곽에 각각의 신호리드(202)들을 지지하기 위한 댐버 라인(damber line, 206)이 형성되고, 상기 댐버 라인(206)과 연결된 복수개의 신호리드(202)가 구성되어 있다. 한편 상기 신호리드(202)는 리드프레임의 일부만 에칭(etching)되 하프 에칭부(도12의 203)와 하프에칭이 되지 않아 돌출된 형태인 돌출부(도12의 201)를 포함한다. 도 11에 도시된 신호리드(202)의 형태는, 본 발명을 설명하기 위한 예시적인 것이며, 반도체 칩과의 연결을 위해 다양한 모양으로 변형되어도 무방하다.11 and 12, in the
이와 함께 본 발명의 바람직한 실시예에 의한 리드프레임(200)은, 신호리드(202) 안쪽으로 반도체 칩이 탑재될 수 있는 공간인, 개구부(204)가 마련된 특징이 있다. 이러한 개구부(204)의 구조는 팬-아웃 구조의 반도체 패키지를 만드는 과정에서 유용하게 적용됨을 후속 공정을 통해 확인할 수 있다.In addition, the
한편, 도 11에서는 하나의 반도체 패키지에 포함되는 리드프레임(200) 형태만을 도시하였으나, 이는 적어도 두 이상의 리드프레임이 긴 띠 모양으로 배열된 스트립(strip)인 것이 적합하다. 상기 스트립 형태의 리드프레임(200)은 하나의 반도체 패키지를 형성하기 위한 단위 리드프레임이 매트릭스 형태로 복수개가 배열된 스트립일 수도 있다.Meanwhile, although only the shape of the
도 13 내지 도 18은 본 발명의 제2 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법을 설명하기 위한 단면도들이다.13 to 18 are cross-sectional views illustrating a method of manufacturing a fan-out semiconductor package using a lead frame according to a second embodiment of the present invention.
도 13 내지 도 15를 참조하면, 도 11 및 도 12에 도시된 리드프레임(200)을 제1 베이스(212) 위에 접착성 소재를 사용하여 부착한다. 이때, 리드프레임의 신호리드(202)에서 돌출부(도12의 201)가 위쪽을 향하도록 상기 리드프레임(200)을 부착하는 것이 적합하다. 상기 제1 베이스(212)는 고형(rigid type) 재질의 소재이면 어느 것이나 사용이 가능하며, 일 예로 몰드 성형물 혹은 폴리이미드 테이프 등을 사용할 수 있다. 이어서 반도체 칩(208)을 상기 리드프레임의 개구부(도 12의 204)를 통해 접착성 소재를 사용하여 상기 제1 베이스(212) 위에 탑재한다. 한편, 상기 반도체 칩(208)은 회로부가 형성된 활성영역이 아래 방향을 향하도록 탑재되는 것이 적합하며, 회로부가 형성되지 않은 밑면이 위쪽을 향하도록 탑재되는 것이 적합하다. 따라서 회로부가 형성된 활성영역에 형성된 본드패드(210)는 상기 제1 베이스(212)와 맞닿는 형태가 된다. 13 to 15, the
상기 반도체 칩(208)이 탑재된 결과물에 몰딩 공정을 진행한다. 상기 몰딩 공정에서 봉지재(213)를 사용하여 상기 반도체 칩(208) 및 리드프레임의 신호리드(202)를 도 13과 같이 완전히 밀봉한다. 상기 봉지재(213)는 에폭시 몰드 컴파운드(Epoxy Mold Compound)와 같은 고분자 화합물이 재질로 사용될 수 있다. 그리고 도 14와 같이 상기 리드프레임의 돌출부(201)를 연마저지층(polishing stopper)으로 봉지재(213)의 상부를 연마하여 봉지재(213) 표면에 신호리드의 돌출부(201)가 외부로 노출되도록 한다. The molding process is performed on the resultant product on which the
이어서 도 15와 같이 절연막(214)을 도포한 후, 이를 패터닝하여 신호리드의 돌출부(201)가 노출되게 한 후, 상기 절연막(214) 상부에 금속막을 블랭킷(blanket) 방식으로 형성한 후, 이를 패턴닝하여 신호리드의 돌출부(201)와 전기적으로 연결된 상부 금속패드(216)를 형성한다. 상기 상부 금속패드(216)는 팬-아웃 반도체 패키지를 상하 방향으로 적층하여 패키지 온 패키지(POP)를 만드는 공정에서 수직 연결 통로의 역할을 수행할 수 있다. 그 후, 반도체 칩(208) 및 신호리드(202)의 고정을 위해 사용된 제1 베이스(212)를 떼어내어 제거한다. 다만, 상기 상부 금속패드(216)의 형성 전에, 단일 또는 복수 층의 상부 금속 패턴(미도시)을 더 형성할 수도 있다.Subsequently, the insulating
도 16을 참조하면, 상기 제1 베이스(212)를 제거한 면에 노출된 본드패드(210)와 신호리드(202)가 있는 전면에 절연막(218)을 형성하고 이를 패터닝하여 상기 본드패드(210)와 신호리드(202)가 외부로 노출되게 한다. 그리고 상기 노출된 본드패드(210)와 신호리드(202)가 있는 절연막(218) 위에 상기 본드패드(210)와 신호리드(202)를 연결하는 하부 금속패턴(220), 예컨대 재배선 금속패턴을 형성한다. 본 실시예에서는, 하부 금속패턴(220)이 단일층으로 형성되어 있지만, 본 발명은 이에 한정되지 않고, 복수 층으로 형성될 수도 있다. 상기 재배선 금속패턴(220)은 반도체 칩에 형성된 본드패드(210)의 배열을 반도체 칩(208) 외곽에 형성된 신호리드(202)까지 확장시켜 팬-아웃 반도체 패키지를 만드는 주요 수단이 된다.Referring to FIG. 16, an insulating
이어서 상기 하부 금속패턴(220)이 형성된 결과물 전면에 절연막(218) 패턴을 형성하고 상기 하부 금속패턴(220)과 연결되고 절연막(218) 패턴에 의해 외부로 노출된 하부 금속패드(222)를 형성한다. 상기 절연막(218)은 동일 재질 혹은 다른 재질로 만들어진 다층 구조의 박막일 수 있다. 그 후, 그리고 하부 금속패드(222)에 도전성 연결단자(226), 예컨대 솔더볼이나 솔더 범프(bump)를 부착한다. 만일, 상기 도전성 연결단자(226)가 솔더볼 또는 솔더 범프일 경우, 상기 도전성 연결단자(226)와 상기 하부 금속패드(222) 사이에 UBM(Under Bump Metal)이 더 형성될 수도 있다. 또한, 상부 금속패드(216)에도 UBM이 더 형성될 수도 있다.Subsequently, an insulating
그리고 다이아몬드 재질의 블레이드(blade) 등을 사용하여 각각의 리드프레임을 절단(224)하여 리드프레임 스트립에서 단위 반도체 패키지를 분리하는 싱귤레이션 공정을 진행한다. Then, each lead frame is cut (224) using a diamond blade or the like to perform a singulation process of separating the unit semiconductor package from the lead frame strip.
한편, 상기 싱귤레이션 공정에서 리드프레임의 일부 댐버 라인(도11의 206)을 포함하여 외곽부분은 모두 제거되고 도 11의 C2와 같이 신호리드(202)만 서로 분리된 상태로 남게 된다. 이러한 신호리드(도 11의 202)는, 팬 아웃 구조의 반도체 패키지에서 재배선 금속패턴의 층수를 줄이고, 하프 에칭된 계단 구조로 되어 있어 회로 디자인을 단순화시키는 수단이 될 수 있다. 또한, 상기 싱귤레이션 공정은 블레이드 대신에 펀치(punch)를 사용한 절단을 진행하거나, 레이저(LASER)를 사용한 절단을 진행할 수도 있다.On the other hand, in the singulation process, all the outer portions including some of the damper lines (206 in FIG. 11) of the lead frame are removed, and only the signal leads 202 are separated from each other as shown in C2 of FIG. 11. The
도 17은 상기 싱귤레이션 공정에 의해 제조가 완료된 본 발명의 제2 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지의 단면이다.FIG. 17 is a cross-sectional view of a fan-out semiconductor package using a lead frame according to a second embodiment of the present invention, which is manufactured by the singulation process.
도 17을 참조하면, 본 발명의 제2 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지(230A)는, 반도체 칩(도 14의 208)과, 상기 반도체 칩의 외곽을 감싸며 상기 반도체 칩과 동일 높이를 갖는 봉지재(도14의 213A)와, 상기 봉지재 내부에 포함되며 봉지재를 상하 방향으로 관통하는 형태의 리드프레임 재질의 복수개의 신호리드(도 14의 202)와, 상기 반도체 칩의 본드패드와 상기 신호리드를 연결하는 재배선 금속패턴(220)과, 상기 재배선 금속패턴과 연결된 재배선 금속패드(222) 및 상기 재배선 금속패드(222)에 부착된 도전성 연결단자(226)를 포함하여 구성된다. Referring to FIG. 17, a fan-out
여기서 상기 신호리드(202)는 팬-아웃 반도체 패키지를 제조하는데 사용되는 메탈층, 예컨대 재배선 금속패턴의 층 개수를 줄이는 역할을 수행하여 반도체 칩의 본드패드와 외부연결단자인 도전형 연결단자 사이의 경로에 있는 회로 디자인을 단순화시키는 장점이 있다. 이와 함께, 상기 하프 에칭된 신호리드(202)는, 봉지재(213A) 내부에 별도의 비아 홀(via hole)이나 비아 콘택(via contact)을 형성하지 않고도 반도체 패키지의 상하를 관통하는 수직형 연결단자로 사용할 수 있다. 이러한 구조는 두 개의 반도체 패키지를 수직으로 쌓아 만드는 패키지 온 패키지(POP)에서 신호연결에 유리한 장점이 있다.In this case, the
도 18을 참조하면, 도 17에 도시된 리드프레임을 이용한 제1,2반도체 패키지(230B, 230A)를 상하로 적층하여 패키지 온 패키지(POP)를 제조한 단면이다. 이때, 도면의 D 부분처럼 제1 반도체 패키지(230B)의 신호리드 상부에 상부 금속패드(216)를 만들지 않을 수도 있다. 또한 제2 반도체 패키지(230A) 및 제1 반도체 패키지(230B)는 제2 반도체 패키지(230A)의 도전형 연결단자(226A)에 의해 서로 물리적 및 전기적으로 연결되어 있다.Referring to FIG. 18, a package on package (POP) is manufactured by stacking first and second semiconductor packages 230B and 230A using the lead frame shown in FIG. 17 up and down. In this case, the
상기 제1 반도체 패키지(230B)와 상기 제2 반도체 패키지(230A)는 서로 실질적으로 동일한 구조를 가지지만, 본 발명은 이에 한정되지 않고, 서로 다른 크기 및 기능을 가질 수도 있다.Although the
한편, 제2 반도체 패키지(230A)에 상부 금속패드(216)가 형성된 경우, 저항, 커패시터 등과 같은 수동소자(228)를 추가로 부착하여 패키지 온 패키지의 기능을 개선할 수 있다.Meanwhile, when the
도 19는 본 발명의 제3 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법을 설명하기 위한 플로차트이다.19 is a flowchart illustrating a method of manufacturing a fan-out semiconductor package using a lead frame according to a third embodiment of the present invention.
도 19를 참조하면, 먼저 반도체 칩이 안착될 수 있는 개구부와 하프 에칭부가 마련된 도 20 및 도 21과 같은 리드프레임을 준비(S300)한다. 상기 리드프레임은 하프 에칭(half etching)에 의한 돌출부가 형성된 에치드 리드프레임(etched leadframe)인 것이 적합하다. 이어서 상기 리드프레임을 제1 베이스 위에 부착(S302)한다. 상기 리드프레임을 상기 제1 베이스에 부착하는 방식은 도 22와 같이 돌출부가 아래로 향하도록 부착하는 것이 적합하다. 이와 함께 반도체 칩을 상기 리드프레임의 개구부를 통해 제1 베이스 위에 함께 부착(S304)한다. 이때, 반도체 칩의 본드 패드가 아래쪽을 향하도록 부착하는 것이 적합하다.Referring to FIG. 19, first, a lead frame as shown in FIGS. 20 and 21, in which an opening and a half etching part on which a semiconductor chip is mounted, is prepared (S300). The lead frame is preferably an etched leadframe in which protrusions formed by half etching are formed. Subsequently, the lead frame is attached on the first base (S302). In the method of attaching the lead frame to the first base, it is preferable to attach the protruding portion downward as shown in FIG. 22. In addition, the semiconductor chip is attached together on the first base through the opening of the lead frame (S304). At this time, it is suitable to attach the bond pad of the semiconductor chip to face downward.
그리고 몰딩 공정(molding process)을 진행하여, 상기 제1 베이스 위에 상기 리드프레임과 반도체 칩의 상부까지 완전히 밀봉하는 봉지재를 형성(S306)하고, 상부 봉지재 및 리드프레임 하프 에칭부(도 21의 303)를 완전히 제거한다. 이에 따라, 하프에칭부(도 21의 303)와 돌출부로 이루어진 신호리드(도 21의 302)는 각각 분리되면서 도 23과 같이 돌출부(302)만이 봉지재 외부로 노출(S308)되게 된다. 그리고 노출된 리드프레임의 신호리드에 상부 금속패드, 예컨대 상하 연결형 금속패드를 도 24와 같이 형성(S310)한다. 그 후, 봉지재 형성을 위해 사용된 제1 베이스를 제거(S312)한다. In addition, a molding process may be performed to form an encapsulant that completely seals the lead frame and the upper portion of the semiconductor chip on the first base (S306), and the upper encapsulant and the leadframe half etching part (FIG. 21). 303) is removed completely. Accordingly, the signal lead (302 of FIG. 21) consisting of the half-etching portion (303 in FIG. 21) and the protrusion is separated, and only the
이어서 상기 결과물에서 상부 금속패드가 형성된 반대면 전체에 절연막을 형성하고 이를 패터닝하여 상기 리드프레임의 신호리드 및 반도체 칩의 본드 패드를 외부로 노출(S314)시킨다. 그리고 하부 금속패턴, 예컨대 재배선 금속패턴으로 리드프레임의 신호리드 및 반도체 칩의 본드 패드를 연결(S316)시키고, 상기 하부 금속패턴이 형성된 결과물 전면에 절연막 패턴을 형성하고 상기 하부 금속패턴과 연결되고 절연막 패턴에 의해 외부로 노출된 하부 금속패드를 도 25와 같이 형성(S318)한다. 상기 노출된 재배선 금속패드에 도전성 연결단자를 도 26과 같이 부착(S320)시킨다. 상기 도전성 연결단자는 솔더볼 혹은 솔더 범프일 수 있다. Subsequently, an insulating film is formed on the entire opposite surface on which the upper metal pad is formed and patterned to expose the signal lead of the lead frame and the bond pad of the semiconductor chip to the outside (S314). The signal lead of the lead frame and the bond pad of the semiconductor chip are connected to a lower metal pattern, for example, a redistribution metal pattern (S316), an insulating film pattern is formed on the entire surface of the resultant product on which the lower metal pattern is formed, and connected to the lower metal pattern. A lower metal pad exposed to the outside by the insulating film pattern is formed as shown in FIG. 25 (S318). The conductive connection terminal is attached to the exposed redistribution metal pad as shown in FIG. 26 (S320). The conductive connection terminal may be solder balls or solder bumps.
마지막으로 스트립 상태의 리드프레임에서 단위 반도체 패키지를 분리하는 싱귤레이션 공정(singulation process)을 진행(S322)하고, 도 27과 같이 두 개의 반도체 패키지를 도전성 연결단자를 이용하여 수직으로 탑재하여 본 발명의 제3 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지, 예컨대 패키지 온 패키지(POP)의 제조공정을 완료(S324)한다. 이때 상기 도 20의 C3에서 돌출부(301)는 리드프레임 중에서 각각 분리된 신호단자가 반도체 패키지 내부에 남는 부분을 가리킨다.Finally, a singulation process for separating the unit semiconductor package from the lead frame in a strip state is performed (S322), and two semiconductor packages are vertically mounted using conductive connection terminals as shown in FIG. 27. A process of manufacturing a fan-out semiconductor package, for example, a package on package (POP) using the lead frame according to the third embodiment is completed (S324). At this time, in the C3 of FIG. 20, the protrusion 301 indicates a portion of the lead frame in which signal terminals separated from each other remain in the semiconductor package.
도 20 및 도 21은 본 발명의 제3 실시예에 사용되는 리드프레임을 설명하기 위한 평면도 및 단면도이다. 도 21은 도 20의 21-21'의 절단면을 가리킨다.20 and 21 are a plan view and a cross-sectional view for explaining a lead frame used in a third embodiment of the present invention. FIG. 21 illustrates a cut plane of 21-21 'of FIG. 20.
도 20 및 도 21을 참조하면, 본 발명의 제3 실시예에 사용되는 리드프레임(300)은 앞서 설명된 리드프레임들과 같이 댐버 라인은 포함하지 않고, 하프 에칭된 평판형의 하프에칭부(303)에 오직 신호리드로 사용될 돌출부(302)만이 장방형으로 형성되어 있다. 상기 신호리드 즉 돌출부(302)의 형태는 다양한 모양으로 변형되어도 무방하다.20 and 21, the
이와 함께 본 발명의 바람직한 실시예에 의한 리드프레임(300)은, 중앙부에 반도체 칩이 탑재될 수 있는 공간인, 개구부(304)가 마련된 특징이 있다. 이러한 개구부(304)의 구조는 팬-아웃 구조의 반도체 패키지를 만드는 과정에서 유용하게 적용됨을 후속 공정을 통해 확인할 수 있다.In addition, the
한편, 도 20 및 21에서는 하나의 반도체 패키지에 포함되는 리드프레임(300) 형태만을 도시하였으나, 이는 적어도 두 이상의 리드프레임이 긴 띠 모양으로 배열된 스트립(strip)인 것이 적합하다. 상기 스트립 형태의 리드프레임(300)은 하나의 반도체 패키지를 형성하기 위한 단위 리드프레임이 매트릭스 형태로 복수개가 배열된 스트립일 수도 있다.Meanwhile, although only the shape of a
도 22 내지 도 27은 본 발명의 제3 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법을 설명하기 위한 단면도들이다.22 to 27 are cross-sectional views illustrating a method of manufacturing a fan-out semiconductor package using a lead frame according to a third embodiment of the present invention.
도 22 내지 도 24를 참조하면, 도 20 및 도 21에 도시된 리드프레임(300)을 제1 베이스(312) 위에 접착성 소재를 사용하여 부착한다. 이때, 리드프레임에서 돌출부(도 22의 302)가 아래쪽을 향하도록 상기 리드프레임(300)을 부착하는 것이 적합하다. 상기 제1 베이스(312)는 고형(rigid type) 재질의 소재이면 어느 것이나 사용이 가능하며, 일 예로 몰드 성형물 혹은 폴리이미드 테이프 등을 사용할 수 있다. 이어서 반도체 칩(308)을 상기 리드프레임의 개구부(도 21의 304)를 통해 접착성 소재를 사용하여 상기 제1 베이스(312) 위에 탑재한다. 한편, 상기 반도체 칩(308)은 회로부가 형성된 활성영역이 아래 방향을 향하도록 탑재되는 것이 적합하며, 회로부가 형성되지 않은 밑면이 위쪽을 향하도록 탑재되는 것이 적합하다. 따라서 회로부가 형성된 활성영역에 형성된 본드패드(310)는 상기 제1 베이스(312)와 맞닿는 형태가 된다. 22 to 24, the
상기 반도체 칩(308)이 탑재된 결과물에 몰딩 공정을 진행한다. 상기 몰딩 공정에서 봉지재(314)를 사용하여 상기 반도체 칩(308) 상부 및 리드프레임(300)의 상부를 도 22와 같이 완전히 밀봉한다. 상기 봉지재(314)는 에폭시 몰드 컴파운드(Epoxy Mold Compound)와 같은 고분자 화합물이 재질로 사용될 수 있다. The molding process is performed on the resultant product on which the
이어서 도 23과 같이 봉지재(314)의 상부 및 리드프레임(300)의 하프 에칭부(도 21의 303)를 완전히 연마하여 리드프레임(300)에서 돌출부 형태의 신호리드(302)가 각각 분리됨과 동시에 봉지재(314) 표면으로 노출되도록 한다. 이때, 하프 에칭부(303)를 연마하면서 상기 반도체 칩(308)의 밑면도 함께 연마될 수 있다. 변형예로, 반도체 칩(308)을 밑면이 연마되지 않도록 하기 위해서는, 미래 반도체 칩(308)을 연마된 상태로 부착하는 방식을 사용할 수도 있다. Subsequently, the upper portion of the
또한, 상기 돌출부의 분리는 다음과 같이 수행될 수도 있다. 도 28을 참조하면, 리드프레임(300')의 돌출부(302v)의 두께가 상기 반도체 칩(308)의 두께보다 큰 상태에서 봉지재(314')에 덮여 있는 상태에서 연마가 수행되면, 도 29와 같이 상기 반도체 칩(308)의 밑면이 연마되지 않게 된다. 이 때, 상기 반도체 칩(308)은 봉지재(314A')에 의하여 덮인 상태이다.In addition, the separation of the protrusion may be performed as follows. Referring to FIG. 28, when polishing is performed while the thickness of the protrusion 302v of the
다시 도 24를 참조하면, 절연막(316)을 도포한 후, 이를 패터닝하여 신호리드(302)가 노출되게 한 후, 상기 절연막(316) 상부에 금속막을 블랭킷(blanket) 방식으로 형성한 후, 이를 패터닝하여 신호리드(302)와 전기적으로 연결된 상부 금속패드(320)를 형성한다. 상기 상부 금속패드(320)는 팬-아웃 반도체 패키지를 상하 방향으로 적층하여 패키지 온 패키지(POP)를 만드는 공정에서 수직 연결 통로의 역할을 수행할 수 있다. 그 후, 반도체 칩(308) 및 신호리드(302)의 고정을 위해 사용된 제1 베이스(312)를 떼어내어 제거한다. 다만, 상기 상부 금속패드(320)의 형성 전에, 단일 또는 복수 층의 상부 금속 패턴(미도시)을 더 형성할 수도 있다.Referring again to FIG. 24, after the insulating
도 25를 참조하면, 상기 제1 베이스(312)를 제거한 면에 노출된 본드패드(310)와 신호리드(302)가 있는 전면에 다른 절연막(322)을 형성하고 이를 패터닝하여 상기 본드패드(310)와 신호리드(302)가 외부로 노출되게 한다. 그리고 상기 노출된 본드패드(310)와 신호리드(302)가 있는 절연막(322) 위에 상기 본드패드(310)와 신호리드(302)를 연결하는 하부 금속패턴(324), 예컨대 재배선 금속패턴을 형성한다. 본 실시예에서는, 하부 금속패턴(324)이 단일층으로 형성되어 있지만, 본 발명은 이에 한정되지 않고, 복수 층으로 형성될 수도 있다. 상기 재배선 금속패턴(324)은 반도체 칩에 형성된 본드패드(310)의 배열을 반도체 칩(308) 외곽에 형성된 신호리드(302)까지 확장시켜 팬-아웃 반도체 패키지를 만드는 주요 수단이 된다.Referring to FIG. 25, another
이어서 상기 하부 금속패턴(324)이 형성된 결과물 전면에 절연막(322) 패턴을 형성하고 상기 하부 금속패턴(324)과 상하 방향으로 연결되고 절연막(322) 패턴에 의해 외부로 노출된 하부 금속패드(326)를 형성한다. 상기 절연막(322)은 동일 재질 혹은 다른 재질로 만들어진 다층 구조의 박막일 수 있다. 그 후, 그리고 하부 금속패드(326)에 도전성 연결단자(328), 예컨대 솔더볼이나 솔더 범프(bump)를 부착한다. 그리고 다이아몬드 재질의 블레이드(blade) 등을 사용하여 각각의 리드프레임을 절단(330)하여 리드프레임 스트립에서 단위 반도체 패키지를 분리하는 싱귤레이션 공정을 진행한다. 상기 싱귤레이션 공정은 블레이드 대신에 펀치(punch)를 사용한 절단을 진행하거나, 레이저(LASER)를 사용한 절단을 진행할 수도 있다.Subsequently, an insulating
한편, 본 실시예에 의한 신호리드(도 21의 302)는, 봉지재(314) 내부에 별도의 비아 홀(via hole)이나 비아 콘택(via contact)을 형성하지 않고도 반도체 패키지의 상하를 관통하는 수직형 연결단자로 사용할 수 있다. 이러한 구조는 두 개의 반도체 패키지를 수직으로 쌓아 만드는 패키지 온 패키지(POP)에서 신호 연결에 유리한 장점이 있다.Meanwhile, the
도 26은 도 25의 싱귤레이션 공정에 의해 제조가 완료된 본 발명의 제3 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지의 단면도이다.FIG. 26 is a cross-sectional view of a fan-out semiconductor package using a lead frame according to a third embodiment of the present invention, which is manufactured by the singulation process of FIG. 25.
도 26을 참조하면, 본 발명의 제3 실시예에 의한 리드프레임을 이용한 팬-아웃 반도체 패키지(340)는, 반도체 칩(도 23의 308)과, 상기 반도체 칩의 외곽을 감싸며 상기 반도체 칩과 동일 높이를 갖는 봉지재(도 23의 314A)와, 상기 봉지재 내부에 포함되며 봉지재를 상하 방향으로 관통하는 형태의 리드프레임 재질의 복수개의 신호리드(도 23의 302)와, 상기 반도체 칩의 본드패드와 상기 신호리드를 연결하는 재배선 금속패턴(324)과, 상기 재배선 금속패턴과 연결된 재배선 금속패드(326) 및 상기 재배선 금속패드(326)에 부착된 도전성 연결단자(328)를 포함하여 구성된다. Referring to FIG. 26, a fan-out
여기서 상기 신호리드(302)는 봉지재(314A) 내부에 별도의 비아 홀(via hole)이나 비아 콘택(via contact)을 형성하지 않고도 반도체 패키지의 상하를 관통하는 수직형 연결단자로 사용할 수 있다. 이러한 구조는 두 개의 반도체 패키지를 수직으로 쌓아 만드는 패키지 온 패키지(POP)에서 신호연결에 유리한 장점이 있다.The
도 27을 참조하면, 도 26에 도시된 리드프레임을 이용한 제1,2 패키지(340B, 340A)를 상하로 적층하여 패키지 온 패키지(POP)를 제조한 단면이다. 이때, 상기 제1 반도체 패키지(340B)의 신호리드 상부에 상부 금속패드(320)를 만들지 않을 수도 있다. 또한 상기 제2 반도체 패키지(340A) 및 상기 제2 반도체 패키지(340B)는 상기 제2 반도체 패키지(340A)의 도전성 연결단자(328)에 의해 서로 물리적 및 전기적으로 연결되어 있다. 상기 도전성 연결단자(328)가 솔더볼이나 솔더범프일 경우, 상부 금속패드(320) 및 하부 금속패드(326)에는 UBM이 더 형성될 수도 있다.Referring to FIG. 27, a package on package POP is manufactured by stacking first and
상기 제1 반도체 패키지(340B)와 상기 제2 반도체 패키지(340A)는 서로 실질적으로 동일한 구조를 가지지만, 본 발명은 이에 한정되지 않고, 서로 다른 크기 및 기능을 가질 수도 있다.Although the
한편, 상기 제2 반도체 패키지(340A)에 상부 금속패드가 형성된 경우, 저항, 커패시터 등과 같은 수동소자(330)를 추가로 부착하여 패키지 온 패키지의 기능을 개선할 수 있다.Meanwhile, when the upper metal pad is formed on the
100: 리드프레임, 102: 신호리드,
104: 개구부, 106: 댐버 라인(damber line),
108: 반도체 칩, 110: 본드 패드,
112: 제1 베이스, 114: 봉지재,
116: 패널, 118: 제2 베이스,
122: 재배선 금속패턴, 124: 절연막,
126: 도전성 연결단자. 128: 절단부.100: lead frame, 102: signal lead,
104: opening, 106: dam line,
108: semiconductor chip, 110: bond pad,
112: first base, 114: encapsulant,
116: panel, 118: second base,
122: redistribution metal pattern, 124: insulating film,
126: conductive connecting terminal. 128: cutout.
Claims (21)
상기 리드프레임을 제1 베이스에 부착하고, 상기 리드프레임의 개구부를 통해 상기 제1 베이스 위에 반도체 칩을 탑재하는 단계;
상기 리드프레임의 돌출부 및 상기 반도체 칩의 밑면만을 외부로 노출시키는 몰딩 공정을 진행하고, 상기 제1 베이스를 제거하는 단계;
상기 제1 베이스를 제거한 후, 상기 돌출부가 형성된 반대면 전체에 절연막 패턴을 형성하여 상기 리드프레임의 신호리드 및 반도체 칩의 본드 패드를 외부로 노출하는 단계;
상기 리드프레임의 신호리드 및 반도체 칩의 본드 패드를 연결하는 하부 금속패턴을 형성하는 단계;
상기 하부 금속패턴이 형성된 결과물 전면에 절연막 패턴을 형성하고 상기 하부 금속패턴과 연결되고 절연막 패턴에 의해 외부로 노출된 하부 금속패드를 형성하는 단계;
상기 하부 금속패드 위에 도전성 연결단자를 부착하는 단계; 및
상기 리드프레임 스트립에서 단위 반도체 패키지를 분리함과 동시에 개개의 신호라인을 분리하는 싱귤레이션 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법. Preparing a lead frame in a strip state having an opening in which a semiconductor chip can be seated in a center thereof, including a plurality of signal leads around the signal lead, and a protrusion formed by half etching;
Attaching the lead frame to a first base and mounting a semiconductor chip on the first base through an opening of the lead frame;
Performing a molding process of exposing only the protrusion of the lead frame and the bottom surface of the semiconductor chip to the outside, and removing the first base;
After removing the first base, forming an insulating layer pattern on the entire opposite surface of the protrusion to expose the signal lead of the lead frame and the bond pad of the semiconductor chip to the outside;
Forming a lower metal pattern connecting the signal lead of the lead frame and the bond pad of the semiconductor chip;
Forming an insulating film pattern on an entire surface of the resultant product on which the lower metal pattern is formed, and forming a lower metal pad connected to the lower metal pattern and exposed to the outside by the insulating film pattern;
Attaching a conductive connection terminal to the lower metal pad; And
And a singulation process of separating a unit semiconductor package from the lead frame strip and separating individual signal lines.
상기 리드프레임의 돌출부 및 상기 반도체 칩의 밑면만을 외부로 노출시키는 몰딩 공정을 진행하는 방법은,
봉지재를 상기 리드프레임의 돌출부 및 반도체 칩의 밑면을 덮도록 몰딩하는 단계; 및
상기 리드프레임의 돌출부 및 반도체 칩의 밑면이 노출되도록 상기 봉지재를 연마하는 단계를 포함하는 것을 특징으로 하는 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법.The method according to claim 5,
The method of performing a molding process of exposing only the protrusion of the lead frame and the bottom surface of the semiconductor chip to the outside,
Molding an encapsulant to cover the protrusion of the lead frame and the bottom surface of the semiconductor chip; And
And polishing the encapsulant such that the protrusion of the lead frame and the bottom surface of the semiconductor chip are exposed.
상기 리드프레임의 돌출부 및 상기 반도체 칩의 밑면만을 노출시키는 몰딩 공정 후, 상기 제1 베이스를 제거하기 전에,
상기 노출된 리드프레임의 돌출부에 상부 금속패드를 형성하는 단계를 더 진행하는 것을 특징으로 하는 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법.The method according to claim 5,
After the molding process exposing only the protrusion of the lead frame and the bottom surface of the semiconductor chip, before removing the first base,
The method of manufacturing a fan-out semiconductor package using a lead frame further comprising the step of forming an upper metal pad on the exposed protrusion of the lead frame.
상기 싱귤레이션 공정 후에,
상기 싱귤레이션이 진행된 두 개의 반도체 패키지를 상기 도전성 연결단자를 이용하여 상하로 탑재하여 패키지 온 패키지(POP)를 제조하는 단계를 더 진행하는 것을 특징으로 하는 것을 특징으로 하는 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법.The method according to claim 5 or 7
After the singulation process,
Mounting the two semiconductor packages subjected to the singulation up and down using the conductive connection terminal to further manufacture a package on package (POP), characterized in that the fan-out using the lead frame Semiconductor package manufacturing method.
상기 패키지 온 패키지에서 상부 반도체 패키지의 상부 금속패드 위에 수동소자를 탑재하는 단계를 더 진행하는 것을 특징으로 하는 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법.The method according to claim 8,
The method of manufacturing a fan-out semiconductor package using a lead frame further comprising the step of mounting the passive element on the upper metal pad of the upper semiconductor package in the package on package.
상기 리드프레임을 제1 베이스에 부착하고, 상기 리드프레임의 개구부를 통해 상기 제1 베이스 위에 반도체 칩을 탑재하는 단계;
상기 반도체 칩 및 리드프레임을 완전히 밀봉하는 봉지재를 형성하는 단계;
상기 봉지재와 함께 상기 리드프레임에서의 신호리드를 제외한 부분인 하프 에칭부를 연마하여 상기 신호리드를 분리하여 노출시키고 상기 제1 베이스를 제거하는 단계;
상기 제1 베이스를 제거한 후, 상기 제1 베이스가 제거된 방향의 전면에 절연막 패턴을 형성하여 상기 리드프레임의 신호리드 및 반도체 칩의 본드패드를 노출시키는 단계;
상기 리드프레임의 신호리드 및 반도체 칩의 본드 패드를 연결하는 하부 금속패턴을 형성하는 단계;
상기 하부 금속패턴이 형성된 결과물 전면에 절연막 패턴을 형성하고 상기 하부 금속패턴과 연결되고 절연막 패턴에 의해 외부로 노출된 하부 금속패드를 형성하는 단계;
상기 하부 금속패드 위에 도전성 연결단자를 부착하는 단계; 및
상기 리드프레임 스트립에서 단위 반도체 패키지를 분리하는 싱귤레이션 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법.Preparing a lead frame in a strip state in which an opening in which a semiconductor chip is mounted is provided at a center thereof, and a signal lead is formed in the form of a protrusion by half etching around the semiconductor chip;
Attaching the lead frame to a first base and mounting a semiconductor chip on the first base through an opening of the lead frame;
Forming an encapsulant which completely seals the semiconductor chip and the lead frame;
Polishing the half-etched portion, which is a portion other than the signal lead in the lead frame, with the encapsulant to separate and expose the signal lead and remove the first base;
After removing the first base, forming an insulating layer pattern on the entire surface of the first base from which the first base is removed to expose the signal lead of the lead frame and the bond pad of the semiconductor chip;
Forming a lower metal pattern connecting the signal lead of the lead frame and the bond pad of the semiconductor chip;
Forming an insulating film pattern on an entire surface of the resultant product on which the lower metal pattern is formed, and forming a lower metal pad connected to the lower metal pattern and exposed to the outside by the insulating film pattern;
Attaching a conductive connection terminal to the lower metal pad; And
And a singulation process of separating the unit semiconductor package from the leadframe strip.
상기 리드프레임 및 상기 반도체 칩을 상기 제1 베이스에 부착하는 방법은,
상기 리드프레임의 돌출부가 아래로 향하고, 상기 반도체 칩에서 회로부가 형성된 활성영역이 아래로 향하도록 부착하는 것을 특징으로 하는 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법.The method of claim 10,
The method of attaching the lead frame and the semiconductor chip to the first base,
And attaching the protrusion of the lead frame downward and the active region in which the circuit portion is formed in the semiconductor chip to face downward.
상기 봉지재 및 리드프레임의 하프 에칭부를 연마하여 상기 신호리드를 분리하는 방법은,
중앙에 탑재된 반도체 칩의 밑면도 함께 연마하는 것을 특징으로 하는 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법.The method of claim 10,
The method for separating the signal lead by grinding the half etching portion of the encapsulant and lead frame,
A method of manufacturing a fan-out semiconductor package using a lead frame, wherein the bottom surface of the semiconductor chip mounted in the center is also polished.
상기 봉지재 및 리드프레임의 하프 에칭부를 연마하여 상기 신호리드를 분리하여 노출시키는 단계 후, 상기 제1 베이스를 제거하는 단계 전에,
상기 노출된 신호리드 위에 상부 금속패드를 형성하는 단계를 더 진행하는 것을 특징으로 하는 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법.The method of claim 10,
After polishing the half-etched portion of the encapsulant and the lead frame by separating and exposing the signal leads, and before removing the first base,
The method of manufacturing a fan-out semiconductor package using a lead frame further comprising the step of forming an upper metal pad on the exposed signal lead.
상기 싱귤레이션 공정 후에,
상기 싱귤레이션이 진행된 두 개의 반도체 패키지를 상기 도전성 연결단자를 이용하여 상하로 탑재하여 패키지 온 패키지(POP)를 제조하는 단계를 더 진행하는 것을 특징으로 하는 것을 특징으로 하는 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법.The method according to claim 13,
After the singulation process,
Mounting the two semiconductor packages subjected to the singulation up and down using the conductive connection terminal to further manufacture a package on package (POP), characterized in that the fan-out using the lead frame Semiconductor package manufacturing method.
상기 패키지 온 패키지에서 상부 반도체 패키지의 상부 금속패드 위에 수동소자를 탑재하는 단계를 더 진행하는 것을 특징으로 하는 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법.The method according to claim 14,
The method of manufacturing a fan-out semiconductor package using a lead frame further comprising the step of mounting the passive element on the upper metal pad of the upper semiconductor package in the package on package.
상기 반도체 칩의 외곽을 감싸며, 상기 반도체 칩과 동일 높이를 갖는 봉지재;
상기 봉지재 내부에 위치하며 봉지재를 상하 방향으로 관통하는 형태의 리드프레임 재질의 복수개의 신호리드;
상기 반도체 칩의 본드패드와 상기 신호리드를 연결하는 재배선 금속패턴;
상기 재배선 금속패턴과 연결된 재배선 금속패드; 및
상기 재배선 금속패드에 부착된 도전성 연결단자를 구비하는 것을 특징으로 하는 리드프레임을 이용한 팬-아웃 반도체 패키지.A semiconductor chip;
An encapsulation material surrounding an outer edge of the semiconductor chip and having the same height as the semiconductor chip;
A plurality of signal leads made of a lead frame material positioned inside the encapsulant and penetrating the encapsulant in an up and down direction;
A redistribution metal pattern connecting the bond pad of the semiconductor chip and the signal lead;
A redistribution metal pad connected to the redistribution metal pattern; And
And a conductive connection terminal attached to the redistribution metal pad.
상기 팬-아웃 반도체 패키지는,
상기 재배선 금속패턴과 연결되는 반대 방향의 신호리드에 형성된 상하 연결형 상부 금속패드를 더 구비하는 것을 특징으로 하는 리드프레임을 이용한 팬-아웃 반도체 패키지.18. The method of claim 17,
The fan-out semiconductor package,
The fan-out semiconductor package using the lead frame further comprises a vertically connected upper metal pad formed on the signal lead in the opposite direction connected to the redistribution metal pattern.
상기 제1 반도체 패키지 위에 도전성 연결단자를 통해 탑재되고, 청구항 17에 기재된 제2 반도체 패키지를 구비하는 것을 특징으로 하는 패키지 온 패키지(POP).A first semiconductor package according to claim 17; And
A package on package (POP) mounted on the first semiconductor package via a conductive connection terminal, comprising a second semiconductor package according to claim 17.
상기 제1 및 제2 반도체 패키지는,
상기 재배선 금속패턴과 연결되는 반대 방향의 신호리드에 형성된 상하 연결형 상부 금속패드를 더 구비하는 것을 특징으로 하는 패키지 온 패키지(POP).The method of claim 19,
The first and second semiconductor packages,
The package on package (POP) characterized in that it further comprises a vertically connected upper metal pad formed on the signal lead in the opposite direction connected to the redistribution metal pattern.
상기 제2 반도체 패키지는 상기 제1 반도체 패키지와 동일 구조를 갖는 것을 특징으로 하는 패키지 온 패키지(POP).The method of claim 19,
The second semiconductor package has the same structure as the first semiconductor package, the package on package (POP).
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020110113649A KR101297015B1 (en) | 2011-11-03 | 2011-11-03 | Method of manufacturing fan-out semiconductor package using lead frame, semiconductor package thereof, and package on package thereof |
PCT/KR2011/009049 WO2013065895A1 (en) | 2011-11-03 | 2011-11-25 | Method for manufacturing a fanout semiconductor package using a lead frame, and semiconductor package and package-on-package for same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020110113649A KR101297015B1 (en) | 2011-11-03 | 2011-11-03 | Method of manufacturing fan-out semiconductor package using lead frame, semiconductor package thereof, and package on package thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20130048810A KR20130048810A (en) | 2013-05-13 |
KR101297015B1 true KR101297015B1 (en) | 2013-08-14 |
Family
ID=48192223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020110113649A KR101297015B1 (en) | 2011-11-03 | 2011-11-03 | Method of manufacturing fan-out semiconductor package using lead frame, semiconductor package thereof, and package on package thereof |
Country Status (2)
Country | Link |
---|---|
KR (1) | KR101297015B1 (en) |
WO (1) | WO2013065895A1 (en) |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101053079A (en) | 2004-11-03 | 2007-10-10 | 德塞拉股份有限公司 | Stacked packaging improvements |
US8058101B2 (en) | 2005-12-23 | 2011-11-15 | Tessera, Inc. | Microelectronic packages and methods therefor |
US8482111B2 (en) | 2010-07-19 | 2013-07-09 | Tessera, Inc. | Stackable molded microelectronic packages |
KR101128063B1 (en) | 2011-05-03 | 2012-04-23 | 테세라, 인코포레이티드 | Package-on-package assembly with wire bonds to encapsulation surface |
US8836136B2 (en) | 2011-10-17 | 2014-09-16 | Invensas Corporation | Package-on-package assembly with wire bond vias |
US8946757B2 (en) | 2012-02-17 | 2015-02-03 | Invensas Corporation | Heat spreading substrate with embedded interconnects |
US8372741B1 (en) | 2012-02-24 | 2013-02-12 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
US8835228B2 (en) | 2012-05-22 | 2014-09-16 | Invensas Corporation | Substrate-less stackable package with wire-bond interconnect |
US9391008B2 (en) | 2012-07-31 | 2016-07-12 | Invensas Corporation | Reconstituted wafer-level package DRAM |
US9502390B2 (en) | 2012-08-03 | 2016-11-22 | Invensas Corporation | BVA interposer |
US8878353B2 (en) | 2012-12-20 | 2014-11-04 | Invensas Corporation | Structure for microelectronic packaging with bond elements to encapsulation surface |
US9136254B2 (en) | 2013-02-01 | 2015-09-15 | Invensas Corporation | Microelectronic package having wire bond vias and stiffening layer |
US9167710B2 (en) | 2013-08-07 | 2015-10-20 | Invensas Corporation | Embedded packaging with preformed vias |
US9685365B2 (en) | 2013-08-08 | 2017-06-20 | Invensas Corporation | Method of forming a wire bond having a free end |
KR101840626B1 (en) | 2013-08-29 | 2018-03-21 | 로베르트 보쉬 게엠베하 | Semiconductor package and manufacturing method thereof |
US20150076714A1 (en) | 2013-09-16 | 2015-03-19 | Invensas Corporation | Microelectronic element with bond elements to encapsulation surface |
US9263394B2 (en) | 2013-11-22 | 2016-02-16 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
US9379074B2 (en) | 2013-11-22 | 2016-06-28 | Invensas Corporation | Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects |
US9583456B2 (en) | 2013-11-22 | 2017-02-28 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
US9583411B2 (en) | 2014-01-17 | 2017-02-28 | Invensas Corporation | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
US10381326B2 (en) | 2014-05-28 | 2019-08-13 | Invensas Corporation | Structure and method for integrated circuits packaging with increased density |
US9735084B2 (en) | 2014-12-11 | 2017-08-15 | Invensas Corporation | Bond via array for thermal conductivity |
US9888579B2 (en) | 2015-03-05 | 2018-02-06 | Invensas Corporation | Pressing of wire bond wire tips to provide bent-over tips |
US9502372B1 (en) | 2015-04-30 | 2016-11-22 | Invensas Corporation | Wafer-level packaging using wire bond wires in place of a redistribution layer |
US9761554B2 (en) | 2015-05-07 | 2017-09-12 | Invensas Corporation | Ball bonding metal wire bond wires to metal pads |
US10490528B2 (en) | 2015-10-12 | 2019-11-26 | Invensas Corporation | Embedded wire bond wires |
US9490222B1 (en) | 2015-10-12 | 2016-11-08 | Invensas Corporation | Wire bond wires for interference shielding |
US10332854B2 (en) | 2015-10-23 | 2019-06-25 | Invensas Corporation | Anchoring structure of fine pitch bva |
US10181457B2 (en) | 2015-10-26 | 2019-01-15 | Invensas Corporation | Microelectronic package for wafer-level chip scale packaging with fan-out |
US10043779B2 (en) | 2015-11-17 | 2018-08-07 | Invensas Corporation | Packaged microelectronic device for a package-on-package device |
US9659848B1 (en) | 2015-11-18 | 2017-05-23 | Invensas Corporation | Stiffened wires for offset BVA |
US9984992B2 (en) | 2015-12-30 | 2018-05-29 | Invensas Corporation | Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces |
US9786515B1 (en) * | 2016-06-01 | 2017-10-10 | Nxp Usa, Inc. | Semiconductor device package and methods of manufacture thereof |
US9935075B2 (en) | 2016-07-29 | 2018-04-03 | Invensas Corporation | Wire bonding method and apparatus for electromagnetic interference shielding |
US10299368B2 (en) | 2016-12-21 | 2019-05-21 | Invensas Corporation | Surface integrated waveguides and circuit structures therefor |
CN209045531U (en) * | 2017-09-15 | 2019-06-28 | Pep创新私人有限公司 | A kind of semiconductor chip package |
EP3732718A4 (en) * | 2017-12-29 | 2022-01-12 | INTEL Corporation | Patch accomodating embedded dies having different thicknesses |
CN108417498A (en) * | 2018-03-14 | 2018-08-17 | 中国电子科技集团公司第五十八研究所 | A kind of packaging method and encapsulation chip of chip |
KR102431331B1 (en) * | 2019-04-04 | 2022-08-11 | 주식회사 네패스 | Semiconductor package and method for manufacturing the same |
CN116314101A (en) * | 2023-05-24 | 2023-06-23 | 晶艺半导体有限公司 | QFN (quad Flat No-lead) stacking packaging structure and preparation method thereof |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010039537A (en) * | 1999-10-15 | 2001-05-15 | 마이클 디. 오브라이언 | semiconductor package and its manufacturing method |
JP2005294443A (en) | 2004-03-31 | 2005-10-20 | Sony Corp | Semiconductor device and its manufacturing method |
JP2010073893A (en) | 2008-09-18 | 2010-04-02 | Shinko Electric Ind Co Ltd | Semiconductor device and production process thereof |
-
2011
- 2011-11-03 KR KR1020110113649A patent/KR101297015B1/en active IP Right Grant
- 2011-11-25 WO PCT/KR2011/009049 patent/WO2013065895A1/en active Application Filing
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010039537A (en) * | 1999-10-15 | 2001-05-15 | 마이클 디. 오브라이언 | semiconductor package and its manufacturing method |
JP2005294443A (en) | 2004-03-31 | 2005-10-20 | Sony Corp | Semiconductor device and its manufacturing method |
JP2010073893A (en) | 2008-09-18 | 2010-04-02 | Shinko Electric Ind Co Ltd | Semiconductor device and production process thereof |
Also Published As
Publication number | Publication date |
---|---|
WO2013065895A1 (en) | 2013-05-10 |
KR20130048810A (en) | 2013-05-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101297015B1 (en) | Method of manufacturing fan-out semiconductor package using lead frame, semiconductor package thereof, and package on package thereof | |
US7388280B2 (en) | Package stacking lead frame system | |
US7326592B2 (en) | Stacked die package | |
US7288439B1 (en) | Leadless microelectronic package and a method to maximize the die size in the package | |
US8422243B2 (en) | Integrated circuit package system employing a support structure with a recess | |
US6798049B1 (en) | Semiconductor package and method for fabricating the same | |
KR101906269B1 (en) | Semiconductor package and method of fabricating the same | |
KR101587561B1 (en) | Integrated circuit package system with leadframe array | |
US7732901B2 (en) | Integrated circuit package system with isloated leads | |
US7598599B2 (en) | Semiconductor package system with substrate having different bondable heights at lead finger tips | |
TWI441265B (en) | Dual molded multi-chip package system | |
US7489044B2 (en) | Semiconductor package and fabrication method thereof | |
US7834469B2 (en) | Stacked type chip package structure including a chip package and a chip that are stacked on a lead frame | |
KR101590540B1 (en) | Integrated circuit packaging system with base structure device | |
US20090278243A1 (en) | Stacked type chip package structure and method for fabricating the same | |
US20070181997A1 (en) | Semiconductor device package with heat sink leadframe and method for producing it | |
TWI430425B (en) | Integrated circuit package system employing bump technology | |
US20070164411A1 (en) | Semiconductor package structure and fabrication method thereof | |
US8692388B2 (en) | Integrated circuit package system with waferscale spacer | |
US20070178667A1 (en) | Wafer level chip scale package system | |
US11227848B2 (en) | Chip package array, and chip package | |
US8604596B2 (en) | Integrated circuit packaging system with locking interconnects and method of manufacture thereof | |
US20210384151A1 (en) | Semiconductor devices and methods of manufacturing semiconductor devices | |
KR20150046117A (en) | Device and method of manufacturing the same | |
US8269324B2 (en) | Integrated circuit package system with chip on lead |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20160729 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20180627 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20190701 Year of fee payment: 7 |