JP5406572B2 - Electronic component built-in wiring board and manufacturing method thereof - Google Patents
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Description
本発明は、電子部品内蔵配線基板及びその製造方法に関し、特に、高密度及び高機能化に対応すべく半導体素子等の電子部品を内蔵した配線基板(電子部品内蔵配線基板)及びその製造方法に関する。 The present invention relates to a method of manufacturing an electronic component built-in wiring board and its, in particular, the production of high density and high performance wiring board with built-in electronic components such as semiconductor devices to respond to reduction (electronic component built-in wiring board) and its Regarding the method.
かかる配線基板は、半導体素子等の電子部品を表面実装する役割も果たすことから、以下の記述では便宜上、「半導体パッケージ」もしくは単に「パッケージ」ともいう。 Since such a wiring board also plays a role of surface mounting electronic components such as semiconductor elements, it is also referred to as “semiconductor package” or simply “package” in the following description for convenience.
近年、半導体素子(チップ)等の電子部品を組み込んだ半導体装置を用いた電子機器の高性能化が進められており、かかる半導体装置において配線基板(パッケージ)に半導体チップを実装する場合の高密度化や、チップを搭載した基板の小型化、省スペース化などが要求されている。このため、半導体チップ等の電子部品が埋め込まれた配線基板が提案されており、半導体チップ等を内蔵させるための様々な構造や方法が提案されている。 2. Description of the Related Art In recent years, electronic devices using semiconductor devices incorporating electronic components such as semiconductor elements (chips) have been improved in performance. When such semiconductor devices are mounted with a semiconductor chip on a wiring board (package), the density is high. There is a demand for downsizing, downsizing and space saving of the substrate on which the chip is mounted. For this reason, wiring boards in which electronic components such as semiconductor chips are embedded have been proposed, and various structures and methods for incorporating semiconductor chips and the like have been proposed.
例えば、チップ内蔵基板を形成する場合、チップに接続される配線を形成する必要があり、チップ上(電極面側)に形成される絶縁層に、当該チップの電極パッドに接続されるビア配線を形成する必要がある。この場合、当該チップ上に形成された絶縁層にビアホールを形成し、当該電極パッドに電気的に接続されるように、当該ビアホール内にビア配線を形成する方法がとられてきた。そして、ビアホールの形成にレーザが用いられることが一般的であった。 For example, when forming a chip-embedded substrate, it is necessary to form wiring connected to the chip, and via wiring connected to the electrode pad of the chip is formed on the insulating layer formed on the chip (electrode surface side). Need to form. In this case, a method has been employed in which a via hole is formed in the insulating layer formed on the chip and a via wiring is formed in the via hole so as to be electrically connected to the electrode pad. In general, a laser is used to form a via hole.
かかる従来技術に関連する技術の一例は、下記の特許文献1に記載されている。この文献に開示されている技術では、下層配線上に突起部を有するバンプを形成し、このバンプ上に絶縁層(樹脂層)を形成した後、この絶縁層にレーザ加工によりバンプに到達するビアホールを形成し、その際、バンプをレーザのストッパ層として利用し、さらに、ビアホールに充填されるビア配線とこのビア配線に接続される上層配線とを形成することで、下層配線と上層配線が接続されてなる多層配線を形成している。 An example of a technique related to the conventional technique is described in Patent Document 1 below. In the technique disclosed in this document, a bump having protrusions is formed on a lower layer wiring, an insulating layer (resin layer) is formed on the bump, and then a via hole reaching the bump by laser processing on the insulating layer. At this time, the bump is used as a laser stopper layer, and the via wiring filled in the via hole and the upper wiring connected to the via wiring are formed to connect the lower wiring and the upper wiring. Thus formed multilayer wiring is formed.
また、これに関連する他の技術は特許文献2に記載されている。この文献に開示されている技術では、半導体チップの接続端子(パッド)に突起部を有するバンプを形成しておき、このバンプ付チップをプリント基板に形成された凹部内にフェイスアップの態様で実装し、バンプの部分も含めてチップを覆うように基板上に絶縁層(樹脂層)を形成後、その樹脂層にレーザで孔明け(ビアホールを形成)してバンプを露出させ、その露出したバンプ上に配線パターンを形成している。 Another technique related to this is described in Patent Document 2. In the technique disclosed in this document, bumps having protrusions are formed on the connection terminals (pads) of a semiconductor chip, and the chip with bumps is mounted in a face-up manner in a recess formed on a printed circuit board. After the insulating layer (resin layer) is formed on the substrate so as to cover the chip including the bump portion, the resin layer is drilled with a laser (via hole is formed) to expose the bump, and the exposed bump A wiring pattern is formed thereon.
上述したように従来のチップ内蔵基板の形成方法では、上記の特許文献1等にも記載されているように、基板に内蔵されたチップの端子(電極パッド/バンプ)から配線パターンをひき出すためには、チップを埋め込むよう形成された絶縁層(樹脂層)の所要の箇所にレーザで孔明け(ビアホールを形成)してバンプを露出させる必要があった。このため、孔明け工程の手間がかかり、その分、製造工程が複雑になるといった問題があった。 As described above, in the conventional method for forming a chip-embedded substrate, as described in Patent Document 1 and the like, a wiring pattern is drawn out from a terminal (electrode pad / bump) of a chip built in the substrate. In this case, it is necessary to expose a bump by drilling a laser beam (forming a via hole) at a required portion of an insulating layer (resin layer) formed so as to embed a chip. For this reason, there has been a problem that the perforating process is troublesome and the manufacturing process is complicated accordingly.
また、現状の技術では、レーザ加工により絶縁層(樹脂層)へのビア開口(ビアホールの形成)を行うと、その開口径に依存して配線のピッチが150μm程度に制限されるため、150μm程度のピッチまでしか微細化できないといった問題もあった。 Further, in the current technology, when a via opening (formation of a via hole) in an insulating layer (resin layer) is performed by laser processing, the wiring pitch is limited to about 150 μm depending on the opening diameter, so about 150 μm. There was also a problem that it could only be refined to a pitch of.
また、より一層の高密度実装に対応するためには、パッケージ(配線基板)に複数のチップを内蔵させる(二次元的にチップを配置するとパッケージサイズが大きくなるため、三次元的にチップを積み重ねる)ことが考えられる。この場合、上述した従来の技術を適用してこの三次元実装を実現しようとすると、チップの埋め込み(チップ上への絶縁層の形成)→その絶縁層にレーザで孔明け(バンプの露出)→当該チップの端子からの配線パターンのひき出し、といった一連の処理を、積層するチップの数だけ繰り返し行わなければならない。これは、製造工程を複雑にするものであり、改善の余地が残されている。 Further, in order to cope with higher density mounting, a plurality of chips are built in a package (wiring board) (the two-dimensional arrangement of the chips increases the package size, so the chips are stacked three-dimensionally. ) In this case, when this three-dimensional mounting is realized by applying the above-described conventional technique, the chip is embedded (formation of an insulating layer on the chip) → the insulating layer is drilled with a laser (exposed bump) → A series of processes such as drawing a wiring pattern from the terminal of the chip must be repeated for the number of chips to be stacked. This complicates the manufacturing process and leaves room for improvement.
本発明は、かかる従来技術における課題に鑑み創作されたもので、半導体素子等の電子部品を内蔵した配線基板を製造するにあたり、工程の簡素化を図り、配線の微細化を実現するとともに、より一層の高密度実装を実現することができる電子部品内蔵配線基板及びその製造方法を提供することを目的とする。 The present invention was created in view of the problems in the prior art, and in manufacturing a wiring board incorporating an electronic component such as a semiconductor element, the process is simplified, the wiring is miniaturized, and more and to provide an electronic component built-in wiring board and its manufacturing method capable of realizing the higher density mounting.
上記の従来技術の課題を解決するため、本発明に係る電子部品内蔵配線基板の製造方法は、基板本体に形成された電極パッド上に突起部を有するバンプを形成後、前記基板本体上に前記バンプを覆うように第1の絶縁層を形成し、該第1の絶縁層にシート状の部材を圧着して前記突起部の一部を前記第1の絶縁層の上面に露出させた後、前記シート状の部材を除去して電子部品を得る工程と、前記基板本体及び前記第1の絶縁層の少なくとも側面周囲を覆い、その一方の面が前記第1の絶縁層の表面と同一面となるように第2の絶縁層を形成する工程と、前記第1、第2の絶縁層上に、前記突起部の露出した一部に直接接続される第1の配線層を所要のパターン形状に形成する工程と、前記第1の配線層を覆うように熱硬化性材料からなる第3の絶縁層を半硬化状態で形成後、該第3の絶縁層に前記第1の配線層に達するビアホールを形成し、該ビアホールに、端面が前記第3の絶縁層の表面と同一面になるように第1の導体ビアを充填する工程と、以上の工程を経て作製された第1の構造体と、同様の工程を経て作製された第2の構造体とを、それぞれ前記第1の導体ビアが充填されている側の面を対向させて前記第3の絶縁層同士を接触させ、該第1の導体ビアの前記端面同士を重ね合わせた後、半硬化状態にある前記第3の絶縁層を熱硬化させて一体化する工程と、該一体化された構造体の両面に、前記電子部品の実装エリアの周囲の領域に対応する部分において前記第1、第2の各構造体における前記第1の配線層にそれぞれ達する複数のビアホールを形成した後、該ビアホールに第2の導体ビアを充填し、その後第2の導体ビアを介して前記第1の配線層に接続される第2の配線層を所要のパターン形状に形成する工程と、前記第2の配線層の所定の箇所に画定されたパッドの部分を露出させて保護膜を形成する工程とを含むことを特徴とする。 In order to solve the above-described problems of the prior art, a method of manufacturing an electronic component built-in wiring board according to the present invention includes forming a bump having a protrusion on an electrode pad formed on a substrate body, and then forming the bump on the substrate body. A first insulating layer is formed so as to cover the bumps, and a sheet-like member is pressure-bonded to the first insulating layer to expose a part of the protrusion on the upper surface of the first insulating layer. Removing the sheet-like member to obtain an electronic component; covering at least the periphery of the side surface of the substrate main body and the first insulating layer ; and one surface thereof being flush with the surface of the first insulating layer Forming a second insulating layer so that the first wiring layer is directly connected to the exposed part of the protrusion on the first and second insulating layers in a required pattern shape. Forming a first wiring layer made of a thermosetting material so as to cover the first wiring layer; After the formation of the insulating layer in a semi-cured state, formed the first via hole reaching the wiring layer in the insulating layer of the third, to the via hole, the end surface is flush with the surface of the third insulating layer first and filling a conductive via, over the first structure process has been manufactured through, and a second structure fabricated through the same steps, respectively the first conductor as The third insulating layer in a semi-cured state after the third insulating layers are brought into contact with each other with the surfaces filled with vias facing each other and the end surfaces of the first conductive vias are overlapped with each other. A step of thermosetting and integrating the layers; and on both sides of the integrated structure, the portions in the first and second structures in the portions corresponding to the peripheral area of the mounting area of the electronic component After forming a plurality of via holes reaching the first wiring layer, the vias Forming a second wiring layer connected to the first wiring layer through the second conductor via into the required pattern shape, and filling the second conductive via into the second conductive via. And a step of exposing a pad portion defined at a predetermined position of the wiring layer to form a protective film.
本発明に係る電子部品内蔵配線基板の製造方法によれば、基板本体の電極パッド上に突起部を有するバンプを形成し、更にシート状の部材を第1の絶縁層に圧着して突起部の一部を第1の絶縁層の上面に露出させたもの(電子部品)を、第2の絶縁層内に再配置して再配線(第1の配線層)を行っている。さらに、その再配線を行った構造体に対し、第1の絶縁層を覆う第3の絶縁層(半硬化状態)を形成後、第1の配線層を介してバンプの突起部に接続される第1の導電ビアを充填してなる第1の構造体とし、これと同様の工程を経て作製された第2の構造体と重ね合わせ、第3の絶縁層を熱硬化させて一体化したものに対し、さらに再配線(第2の配線層)を行っている。 According to the method for manufacturing a wiring board with a built-in electronic component according to the present invention, bumps having protrusions are formed on the electrode pads of the substrate body, and a sheet-like member is further pressure-bonded to the first insulating layer. Redistribution (first wiring layer) is performed by rearranging a part of the first insulating layer exposed on the upper surface (electronic component) in the second insulating layer. Further, a third insulating layer (semi-cured state) that covers the first insulating layer is formed on the rewiring structure, and then connected to the bump protrusion via the first wiring layer. A first structure that is filled with a first conductive via , and is superposed on a second structure manufactured through the same process, and the third insulating layer is thermoset and integrated. In contrast, rewiring (second wiring layer) is performed.
このように本発明に係る方法では、再配線に先立ち、従来技術で行われていたような、突起部を有するバンプの部分も含めてチップを絶縁樹脂で埋め込み、レーザで孔明けして当該バンプを露出させる、といった面倒な処理を行わなくても、シート状の部材を第1の絶縁層に圧着することでバンプの先端(突起部の一部)を第1の絶縁層から容易に露出させることができる。これにより、その露出したバンプの先端から直接配線パターン(第1の配線層)をひき出すことができる。つまり、内蔵される電子部品の端子との接続に際し、従来技術で行われていたようなレーザによる孔明け工程が省略できるので、工程の簡素化を図ることができる。 As described above, in the method according to the present invention, prior to rewiring, the chip including the bump portion having the protruding portion is embedded with an insulating resin, and the bump is formed by laser drilling, as was done in the prior art. Even without the troublesome process of exposing the bump, the tip of the bump (part of the protrusion) is easily exposed from the first insulating layer by pressing the sheet-like member to the first insulating layer. be able to. As a result, the wiring pattern (first wiring layer) can be directly drawn out from the exposed tip of the bump. That is, when connecting with the terminal of the built-in electronic component, the laser drilling process as performed in the prior art can be omitted, so that the process can be simplified.
また、レーザ加工による絶縁層へのビア開口(ビアホールの形成)を行う必要がなく、第1の絶縁層から露出したバンプの先端(突起部の一部)に直接パターニングを行うことができる。これにより、従来のレーザによる孔明けに起因して制限されていた配線のピッチ(150μm程度までのピッチ)に左右されることなく、現状の技術で可能とされている100μm以下のピッチの微細配線を行うことが可能となる。 Further, there is no need to perform via opening (via hole formation) in the insulating layer by laser processing, and patterning can be performed directly on the tip of the bump (part of the protrusion) exposed from the first insulating layer. As a result, the fine wiring with a pitch of 100 μm or less, which is possible with the current technology, is not affected by the wiring pitch (pitch up to about 150 μm) which is limited due to the drilling by the conventional laser. Can be performed.
また、本配線基板には2個の電子部品が積層された形で内蔵されているが、この積層構造は、第1、第2の構造体を重ね合わせて一体化することにより、形成されている。つまり、従来のようにチップの埋め込み(チップ上への絶縁層の形成)→その絶縁層にレーザで孔明け(バンプの露出)→当該チップの端子からの配線パターンのひき出し、といった一連の処理を、積層するチップの数だけ繰り返し行う必要がなく、あらかじめユニット化された第1、第2の構造体を組み合わせることで、より一層の高密度実装を比較的簡単に実現することができる。 In addition, the electronic circuit board has two electronic components stacked therein, and this stacked structure is formed by stacking and integrating the first and second structures. Yes. That is, a series of processes, such as embedding a chip (forming an insulating layer on the chip) → drilling the insulating layer with a laser (exposing bumps) → pulling out a wiring pattern from the terminal of the chip as in the past. It is not necessary to repeat the steps as many as the number of chips to be stacked, and by combining the first and second structures that are previously unitized, it is possible to relatively easily realize higher-density mounting.
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described with reference to the accompanying drawings.
図1は本発明の一実施形態に係る電子部品内蔵配線基板(パッケージ)の構成を断面図の形態で示したものである。 FIG. 1 is a cross-sectional view showing the configuration of an electronic component built-in wiring board (package) according to an embodiment of the present invention.
本実施形態に係る電子部品内蔵配線基板(パッケージ)10は、基本的には、それぞれ電子部品40を内蔵する下半分体20と上半分体30とが上下に積層されて一体化された構造を有している。各半分体20,30に内蔵される電子部品40は、後述するようにウエハレベルパッケージのプロセスを用いてシリコン(Si)ウエハに作り込まれた複数のデバイスを各デバイス単位にダイシング(個片化)して得られたチップ(「ダイ」ともいう。)である。
The electronic component built-in wiring board (package) 10 according to the present embodiment basically has a structure in which a
内蔵された各チップ(電子部品)40の回路が形成されている側の面(フェイス面)には、電極パッド41の部分のみを露出させて保護膜(パッシベーション膜)42が形成されている。電極パッド41は、回路形成面上に所要のパターン形状で形成されたアルミニウム(Al)等の配線層の一部分に画定され、パッシベーション膜42は、例えば、窒化シリコン(SiN)やリンガラス(PSG)等からなる。チップ40の電極パッド41上には突起部を有するバンプ43が形成されており、このバンプ43は、電極パッド41に接合されるバンプ本体43aと、このバンプ本体43aから突出する突起部43bとから構成されている。例えば、ワイヤボンディング装置を用いて、金(Au)のボンディングワイヤにより形成することができる。
A protective film (passivation film) 42 is formed on the surface (face surface) of the built-in chip (electronic component) 40 on the side where the circuit is formed, by exposing only the
さらに、チップ40のパッシベーション膜42上には、バンプ43の突起部43bの端面のみを露出させて絶縁層44が形成されている。この絶縁層44は、例えば、エポキシ系の樹脂により形成されており、チップ40の回路形成面及びバンプ43を保護するとともに、バンプ43の先端に接続される配線パターン(後述する再配線)を形成する際のベース材となるものである。
Further, an insulating
各半分体20,30において、それぞれ内蔵された各チップ40(絶縁層44の部分も含む)の側面周囲を覆うように絶縁層21,31が形成されている。図示の例では、各絶縁層21,31の両面は、それぞれチップ40の裏面(フェイス面と反対側の面)及びチップ40の絶縁層44の面と同じ高さ(同一面)となるように形成されているが、チップ40の裏面側については、必ずしも絶縁層21,31の面と同じ高さにする必要はない。つまり、各絶縁層21,31は、それぞれチップ40の裏面を覆うように形成されていてもよいし、あるいは、チップ40の裏面が僅かに突出するように形成されていてもよい。絶縁層21,31の材料としては、例えば、モールド樹脂として広く使用されている熱硬化性のエポキシ系樹脂が好適に用いられる。
In each
また、各半分体20,30においてチップ40の絶縁層44が形成されている側の面には、それぞれ配線層(配線パターン)22,32が所要の形状で形成されている。各配線層22,32は、それぞれ対応するチップ40の電極パッド41上のバンプ43(絶縁層44から露出している突起部43bの端面)に直接接続されている。つまり、各チップ40の接続端子(電極パッド41/バンプ43)から直接配線パターン22,32がひき出されている。また、各配線パターン22,32は、図示のようにその一部が当該チップ40の実装エリアの外側の絶縁層21,31上に延在している。
In addition, wiring layers (wiring patterns) 22 and 32 are formed in required shapes on the surfaces of the
さらに、各配線層(配線パターン)22,32を覆うように絶縁層23,33が形成されており、各絶縁層23,33には、それぞれ所定の箇所において対応する配線層22,32に達するビアホールが形成され、各ビアホールに導体(ビア)24,34が充填されている。下半分体20と上半分体30は、各々の絶縁層23,33を介して一体化されており、各半分体20,30にそれぞれ内蔵されたチップ40は、各絶縁層23,33の所定の箇所に設けられた導体ビア24,34を介して電気的に接続されている。
Furthermore, insulating
また、各半分体20,30において絶縁層23,33が形成されている側と反対側の面には、それぞれ当該チップ40及び絶縁層21,31を覆うように絶縁層25,35が形成されている。下半分体20の絶縁層25には、所定の箇所においてそれぞれ配線層22及び上半分体30の配線層32に達するビアホールが形成され、各ビアホールにそれぞれ導体(ビア)26a及び26bが充填されている。同様に、上半分体30の絶縁層35には、所定の箇所においてそれぞれ配線層32及び下半分体20の配線層22に達するビアホールが形成され、各ビアホールにそれぞれ導体(ビア)36a及び36bが充填されている。また、各絶縁層25,35上には、それぞれ対応する導体ビア26a,26b,36a,36bに接続される配線層(配線パターン)27,37が所要の形状で形成されている。本実施形態では、これら配線層27,37は、本パッケージ10の最外層の配線層となっている。
In addition, insulating
配線層22,27,32,37及び導体ビア24,34,26a,26b,36a,36bの材料としては、代表的に銅(Cu)が用いられ、絶縁層23,25,33,35の材料としては、ビルドアップ樹脂として広く使用されている熱硬化性のエポキシ系樹脂やポリイミド系樹脂等が用いられる。
As the material of the wiring layers 22, 27, 32, 37 and the conductor vias 24, 34, 26a, 26b, 36a, 36b, copper (Cu) is typically used, and the material of the insulating
各配線パターン22,27,32,37は、「再配線」とも呼ばれており、内蔵された各チップ40の電極パッド41(バンプ43)の位置と、後述する外部接続端子等が接合される外部接続用のパッド27P,37Pの位置とを異ならせるために設けられている。本実施形態では、この再配線により、外部接続用のパッド27P,37Pが配置されるエリアがチップ実装エリアの周囲に拡張された形態(ファンアウト)を実現している。
Each
また、本パッケージ10において最外層の配線層27,37には、それぞれ所定の箇所にパッド27P,37Pが画定されている。さらに、各パッド27P,37Pの部分を露出させてそれぞれ表面を覆うように保護膜としてのソルダレジスト層28,38が形成されている。
In the
各ソルダレジスト層28,38から露出するパッド27P,37Pには、本パッケージ10をマザーボード等の実装用基板に実装する際に使用される外部接続端子(図示の例では、はんだボール29)や、本パッケージ10に表面実装される半導体素子(図示せず)の電極端子等が接合されるので、各パッド(Cu)27P,37Pにニッケル(Ni)めっき及び金(Au)めっきをこの順に施しておくのが望ましい。これは、外部接続端子等を接合したときのコンタクト性を良くするためと、パッド(Cu)とAu層との密着性を高め、CuがAu層中へ拡散するのを防ぐためである。つまり、パッド27P,37PはCu/Ni/Auの3層構造となっている。
The
また、半導体素子が表面実装される側のパッド37Pには、顧客等の便宜を考慮して、半導体素子の実装時にその電極端子(Auバンプやはんだバンプ等)と接続し易いように予めプリソルダ等によりはんだ39が被着されている。このはんだ39には、例えば、錫(Sn)−鉛(Pb)系の共晶はんだ(Sn:62%、Pb:38%)、環境に配慮した鉛フリーはんだ(例えば、Sn−銀(Ag)系、Sn−亜鉛(Zn)系、Sn−Cu系)などが適宜用いられる。
In addition, the
なお、図1の例ではパッド27P上に外部接続端子29を設けているが、これは必ずしも設ける必要はない。要は、必要なときに外部接続端子(はんだボールやピン等)を接合できるように当該パッド27Pが露出していれば十分である。
In the example of FIG. 1, the
次に、本実施形態に係る電子部品内蔵配線基板(パッケージ)10を製造する方法について、その製造工程の一例を示す図2〜図9を参照しながら説明する。各工程図のうち図2(a)〜図3(c)は、本パッケージ10に内蔵される電子部品(半導体チップ40)を作製する工程を示している。
Next, a method for manufacturing the electronic component built-in wiring board (package) 10 according to the present embodiment will be described with reference to FIGS. FIG. 2A to FIG. 3C among the process diagrams show a process of manufacturing an electronic component (semiconductor chip 40) built in the
先ず最初の工程では(図2(a)参照)、公知のウエハレベルパッケージのプロセスを用いて、それぞれ所要の電子回路が形成された複数の領域DR(それぞれ1個の半導体チップ40に相当する)を有する半導体基板(ウエハ)40Aを作製する。例えば、所定の大きさ(8インチ、12インチ等)のシリコンウエハに対し、その一方の面側に所要のデバイスプロセスを施して複数のデバイスをアレイ状(各領域DR)に作り込み、そのデバイスが形成されている側の面に、各デバイス上に所要のパターンで形成されたアルミニウム(Al)の配線の一部に画定される電極パッド41の部分のみを露出させて、例えば、窒化シリコン(SiN)からなる保護膜(パッシベーション膜)42を形成する。
First, in a first step (see FIG. 2A), a plurality of regions DR (each corresponding to one semiconductor chip 40) each having a required electronic circuit formed using a known wafer level package process. A semiconductor substrate (wafer) 40 </ b> A is prepared. For example, a predetermined device process is performed on one side of a silicon wafer having a predetermined size (8 inches, 12 inches, etc.) to form a plurality of devices in an array (each region DR). For example, silicon nitride (AlN) is exposed by exposing only the portion of the
次の工程では(図2(b)参照)、基板(ウエハ)40Aから露出する電極パッド41上に、例えば、ワイヤボンディング装置を用いてバンプ43を形成する。このバンプ43は、金(Au)からなるボンディングワイヤ(太さが20〜50μm程度)により形成される。すなわち、ワイヤボンディング装置を用いて、Auワイヤの電極パッド41への接合と、その接合後のAuワイヤの切断を連続的に行うことで、電極パッド41に接合されるバンプ本体43aと、このバンプ本体43aから突出する突起部43bを形成することができる(突起部43bを有するバンプ43の形成)。この場合、突起部43bの端面の大きさは、切断されたAuワイヤの太さ(20〜50μm程度)によって決まる。
In the next step (see FIG. 2B), bumps 43 are formed on the
次の工程では(図2(c)参照)、基板40Aの保護膜42上に、例えば、エポキシ系の樹脂材料からなる絶縁層44を形成する。この絶縁層44は、例えば、NCFと呼ばれる、フィラー等の硬度調整材料が殆ど添加されていない軟らかい樹脂材料を用いることが好ましい。この絶縁層44が形成された状態で、電極パッド41上のバンプ43は絶縁層44内に位置している。このとき、バンプ43の先端(突起部43bの端面)は、図示のように必ずしも絶縁層44の上面から露出させる必要はない。
In the next step (see FIG. 2C), an insulating
次の工程では(図3(a)参照)、絶縁層44上に、この絶縁層44と対向する側の面が粗面とされたシート状の部材(例えば、銅箔51)を配設し、図中矢印で示すように銅箔51を絶縁層44に圧着する。これにより、絶縁層44も押圧され、バンプ43の突起部43bの一部は絶縁層44の上面に露出した状態となる。
In the next step (see FIG. 3A), a sheet-like member (for example, copper foil 51) having a rough surface on the side facing the insulating
その際、絶縁層44を構成するNCF等は軟らかい樹脂材料であるため、絶縁層44から突起部43bを確実に露出させることができる。このため、絶縁層44の厚さは、この圧着処理時に突起部43bが確実に絶縁層44の上面から露出される厚さに選定されている。この圧着処理により、各バンプ43の突起部43bは銅箔51により押圧され、各々の先端部の高さが均一化(レベリング)される。また、この際に用いられる銅箔51は、その絶縁層44と対向する側の面が粗面とされているため、絶縁層44の銅箔51が圧接された面(突起部43bの端面を含む)は、銅箔51の粗面が転写された状態(つまり、粗化された状態)となる。
At this time, since the NCF or the like constituting the insulating
なお、絶縁層44の材料は上記のNCFに限定されるものではなく、他の絶縁材料(樹脂材料)を用いることも可能である。例えば、ビルドアップ樹脂(フィラー入りのエポキシ系樹脂)や、ACFと呼ばれる樹脂材料等を用いてもよい。また、絶縁層44に圧着されるシート状の部材は、必ずしも銅箔51である必要はない。例えば、PET等の樹脂材料からなるテンポラリーフィルムや、予め樹脂フィルムの片面に銅箔が設けられた片面銅箔付き樹脂フィルム等を用いることも可能である。
The material of the insulating
次の工程では(図3(b)参照)、上記の圧着処理において使用した銅箔51を、例えば、エッチング法を用いて除去する。上述したように、圧着処理時において各バンプ43の突起部43bは、絶縁層44の上面に露出されると共にレベリングされている。このため、銅箔51が除去された状態において、各バンプ43の突起部43b(端面)は、図示のように絶縁層44の上面に露出した状態となっている。
In the next step (see FIG. 3B), the
次の工程では(図3(c)参照)、必要に応じて基板(ウエハ)40Aの裏面研削を行い、所要の厚さに薄くした後、各領域DRの境界に沿って基板40Aのダイシングを行い個片化する。これにより、図示のように絶縁層44が形成されている側の面にバンプ43の突起部43b(端面)が露出したチップ(ダイ)40を得ることができる。
In the next step (see FIG. 3C), the back surface of the substrate (wafer) 40A is ground as necessary to reduce the thickness to the required thickness, and then the
特に図示はしないが、各チップ単位に個片化する際には、そのウエハ40Aを、ダイシング用フレームに支持されたダイシング用テープ上に、ダイ・アタッチ・フィルムを介在させて、ウエハ40Aの回路形成面側と反対側の面を接着させて搭載し、ダイサーのブレードにより、各領域DRを画定する線に沿ってウエハ40Aを切断した後、個々に分割された各チップ40をピックアップする。その際、個々のチップ40の裏面にはダイ・アタッチ・フィルムが付いているが、図3(c)の例ではその図示を省略している。
Although not shown in particular, when the
次の工程では(図4(a)参照)、上記の工程を経て作製された半導体チップ40を、その電極パッド41(バンプ43)が形成されている側の面を下にしたフェイスダウンの態様で、支持基材52上に所要個数、配置する。この支持基材52は、例えば、片面に粘着剤が塗布されたポリイミド樹脂等のテープであり、このテープ52の粘着剤が塗布されている側の面(図示の例では上側)に各チップ40が貼り付けられる態様で搭載される。つまり、このテープ(支持基材)52は、各チップ40をそれぞれ規定の位置に保持するための一時的な基材としての役割を果たす。
In the next step (see FIG. 4A), the
チップ40を支持基材52上の規定の位置に搭載する際には、例えば、以下の方法を用いて搭載する。先ず、シリコン基板やガラス基板等の別の基材を用意し、この基材の一方の面に薄膜配線プロセスを用いて高い精度(1μm以下)のアライメントパターンを形成しておき、この基材を支持基材52の下面側に配置した状態で、支持基材52の上方から透かして見えるアライメントパターンを顕微鏡等で読み取り、その検出位置(パターン位置)に合わせて各チップ40をそれぞれ規定の位置に搭載する。この方法によれば、支持基材52上に搭載される各チップ40を高精度で整列させることができる。
When the
次の工程では(図4(b)参照)、支持基材52のチップ40が搭載されている側の面に、各チップ40(絶縁層44の部分も含む)の少なくとも側面周囲を覆うように絶縁層21を形成する。この絶縁層21の材料としては、モールド樹脂として使用されている熱硬化性のエポキシ系樹脂やポリエステル系樹脂等、あるいはアンダーフィル樹脂として使用されている液状エポキシ樹脂等が用いられる。つまり、樹脂材料を用いて各チップ40間を充填するように絶縁層21を形成する。
In the next step (see FIG. 4B), the surface of the
また、使用する樹脂の形態としては、液状の樹脂に限らず、タブレット状の樹脂や粉末状の樹脂を用いてもよい。絶縁層21の形成(樹脂の充填)は、トランスファモールド法やポッティング法などの方法を用いて実施することができる。あるいは、印刷法によりペースト状の樹脂を塗布する方法でも可能である。
The form of the resin used is not limited to a liquid resin, and a tablet-like resin or a powder-like resin may be used. The insulating
なお、本工程において絶縁層(樹脂層)21を形成した際に樹脂の一部がチップ40の裏面(バンプ43が形成されている側と反対側の面)上に残存する場合も考えられるが、この場合であっても、後述するように最終的にチップ40の裏面は絶縁層25,35で被覆されるので、特に問題が生じることはない。
Note that when the insulating layer (resin layer) 21 is formed in this step, a part of the resin may remain on the back surface of the chip 40 (the surface opposite to the side on which the
次の工程では(図4(c)参照)、チップ40を保持する一時的な基材として利用したテープ(支持基材)52を剥離し、除去する。その際、図4(a)の工程においてアライメントパターンの付いた基材を使用した場合には、この基材も併せて除去する。
In the next step (see FIG. 4C), the tape (support base material) 52 used as a temporary base material for holding the
これによって、図示のようにチップ40のバンプ43の先端(突起部43bの端面)が絶縁層44の表面と同じ面上に露出し、かつ、チップ40の側面周囲を覆う絶縁層21の上面及び下面がそれぞれチップ40の裏面及び絶縁層44の表面と同一面とされた構造体53が作製されたことになる。
As a result, the tip of the
次の工程では(図5(a)参照)、その構造体53においてチップ40の絶縁層44が形成されている側の面に、この絶縁層44から露出するバンプ43の突起部43bの端面に直接接続される配線層(配線パターン)22を形成する。この配線パターン22を形成する方法としては、セミアディティブ法やサブトラクティブ法等を用いることができる。以下に説明する具体例では、セミアディティブ法を用いている。
In the next step (see FIG. 5A), on the surface of the
先ず、チップ40の絶縁層44が形成されている側の全面(絶縁層21上も含む)に、スパッタリングや無電解めっき等によりシード層(図示せず)を形成する。例えば、全面にクロム(Cr)もしくはチタン(Ti)をスパッタリングにより堆積させ(密着金属層:Cr層もしくはTi層)、その上に銅(Cu)をスパッタリングにより堆積させて、2層構造のシード層を形成する。その際、上述したように絶縁層44の表面は粗化された状態(粗面)にあるので(図3(a)の工程)、この粗面上にCr層(Ti層)が形成されると、このCr層(Ti層)は粗面の凹凸に食い込んだ状態となり、絶縁層44との間にアンカー効果が生じる。また、絶縁層44の粗面はCr層(Ti層)の表面にも履歴されるため、その上に形成されるCu層との間にもアンカー効果が生じる。これにより、絶縁層44とシード層(Cr(Ti)/Cu)の密着度が向上し、このシード層上に形成される配線パターンとバンプ43の突起部43bとの接続信頼性を高めることができる。
First, a seed layer (not shown) is formed on the entire surface of the
このようにしてシード層を形成した後、その表面(Cu層表面)の脱水ベークを行い、液状のフォトレジスト(ノボラック系樹脂、エポキシ系樹脂等の液状レジスト)を塗布して乾燥させた後、マスク(図示せず)を用いて露光及び現像(フォトレジストのパターニング)を行い、レジスト層を形成する。このフォトレジストのパターニングは、形成すべき配線パターン22の形状に従って行う。液状のフォトレジストの代わりに、感光性のドライフィルム(レジスト材料をポリエステルのカバーシートとポリエチレンのセパレータシートの間に挟んだ構造のフィルム)をラミネートして、そのパターニングを行ってもよい。さらに、このパターニングされたレジスト層をマスクにして、シード層を給電層として利用した電解Cuめっきにより、所要の形状にCuの配線パターン22を形成する。
After forming the seed layer in this manner, the surface (Cu layer surface) is dehydrated and baked, and a liquid photoresist (a liquid resist such as a novolac resin or an epoxy resin) is applied and dried. Exposure and development (patterning of a photoresist) are performed using a mask (not shown) to form a resist layer. The patterning of the photoresist is performed according to the shape of the
この後、アセトンやアルコール等を用いてフォトレジストを除去する。フォトレジストの代わりにドライフィルムを使用した場合には、水酸化ナトリウム(NaOH)やモノエタノールアミン系等のアルカリ性の薬液を用いてドライフィルムを除去する。さらに、ウエットエッチングにより、露出しているシード層を除去する。この場合、先ずCuを溶かすエッチング液でシード層の上層部分のCu層を除去し、次にCr(Ti)を溶かすエッチング液で下層部分のCr層(Ti層)を除去する。そして、所定の表面洗浄を行う。 Thereafter, the photoresist is removed using acetone, alcohol or the like. When a dry film is used instead of the photoresist, the dry film is removed using an alkaline chemical such as sodium hydroxide (NaOH) or monoethanolamine. Further, the exposed seed layer is removed by wet etching. In this case, the Cu layer in the upper layer portion of the seed layer is first removed with an etching solution for dissolving Cu, and then the lower layer Cr layer (Ti layer) is removed with an etching solution for dissolving Cr (Ti). Then, predetermined surface cleaning is performed.
これによって、図5(a)に示すように構造体53の一方の面に、チップ40のバンプ43の先端(突起部43bの端面)に接続された配線層22が形成されたことになる。
As a result, as shown in FIG. 5A, the
なお、Cuを溶かすエッチング液を用いたとき、配線層22を構成するCuも除去されてそのパターンが断線するように見えるが、実際にはかかる不都合は生じない。その理由は、上述したようにシード層の上層部分はCuのスパッタリングにより形成されるためその膜厚はミクロンオーダー以下であるのに対し、配線層22は電解Cuめっきにより形成されるためその膜厚は少なくとも10μm程度であるので、シード層のCuは完全に除去されても、配線層(Cu)22についてはその表層部分のみが除去される程度であり、配線パターンが断線することはないからである。
When an etching solution that dissolves Cu is used, Cu that forms the
次の工程では(図5(b)参照)、その構造体53の配線層22が形成されている側の面に、この配線層22を覆うようにして絶縁層23を形成する。例えば、ビルドアップ樹脂として使用されている熱硬化性のエポキシ系樹脂やポリイミド系樹脂等からなる樹脂フィルムをラミネートして樹脂層(絶縁層23)を形成する。ただし、この段階では、その樹脂層(絶縁層23)を硬化させずに、半硬化状態にしておく。
In the next step (see FIG. 5B), an insulating
次の工程では(図5(c)参照)、その半硬化状態とされた樹脂層(絶縁層23)の所定の箇所に、炭酸ガスレーザ、エキシマレーザ等による穴明け加工により、その下層の配線層22に達するビアホールVHを形成する。 In the next step (see FIG. 5 (c)), a lower wiring layer is formed in a predetermined portion of the semi-cured resin layer (insulating layer 23) by drilling with a carbon dioxide laser, an excimer laser, or the like. A via hole VH reaching 22 is formed.
次の工程では(図6(a)参照)、その形成されたビアホールVH(図5(c)参照)に、スクリーン印刷法により導電性ペースト(例えば、銀(Ag)ペーストや銅(Cu)ペースト等)24Aを充填する。この充填された導電性ペースト24Aは、後の工程で熱硬化されて導体ビア24を構成する。
In the next step (see FIG. 6A), conductive paste (for example, silver (Ag) paste or copper (Cu) paste) is formed on the formed via hole VH (see FIG. 5C) by screen printing. Etc.) 24A is filled. The filled
これによって、図示のように構造体53の一方の面に形成された絶縁層23の表面と同じ面上に導電性ペースト24Aの端面が露出し、かつ、この導電性ペースト24Aが配線パターン(再配線)22を介してチップ40のバンプ43の先端(突起部43bの端面)に接続された構造体54が作製されたことになる。
As a result, the end surface of the
次の工程では(図6(b)参照)、その構造体54に対し、上記の工程と同様の工程を経て作製された別の構造体54aを用意し、両者を重ね合わせる。すなわち、同様にしてチップ40を内蔵し、このチップ40の絶縁層44が形成されている側の面(絶縁層31上を含む)に形成された絶縁層33の表面と同じ面上に導電性ペースト34Aの端面が露出し、この導電性ペースト34Aが配線パターン(再配線)32を介して当該チップ40のバンプ43の先端(突起部43bの端面)に接続された構造体54aを作製し、上記の構造体54とこの構造体54aとを、それぞれ導電性ペースト24A,34Aが充填されている側の面を対向させ、その充填されている箇所を位置合わせして重ね合わせる。
In the next step (see FIG. 6B), another
次の工程では(図7(a)参照)、その重ね合わされた2つの構造体54,54aを、その間に介在された半硬化状態にある樹脂層(絶縁層23,33)を熱硬化させて、接着する。これにより、各構造体54,54aは、硬化された樹脂層(絶縁層23,33)を介して一体化されるとともに、各導体ビア24,34(導電性ペースト24A,34Aを熱硬化させたもの)を介して電気的に接続される。つまり、各構造体54,54aに内蔵された各チップ40のバンプ43(突起部43b)は、それぞれ配線パターン(再配線)22,32及び導体ビア24,34を介して電気的に接続される。
In the next step (see FIG. 7A), the two
また、上述したように絶縁層44の表面は粗化された状態(粗面)にあるので、この粗面上に形成された樹脂層(絶縁層23,33)は、熱硬化された際に粗面の凹凸に食い込んだ状態となる。これにより、各絶縁層23,33と各チップ40の絶縁層44との間にアンカー効果が生じ、両絶縁層間の密着度が向上する。
Further, since the surface of the insulating
次の工程では(図7(b)参照)、前の工程で一体化された構造体54,54aの両面に、それぞれエポキシ系樹脂やポリイミド系樹脂等からなる絶縁層25及び35を形成する。例えば、エポキシ系樹脂フィルムを両面にラミネートし、各樹脂フィルムをプレスしながら130〜150℃の温度で熱処理して硬化させることにより、それぞれ樹脂層(絶縁層25,35)を形成することができる。
In the next step (see FIG. 7B), insulating
次の工程では(図8(a)参照)、一体化された構造体54,54aの両面に形成された各絶縁層25,35の所定の箇所に、炭酸ガスレーザ、エキシマレーザ等による穴明け加工により、ビアホールVH1,VH2,VH3及びVH4を形成する。図示の例では、ビアホールVH1は、構造体54側の絶縁層25から絶縁層21を貫通して配線層22に達するように形成され、ビアホールVH2は、構造体54側の絶縁層25から絶縁層21及び絶縁層23を貫通し、さらに構造体54a側の絶縁層33を貫通して配線層32に達するように形成されている。また、ビアホールVH3は、構造体54a側の絶縁層35から絶縁層31を貫通して配線層32に達するように形成され、ビアホールVH4は、構造体54a側の絶縁層35から絶縁層31及び絶縁層33を貫通し、さらに構造体54側の絶縁層23を貫通して配線層22に達するように形成されている。
In the next step (see FIG. 8 (a)), drilling with a carbon dioxide gas laser, an excimer laser, or the like is performed at predetermined positions of the insulating
次の工程では(図8(b)参照)、一体化された構造体54,54aの両面に形成された各絶縁層25,35上に、それぞれ所定の箇所に形成された各ビアホールVH1,VH2,VH3,VH4を充填(導体ビア26a,26b,36a,36bを形成)して各配線層22,32に接続される配線層(配線パターン)27及び37を形成する。この配線層27,37は、例えば、図5(a)の工程で行った処理と同様にしてセミアディティブ法により形成することができる。
In the next step (see FIG. 8B), the via holes VH1 and VH2 formed at predetermined positions on the insulating
ここで形成された配線層27,37は、本実施形態では最外層の配線層を構成する。しかし、必要に応じて、図7(b)〜図8(b)の工程で行った処理と同様の処理を繰り返して所要の層数となるまで、絶縁層と配線層を交互に積み重ねて積層してもよい。 The wiring layers 27 and 37 formed here constitute the outermost wiring layer in this embodiment. However, if necessary, the insulating layer and the wiring layer are alternately stacked until the required number of layers is obtained by repeating the same processing as the processing performed in the steps of FIGS. 7B to 8B. May be.
次の工程では(図9(a)参照)、最外層の配線層27,37に対し、必要に応じてその表面に粗化処理を施した後、各配線層27,37の所定の箇所に画定されたパッド27P,37Pの部分を露出させてそれぞれ表面(絶縁層25,35及び配線層27,37)を覆うようにソルダレジスト層(絶縁層)28,38を形成する。例えば、感光性のソルダレジストフィルムをラミネートし、又は液状のフォトレジストを塗布し、当該レジストを所要の形状にパターニングすることで、ソルダレジスト層28,38を形成することができる。これによって、各ソルダレジスト層28,38の開口部からパッド27P,37Pが露出する。
In the next step (see FIG. 9A), the outermost wiring layers 27 and 37 are subjected to a roughening process on the surface as necessary, and then are applied to predetermined portions of the wiring layers 27 and 37. Solder resist layers (insulating layers) 28 and 38 are formed so as to expose the defined
さらに、その露出しているパッド(Cu)27P,37Pに、Niめっき及びAuめっきをこの順に施す。Ni/Auめっきを施す理由は、上述した通りである。 Further, Ni plating and Au plating are applied in this order to the exposed pads (Cu) 27P and 37P. The reason for applying Ni / Au plating is as described above.
最後の工程では(図9(b)参照)、一方のソルダレジスト層28から露出しているパッド27Pに、表面処理剤としてのフラックスを塗布した後、外部接続端子として用いるはんだボール29を搭載し、240〜260℃程度の温度でリフローして固定する。同様にして、他方のソルダレジスト層38から露出しているパッド37Pには、適量のはんだ39を被着させる。その後、表面を洗浄してフラックスを除去する。
In the last step (see FIG. 9B), a
さらに、図中破線D−D’で示すように、個々のファンアウト構造のパッケージ(上下方向に配置された2個のチップ40を内蔵し、各チップ40に対応する外部接続用のパッド27P,37Pの配置エリアがチップ実装エリアの周囲に拡張された部分を含む基板)単位に切断分割して、本実施形態の電子部品内蔵配線基板10(図1)を得ることができる。
Further, as indicated by a broken line DD ′ in the figure, each fan-out structure package (incorporating two
なお、図9(b)の例ではパッド27P上に外部接続端子29を設けているが、上述したように必ずしも設ける必要はなく、必要なときに外部接続端子を接合できるように当該パッド27Pを露出させた状態のままにしておいてもよい。
In the example of FIG. 9B, the
以上説明したように、本実施形態に係る電子部品内蔵配線基板10(図1)及びその製造方法(図2〜図9)によれば、ウエハレベルパッケージのプロセスを用いて基板(シリコンウエハ)40Aの電極パッド41上に突起部43bを有するバンプ43を形成し、さらに銅箔51(又は樹脂フィルム)を絶縁層44に圧着して突起部43bの一部を絶縁層44の上面に露出させたものを個片化し、その個片化されたチップ40を樹脂層(絶縁層21,31)内に再配置して再配線(配線パターン22,32)を行っている。さらに、その再配線を行った構造体を2つ(54,54a)用意し、これら構造体を重ね合わせて一体化したものに対し、再配線(配線パターン27,37)を行っている。
As described above, according to the electronic component built-in wiring board 10 (FIG. 1) and the manufacturing method thereof (FIGS. 2 to 9) according to the present embodiment, the substrate (silicon wafer) 40A is obtained using the wafer level package process. A
その再配線は、各チップ40の電極パッド41上のバンプ43からそれぞれ直接配線パターン22,32をひき出し、そのひき出された配線パターン22,32が、最外層の配線層27,37の、チップ実装エリアの下方(上方)に対応する部分だけでなくその外側エリアに対応する部分にも画定された外部接続用のパッド27P,37Pに電気的に繋がるように行っている。
In the rewiring, the
このように本実施形態では、再配線に先立ち、従来技術(前述した特許文献1等)で行われていたような、突起部を有するバンプの部分も含めてチップを絶縁樹脂で埋め込み、レーザで孔明けして当該バンプを露出させる、といった面倒な処理を行わなくても、図3に示したように銅箔51を絶縁層44に圧着することでバンプ43の先端(突起部43bの端面)を絶縁層44から容易に露出させることができる。これにより、その露出したバンプ43の先端から直接配線パターンをひき出し、所望の再配線を行ってファンアウト構造のパッケージ(電子部品内蔵配線基板10)を得ることができる。つまり、内蔵される電子部品(チップ40)の電極端子との接続に際し、レーザによる孔明け工程が省略できるので、工程の簡素化を図ることができる。
As described above, in this embodiment, prior to the rewiring, the chip including the bump portion having the protruding portion is embedded with the insulating resin as in the prior art (the above-mentioned Patent Document 1 or the like), and the laser is used. Even if a troublesome process such as drilling and exposing the bump is not performed, the tip of the bump 43 (end surface of the
また、従来技術で行われていたようなレーザ加工による絶縁層へのビア開口(ビアホールの形成)を行う必要がなく、絶縁層44から露出したバンプ43の先端(突起部43bの端面)に直接パターニングを行うことができる。これにより、従来のレーザによる孔明け(ビアホールの形成)に起因して制限されていた配線のピッチ(150μm程度までのピッチ)に左右されることなく、現状の技術で可能とされている100μm以下のピッチの微細配線を行うことが可能となる。ちなみに、バンプ43の突起部43bは、上述したように金(Au)のボンディングワイヤ(太さが20〜50μm程度)を切断することによって形成されるので、絶縁層44から露出している突起部43bの端面の大きさは20〜50μm程度であり、上記の微細配線は十分に実現可能である。
Further, there is no need to perform via opening (via hole formation) in the insulating layer by laser processing as is done in the prior art, and directly on the tip of the
また、本パッケージ10には2個のチップ40が積層された形で内蔵されているが、この積層構造は、図6(a)に示す構造体54(個片化されたチップ40を樹脂層21内に再配置して再配線(配線パターン22)を行い、さらに絶縁層23で被覆し、その絶縁層23の表面と同じ面上に、チップ40のバンプ43の先端(突起部43bの端面)に電気的に接続された導電性ペースト24Aの端面が露出したもの)に対し、この構造体54を作製した工程と同様の工程を経て作製された別の構造体54aを重ね合わせて一体化することにより、形成されている。
In addition, two
つまり、従来のようにチップの埋め込み(チップ上への絶縁層の形成)→その絶縁層にレーザで孔明け(バンプの露出)→当該チップの端子からの配線パターンのひき出し、といった一連の処理を、積層するチップの数だけ繰り返し行う必要がなく、あらかじめユニット化された構造体54,54aを組み合わせることで、三次元実装(より一層の高密度実装)を比較的簡単に実現することができる。
That is, a series of processes, such as embedding a chip (forming an insulating layer on the chip) → drilling the insulating layer with a laser (exposing bumps) → pulling out a wiring pattern from the terminal of the chip as in the past. 3D mounting (higher density mounting) can be realized relatively easily by combining the
上述した実施形態に係る電子部品内蔵配線基板10(図1)の構成では、2個のチップ40を内蔵させた場合を例にとって説明したが、本発明の要旨からも明らかなように、配線基板に内蔵されるチップの個数が2個に限定されないことはもちろんである。必要に応じて、積層方向のスペースが許容される範囲内で3個以上のチップを積層して内蔵させることも可能である。この場合、更なる高密度化及び高機能化に対応することができる。
In the configuration of the electronic component built-in wiring board 10 (FIG. 1) according to the above-described embodiment, the case where two
10…電子部品内蔵配線基板(パッケージ)、
21,23,25,31,33,35,44…樹脂層(絶縁層)、
22,27,32,37…配線層(配線パターン/再配線)、
24,26a,26b,34,36a,36b…導体ビア、
28,38…ソルダレジスト層(保護膜/絶縁層)、
27P,37P…外部接続用のパッド、
40…半導体チップ(電子部品)、
40A…半導体基板(基板本体)、
41…電極パッド、
43(43a,43b)…突起部を有するバンプ、
51…銅箔(シート状の部材)、
52…テープ(支持基材)、
54,54a…(第1、第2の)構造体。
10 ... Wiring board (package) with built-in electronic components,
21, 23, 25, 31, 33, 35, 44 ... resin layer (insulating layer),
22, 27, 32, 37 ... wiring layer (wiring pattern / rewiring),
24, 26a, 26b, 34, 36a, 36b ... conductor vias,
28, 38 ... solder resist layer (protective film / insulating layer),
27P, 37P ... pad for external connection,
40: Semiconductor chip (electronic component),
40A ... Semiconductor substrate (substrate body),
41 ... Electrode pad,
43 (43a, 43b) ... bumps having protrusions,
51 ... Copper foil (sheet-like member),
52 ... tape (support base material),
54, 54a ... (first and second) structures.
Claims (13)
前記基板本体及び前記第1の絶縁層の少なくとも側面周囲を覆い、その一方の面が前記第1の絶縁層の表面と同一面となるように形成された第2の絶縁層と、
前記第1、第2の絶縁層上に形成され、前記露出したバンプの突起部の一部に直接接続された第1の配線層と、
前記第1の配線層を覆って前記第1、第2の絶縁層上に形成され、前記第1の配線層に達するビアホールを有する熱硬化性材料からなる第3の絶縁層と、
前記ビアホールに、端面が前記第3の絶縁層の表面と同一面になるように充填され、前記第1の配線層に接続する第1の導体ビアとを有する第1の構造体及び第2の構造体で構成され、
前記第1の構造体及び第2の構造体は、前記第1の導体ビアが充填されている側の面を対向させて前記第3の絶縁層同士を接触させ、該第1の導体ビアの前記端面同士を重ね合わせて一体化され、
該一体化された構造体の両面には、前記電子部品の実装エリアの周囲の領域に対応する部分に形成された、前記第1の構造体及び第2の構造体における前記第1の配線層に達する複数のビアホールと、該ビアホールに充填された第2の導体ビアと、該第2の導体ビアを介して前記第1の配線層に接続された第2の配線層と、該第2の配線層の所定の箇所に画定されたパッドの部分を露出させて形成された保護膜とを有することを特徴とする電子部品内蔵配線基板。 Bumps having protrusions formed on the electrode pads of the substrate body, and an electron provided with a first insulating layer that covers the circuit formation surface of the substrate body and the bumps, and a part of the protrusions are exposed on the upper surface. Parts,
A second insulating layer formed so as to cover at least the periphery of the side surface of the substrate body and the first insulating layer , and one surface thereof is flush with the surface of the first insulating layer;
A first wiring layer formed on the first and second insulating layers and directly connected to a part of the protrusion of the exposed bump;
A third insulating layer formed on the first and second insulating layers covering the first wiring layer and made of a thermosetting material having a via hole reaching the first wiring layer;
A first structure having a first conductor via that is filled in the via hole so that an end surface thereof is flush with a surface of the third insulating layer, and is connected to the first wiring layer; Composed of structures,
The first structure and the second structure, the first conductor vias so as to face the surface on the side which is filled by contacting the third insulating layer between, the first conductive via The end faces are overlapped and integrated,
The first wiring layer in the first structure and the second structure formed on both sides of the integrated structure in portions corresponding to the area around the mounting area of the electronic component A plurality of via holes reaching the first via layer, a second conductor via filled in the via hole, a second wiring layer connected to the first wiring layer via the second conductor via, and A wiring board with a built-in electronic component, comprising: a protective film formed by exposing a pad portion defined at a predetermined portion of a wiring layer.
前記第2の構造体の第2の導体ビアは、前記第2の構造体の第1の配線層と接続される第2の導体ビアと、前記第1の構造体の第1の配線層と接続される第2の導体ビアとを有することを特徴とする請求項1又は2に記載の電子部品内蔵配線基板。 The second conductor via of the first structure includes a second conductor via connected to the first wiring layer of the first structure, and a first wiring layer of the second structure. A second conductor via connected to
The second conductor via of the second structure includes a second conductor via connected to the first wiring layer of the second structure, and a first wiring layer of the first structure. electronic component built-in wiring board according to claim 1 or 2, characterized in that a second conductive via to be connected.
前記基板本体及び前記第1の絶縁層の少なくとも側面周囲を覆い、その一方の面が前記第1の絶縁層の表面と同一面となるように第2の絶縁層を形成する工程と、
前記第1、第2の絶縁層上に、前記突起部の露出した一部に直接接続される第1の配線層を所要のパターン形状に形成する工程と、
前記第1の配線層を覆うように熱硬化性材料からなる第3の絶縁層を半硬化状態で形成後、該第3の絶縁層に前記第1の配線層に達するビアホールを形成し、該ビアホールに、端面が前記第3の絶縁層の表面と同一面になるように第1の導体ビアを充填する工程と、
以上の工程を経て作製された第1の構造体と、同様の工程を経て作製された第2の構造体とを、それぞれ前記第1の導体ビアが充填されている側の面を対向させて前記第3の絶縁層同士を接触させ、該第1の導体ビアの前記端面同士を重ね合わせた後、半硬化状態にある前記第3の絶縁層を熱硬化させて一体化する工程と、
該一体化された構造体の両面に、前記電子部品の実装エリアの周囲の領域に対応する部分において前記第1、第2の各構造体における前記第1の配線層にそれぞれ達する複数のビアホールを形成した後、該ビアホールに第2の導体ビアを充填し、その後第2の導体ビアを介して前記第1の配線層に接続される第2の配線層を所要のパターン形状に形成する工程と、
前記第2の配線層の所定の箇所に画定されたパッドの部分を露出させて保護膜を形成する工程とを含むことを特徴とする電子部品内蔵配線基板の製造方法。 After forming bumps having protrusions on electrode pads formed on the substrate body, a first insulating layer is formed on the substrate body so as to cover the bumps, and a sheet-like member is formed on the first insulating layer. And exposing a part of the protrusion on the upper surface of the first insulating layer by removing the sheet-like member to obtain an electronic component;
Forming a second insulating layer so as to cover at least side surfaces of the substrate main body and the first insulating layer , and so that one surface thereof is flush with the surface of the first insulating layer;
Forming a first wiring layer directly connected to an exposed part of the protrusion on the first and second insulating layers in a required pattern shape;
Forming a third insulating layer made of a thermosetting material so as to cover the first wiring layer in a semi-cured state, and then forming a via hole reaching the first wiring layer in the third insulating layer; Filling the via hole with the first conductor via so that the end surface is flush with the surface of the third insulating layer ;
A first structure which is manufactured through the above steps, a second structure fabricated through the same steps, the first conductive via are each to face the surface on the side which is filled A step of bringing the third insulating layers into contact with each other and superposing the end faces of the first conductor vias, and then thermally curing and integrating the third insulating layer in a semi-cured state;
On both surfaces of the integrated structure, a plurality of via holes respectively reaching the first wiring layer in each of the first and second structures in a portion corresponding to a region around the mounting area of the electronic component. A step of filling the via hole with a second conductor via and then forming a second wiring layer connected to the first wiring layer through the second conductor via in a required pattern shape after the formation; ,
And a step of exposing a portion of the pad defined at a predetermined position of the second wiring layer to form a protective film.
前記第2の構造体の第2の導体ビアは、前記第2の構造体の第1の配線層と接続される第2の導体ビアと、前記第1の構造体の第1の配線層と接続される第2の導体ビアとを有することを特徴とする請求項7又は8に記載の電子部品内蔵配線基板の製造方法。 The second conductor via of the first structure includes a second conductor via connected to the first wiring layer of the first structure, and a first wiring layer of the second structure. A second conductor via connected to
The second conductor via of the second structure includes a second conductor via connected to the first wiring layer of the second structure, and a first wiring layer of the first structure. The method for manufacturing a wiring board with a built-in electronic component according to claim 7 , further comprising a second conductor via to be connected.
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