JP2010057133A - 周波数シンセサイザ - Google Patents

Abstract

【課題】広帯域を細かく設定でき、周波数の引き込み範囲が広く、かつ消費電力の少ない周波数シンセサイザを提供する
【解決手段】電圧制御発振部１の出力周波数の正弦波信号を直交検波し、検波に用いた周波数信号の周波数との差分の周波数（速度）で回転するベクトルの位相差を取り出して出力周波数の調節に利用するＰＬＬは、出力周波数調節用の第１の位相差検出部７１と、周波数引き込み用の第２の位相差検出部７４とを備え、前記第１の位相差検出部７１の出力に係る信号をディジタル／アナログ変換した結果が予め定めたしきい値を越えたときに、前記第２の位相差検出部７４の出力に係る信号をディジタル／アナログ変換する手段１０５から切り離すと共に、当該第２の位相差検出部７４における消費電力を小さくする。
【選択図】図１

Description

本発明は、所望の周波数の発振出力が得られる周波数シンセサイザの消費電力を低減する技術に関する。

標準信号発生器の一つとしてＰＬＬ（Phase Locked Loop）を応用した周波数シンセサイザがある。周波数シンセサイザは図７に示すように、電圧制御発振器２０１を分周器２０２により１／Ｎに分周してその分周出力を位相比較器２０３の一方の入力端に入力すると共に、基準信号発生器である例えば水晶発振器２０４の発振出力を分周器２００にて１／Ｍに分周してその分周出力を位相比較器２０３の他方の入力端に入力し、その比較信号をループフィルタ２０５を介して電圧制御発振器２０１にフィードバックし、こうしてＰＬＬを構成している（例えば特許文献１）。ＰＬＬがロックすると電圧制御発振器２０１の発振出力の周波数ｆvcoと水晶発振器２０４の発振出力の周波数ｆ0とは、ｆvco／Ｎ＝ｆ0／Ｍの関係にあるので、ｆvco＝（Ｎ／Ｍ）ｆ0となる。分周器２０２はプログラマブルカウンタにより構成されていて外部よりディジタルデータで分周比Ｎを設定できることから、ｆvcoの周波数を自由に設定できることになる。

周波数シンセサイザの応用としては、例えば移動局における局発振部として用いられる。即ち、基地局では所定の周波数帯域を移動局に割り当てるため、移動局側では、割り当てられた周波数帯域の発振出力を生成する必要があり、そのため局発振部に対し周波数を調整できる機能を持たせることが要請される。また無線通信機器の試験用信号源や放送機器などにも使用されている。

このように例えば通信分野において周波数シンセサイザを適用する場合には、他のチャネルとの混信を避けるためにノイズが少ないことが要求され、また電波が過密化していることから、周波数をできるだけ細かく設定できることが望ましい。周波数を細かく設定するためには、上記の分周比Ｎを大きくすればよいが、あまり大きくすると、ループに生じる遅延が長くなってノイズが大きくなり、実際にはＮは１０００程度が上限である。

このため説明の便宜上例えば１０００ＭＨｚ程度の周波数を１Ｈｚ単位で調整できる周波数シンセサイザを設計しようとすると、図７の装置を多段化する必要がある。即ち、Ｎの上限が１０００であるとすると、位相比較器２０３に入る基準信号の周波数（ｆ0／Ｍ）を１ＭＨｚとすることで、１ＭＨｚきざみで設定できる１ＭＨｚ〜１０００ＭＨｚの周波数シンセサイザを制作できる。同様にして基準信号の周波数を１ｋＨｚとすることにより、１ｋＨｚきざみで設定できる１ｋＨｚ〜１ＭＨｚの周波数シンセサイザを制作し、同様にして基準信号の周波数を１Ｈｚとすることにより、１Ｈｚきざみで設定できる１Ｈｚ〜１ｋＨｚの周波数シンセサイザを制作する。そして各周波数シンセサイザを段階的に合成することにより、１Ｈｚきざみで１０００Ｍヘルツまで設定できる周波数シンセサイザが得られることになる。

しかしながらこのようにすると、周波数を合成する各合成回路についてＰＬＬを組まなければならないこともあって、回路構成が複雑で部品点数が多くなり、ノイズが多くなるという課題がある。

そこで本発明者は、従来の周波数シンセサイザとは原理が全く異なる新規な構成を採用することにより、広い帯域に亘って細かく周波数を設定することができる新規な方式の周波数シンセサイザを開発しており（例えば特許文献２）、その要素技術として電力消費の少ない回路構成を検討している。

特開２００４−２７４６７３号公報：第０００２段落、図１２ 特開２００７−２９５５３７号公報：第図１〜図１２

本発明は、このような事情に基づいて行われたものであり、その目的は、広帯域を細かく設定でき、周波数の引き込み範囲が広く、かつ消費電力の少ない周波数シンセサイザを提供することにある。

本発明に係わる周波数シンセサイザは、制御電圧に応じて電圧制御発振部から出力される周波数信号を分周し、分周された周波数信号である正弦波信号をディジタル化し、ディジタル化された周波数信号に対して、ディジタル信号である検波用の周波数信号による直交検波を行って、両周波数信号の周波数差に相当する周波数で回転する回転ベクトルを複素表示したときの実数部分及び虚数部分を回転ベクトル取り出し手段にて取り出し、ベクトル取り出し手段にて取り出された回転ベクトルに対して、設定周波数に応じて粗刻みに決められた周波数で逆回転する逆回転ベクトルを乗算して前記ベクトルの速度を減速し、減速されたベクトルについて一のサンプリング時間にて得られた位相と次のサンプリング時間にて得られた位相との位相差を当該ベクトルの速度と擬制して第１の位相差検出部にて検出し、
設定周波数に応じて粗刻みに決められた周波数と設定周波数との差分の周波数で回転するベクトルの速度に対応するサンプリング間隔の位相差と、前記第１の位相差検出部にて検出された位相差と、の差分であるベクトル同士の速度差を取り出して積分し、その積分値を第１のディジタル／アナログ変換部を介して制御電圧として電圧制御発振部に供給し、こうしてＰＬＬループが形成された周波数シンセサイザにおいて、
前記逆回転ベクトルにて減速された回転ベクトルを一のサンプリング時間にて得られた位相と次のサンプリング時間にて得られた位相との位相差を求めるディジタル回路からなる第２の位相差検出部と、
この第２の位相差検出部にて得られた位相差を積分した積分値をディジタル／アナログ変換して前記電圧制御発振部に周波数引き込み用の制御電圧として供給するための第２のディジタル／アナログ変換部と、
周波数シンセサイザの立ち上げ時に前記第２の位相差検出部の出力を前記第２のディジタル／アナログ変換部に供給し、前記第１のディジタル／アナログ変換部の出力が予め定めたしきい値を越えたときに、前記前記第２の位相差検出部の出力を前記第２のディジタル／アナログ変換部の入力側から切り離す手段と、
この切り離しが行われたときに、前記前記第２の位相差検出部の消費電力を小さくするための手段と、を備えたことを特徴とする。

ここで前記消費電力を小さくするための手段は、前記第２の位相差検出部に、減速されたベクトルについての位相を示す信号に替えて、論理「０」の信号を入力するようにしてもよく、また、前記第２の位相差検出部が、クロック信号に同期して動作する場合に、前記消費電力を小さくするための手段は、当該第２の位相差検出部へのクロック信号の入力を停止するものであってもよい。

本発明によれば、周波数シンセサイザの立ち上げ時に使用される周波数引き込み用の第２の位相差検出部について、第１のディジタル／アナログ変換部の出力が、予め定めたしきい値を超えた場合に、当該第２の位相差検出部を第２のディジタル／アナログ変換部の入力側から切り離すと共に、当該第２の位相差検出部の消費電力を小さくしている。この結果、第２の位相差検出部を用いて周波数引き込みを行わない期間中における当該検出部の電力消費を停止して、周波数シンセサイザ全体の消費電力を削減することができる。

図１は、本発明の周波数シンセサイザの実施の形態の全体構成を示している。１は電圧制御発振部（ＶＣＯ）であり、入力される制御電圧に応じた周波数の周波数信号を出力する。２は、分周手段である分周器であり、設定周波数に応じた分周比にて電圧制御発振部１からの周波数信号を分周する。２１はローパスフィルタであり、分周器２からの周波数信号の高域周波数を除去する。３はアナログ／ディジタル（Ａ／Ｄ）変換部であり、分周器２にて分周された周波数信号である正弦波信号をＡ／Ｄ変換する。具体的には、このＡ／Ｄ変換部３は、基準クロック発生部３１からのクロック信号により前記正弦波信号をサンプリングしてそのサンプリング値をディジタル信号として出力する。

Ａ／Ｄ変換器３の後段にはキャリアリムーブ４が設けられている。このキャリアリムーブ４は、Ａ／Ｄ変換器３からのディジタル信号により特定される正弦波信号に対して周波数がω0ｔ／２π（角速度がω0ｔ）の正弦波信号（検波用の信号）により直交検波を行い、Ａ／Ｄ変換器３のディジタル信号により特定される周波数信号の周波数と検波に用いる正弦波信号の周波数との差の周波数で回転するベクトルを取り出す手段、より詳しくはこのベクトルを複素表示したときの実数部分及び虚数部分を取り出す手段に相当する。

図２はキャリアリムーブ４の構成を示しており、Ａ／Ｄ変換器３で得られた正弦波信号をＡcos（ω0ｔ＋θ）としたとき、掛け算部４１ａの出力及び掛け算部４１ｂの出力は夫々（１）式及び（２）式により表される。
Ａcos（ω0ｔ＋θ）・cos（ω0ｔ）
＝１／２・Ａcosθ＋１／２｛cos（２ω0ｔ）・cosθ＋sin（２ω0ｔ）・sinθ｝……（１）
Ａcos（ω0ｔ＋θ）・−sin（ω0ｔ）
＝１／２・Ａsinθ−１／２｛sin（２ω0ｔ）・cosθ＋cos（２ω0ｔ）・sinθ｝……（２）

そこで掛け算部４１ａの出力及び掛け算部４１ｂの出力を夫々ローパスフィルタ４２ａ及び４２ｂを通すことにより、２ω0ｔの周波数信号は除去されるので、結局ローパスフィルタ４２ａ、４２ｂからは夫々１／２・Ａcosθと１／２・Ａsinθとが取り出される。図３はこうして取り出されたベクトルＶを表した図であり、このベクトルＶは長さがＡであり、回転速度がω1ｔ（＝φ）である（周波数がω1ｔ／２π）。

キャリアリムーブ４の後段には、逆回転ベクトル乗算部５、ローパスフィルタ（ＬＦＰ）７、第１の位相差検出部７１及び加算部７２がこの順に設けられている。これらの役割について簡単に述べておく。この周波数シンセサイザは、電圧制御発振部１の出力周波数が設定周波数になったときの前記回転ベクトルＶの周波数とキャリアリムーブ４にて取り出された回転ベクトルＶの周波数との周波数差を積分し、その積分値に応じた制御電圧を電圧制御発振部１に供給するようにしている。このようなループはＰＬＬを構成するものであり、電圧制御発振部１の出力周波数が設定周波数に近づくにつれて、前記周波数差が小さくなり両者が一致したときに当該周波数差がゼロになる。設定周波数になったときの前記回転ベクトルＶの周波数は予めパラメータ出力部６にて計算しておく。このような作用は、計算された周波数で回転ベクトルＶとは逆回転する逆回転ベクトルＶ｀とキャリアリムーブ４にて得られた回転ベクトルＶとを乗算すればよいが、このようにすると、逆回転ベクトルＶ｀のデータ量が膨大になる。そこで設定周波数に応じて粗刻みに決められた周波数で逆回転する逆回転ベクトルＶ｀をパラメータ出力部６から出力し（※Ｂ）、逆回転ベクトル乗算部５にて回転ベクトルＶに乗算し、これにより減速された回転ベクトルＶを後段の第１の位相差検出部７１及び第１の加算部７２にて止めるようにしている。

逆ベクトル乗算部５における演算について説明すると、キャリアリムーブ４及び逆ベクトル乗算部５は、コンピュータの演算により実行されるものであり、その演算のサンプリングにおいてあるタイミングのサンプリング例えばｎ回目のベクトルＶのサンプリング値がＩ（ｎ）＋ｊＱ（ｎ）であったとすると、ｎ回目の逆ベクトルＶ｀のサンプリング値はＩ`（ｎ）＋ｊＱ`（ｎ）である。両ベクトルを乗算したベクトルＩ＋ｊＱは、｛Ｉ（ｎ）＋ｊＱ（ｎ）｝×｛Ｉ`（ｎ）＋ｊＱ`（ｎ）｝となる。この式を整理すると、（３）式となる。
Ｉ＋ｊＱ＝｛Ｉ(ｎ)・Ｉ`(ｎ)−Ｑ(ｎ)・Ｑ`(ｎ)｝＋ｊ｛Ｉ(ｎ)・Ｑ`(ｎ)＋Ｉ`(ｎ)・Ｑ(ｎ)｝ ……（３）
逆ベクトルＶ｀を発生するとは、実際には複素平面上におけるベクトルが逆回転するように当該ベクトルの実数部分及び虚数部分の値つまり逆ベクトルＶ｀の位相をφ｀とすると、cosφ｀とsinφ｀との値を発生させることである。より具体的にはベクトルのcosφ｀とsinφ｀との組がベクトルの回転方向に沿って順番には配列されたテーブルを例えばパラメータ出力部６内に用意し、そのテーブルのアドレスを、指示された電圧制御発振器１の設定周波数に応じて決定されるインクリメント数またはデクリメント数で読み出すことで実現できる。

このようにベクトルＶの回転は逆ベクトルＶ｀により減速されているので、ベクトルＶの周波数（速度）を簡単な近似式で求めることができる。図４に示すように複素平面上において、（ｎ−１）番目のサンプリングにより求めたベクトルＶ（ｎ−１）とｎ番目のサンプリングにより求めたベクトルＶ（ｎ）＝Ｖ（ｎ−１）＋ΔＶとのなす角度Δφ、即ち両サンプリング時のベクトルＶの位相差Δφは、ベクトルＶの周波数がサンプリング周波数よりも十分に小さくかつθ＝ｓｉｎθとみなせる程度であれば、ΔＶの長さとみなすことができる。

ΔＶを求める近似式について説明すると、先ず位相差Δφは（４）式で表される。なおimagは虚数部分、conj｛Ｖ（ｎ）｝はＶ（ｎ）の共役ベクトル、Ｋは常数である。
Δφ＝Ｋ・imag［ΔＶ・conj｛Ｖ（ｎ）｝］ ……（４）

ここでＩ値（ベクトルＶの実数部分）及びＱ値（ベクトルＶの虚数部分）についてｎ番目のサンプリングに対応する値を夫々Ｉ（ｎ）及びＱ（ｎ）とすれば、ΔＶ及びconj｛Ｖ（ｎ）｝は複素表示すると夫々（５）式及び（６）式で表される。
ΔＶ＝ΔＩ＋ｊΔＱ ……（５）
conj｛Ｖ（ｎ）｝＝Ｉ（ｎ）−ｊＱ（ｎ） ……（６）
ただしΔＩはＩ（ｎ）−Ｉ（ｎ−１）であり、ΔＱはＱ（ｎ）−Ｑ（ｎ−１）である。（５）式及び（６）式を（４）式に代入して整理すると、Δφは（７）式で表されることになる。
Δφ＝ΔＱ・Ｉ（ｎ）−ΔＩ・Ｑ（ｎ） ……（７）
前記第１の位相差検出部７１は、このように近似式を用いてΔφを求める機能を備えている。このΔφは、逆ベクトル乗算部５にて減速されたベクトルＶの周波数に対応する値である。

ここでパラメータ出力部６は、外部より設定周波数が入力されており、また設定周波数に応じて粗刻みに決められた周波数つまり逆回転ベクトルＶ｀の速度（周波数）も分かっていることから、電圧制御発振部１における出力周波数が設定周波数になったときに第１の位相差検出部７１から得られるベクトルＶの周波数（Δφ）の値も予め分かっている。この値を周波数微調整分と呼ぶことにすると、第１の位相差検出部７１の後段に設けられた加算部７２にて、パラメータ出力部６から出力される周波数微調整分（※Ａ）と第１の位相差検出部７１との差分が取り出される。取り出された差分（周波数差）は位相差の累積加算部７３にて累積加算され、ループフィルタ８を介して第１のＤ／Ａ変換部８０に与えられる。第１のＤ／Ａ変換部８０にて得られたアナログ電圧は結合器１１にて後述する周波数引き込み用ループの第２のＤ／Ａ変換部１０５からの出力と結合されて、電圧制御発振部１に制御電圧として供給されＰＬＬによる周波数制御が行われる。ここで位相差の累積加算部７３及びループフィルタ８は、この例では周波数差を積分する手段に相当する。

かかる構成を備えた周波数シンセサイザにつき、本発明者は、第１の位相差検出部７１の検出値とローパスフィルタ２１の出力レベルとの関係を調べたところ、電圧制御発振器１の出力周波数が設定周波数になるポイントを中心とした所定の周波数範囲から外れるとローパスフィルタ２１のゲインが落ちてきてしまうことを把握している。これでは、周囲の温度変化などにより電圧制御発振器１の出力周波数が当該範囲を超えて変化した場合には、第１の位相差検出部７１を利用して出力周波数を調節するＰＬＬの制御系が追従しないので周波数を設定周波数に引き込めなくなってしまう。また周波数シンセサイザの運転開始時、即ち立ち上げ時には電圧制御発振部１には制御電圧が入力されていないので、出力周波数が前記の制御可能な範囲に入るまで制御電圧を立ち上げる必要がある。

そこで本実施の形態に係わる周波数シンセサイザは、既述の第１の位相差検出部７１を利用したＰＬＬループ（第１の位相差検出部７１、第１の加算部７２、位相の累積加算部７３、ループフィルタ８、第１のＤ／Ａ変換器８０を含んだループ）に加え、装置の立ち上げ時や出力周波数の変動時に周波数引き込みを行うループを備えている。以下、当該機構の内容を説明する。

図１に示すように、周波数引き込み用のループは、逆回転ベクトル乗算部５の出力側のローパスフィルタ７０と結合器１１との間に、第１の位相差検出部７１に係るＰＬＬのループと並列に接続されている。当該ループにおいて、７４は第２の位相差検出部、ＳＷ２は第２のスイッチ、１０１は積分手段、１０４は第２の加算部、１０５は第２のＤ／Ａ変換部である。

第２の位相差検出部７４は、当該周波数シンセサイザの立ち上げ時において、既述のベクトルＶの位相差Δφを求める計算と同様の計算を実行し、当該計算結果を周波数引き込み用の制御電圧を供給するための信号として積分手段１０１へと出力する役割を果たす。なお、当該計算は既述のようにベクトルＶの周波数がサンプリング周波数よりも十分に小さくかつθ＝ｓｉｎθとみなせる程度ある場合に、位相差Δφを近似的に与えるものであり、周波数シンセサイザの立ち上げ時における第２の位相差検出部７４の計算結果は当該位相差Δφを必ずしも正確に示すものではない。即ち、本実施の形態においては、電圧制御発振部１に入力される制御電圧を上昇させるための出力として、この計算結果を利用しているものである。

第２のスイッチＳＷ２は、周波数引き込みの要否に応じ、また周波数引き込みが必要な場合には、その状況に応じ、後述する切替制御部１０からの指示に基づいて、積分手段１０１へと入力する信号を切り替える役割を果たす。第２のスイッチＳＷ２は、ａ〜ｄの４つの接点を備えたスイッチとして構成されており、各接点からは以下の（１）〜（４）の信号を積分手段１０１へと入力することができる。

（１）接点ａ：第２の位相差検出手段７４から出力される位相差を積分手段１０１へと入力する。当該接点ａのオフにより、第２の位相差検出手段７４は、後述の第２のＤ／Ａ変換部１０５の入力側から切り離されることになる。（２）接点ｂ：電圧制御発振器１へ印加する電圧を大きくして周波数信号の周波数を上げるための単位調整量である定数「＋１」を入力する。（３）接点ｃ：電圧制御発振器１へ印加する電圧を小さくして周波数信号の周波数を下げるための単位調整量である定数「−１」を入力する。（４）接点ｄ：周波数引き込みの動作を行わないようにする信号「０」を入力する。

積分手段１０１は、第２のスイッチＳＷ２からの信号入力を受けて保持している信号を出力するレジスタ１０２と、このレジスタ１０２からの出力信号と第２のスイッチＳＷ２からの入力値とを加算してレジスタ１０２に格納する加算部１０３とから構成されている。

また第２の加算部１０４は、立ち上げ時における電圧制御発振器１の初期電圧を初期値としてパラメータ出力部６から入力し（※Ｃ）、第２のＤ／Ａ変換部１０５は積分手段１０１及び第２の加算部１０４からのディジタル信号を電圧制御発振器１の制御電圧（アナログ信号）に変換し、既述の結合器１１へと出力する役割を果たす。

以上の構成を備えた周波数引き込み用のループにおいて、第２の位相差検出部７４には、複数の乗算器や加算器が必要であり、実際には数万単位のゲートを備えた例えばＦＰＧＡ（Field Programmable Gate Array）が組み込まれているため、周波数シンセサイザのなかでも比較的大きな電力を消費する。一方、この第２の位相差検出部７４は、既述のように周波数シンセサイザが立ち上がって、ＰＬＬの制御範囲にロックされた後は、第２のＤ／Ａ変換部１０５から切り離され、その後の周波数引き込みの動作には利用されないにも拘らず、逆回転ベクトル乗算部５からの信号が入力され続けると、当該入力信号に基づいてベクトルの位相差を求める動作を実行し、引き続き電力を消費してしまうためエネルギー効率が悪い。

そこで本実施の形態に係る周波数シンセサイザは、第２の位相差検出部７４が第２のＤ／Ａ変換部１０５から切り離された後に、当該第２の位相差検出部７４における消費電力を小さくする手段を備えている。当該手段を構成する要素として、例えば図１に示す周波数シンセサイザには、逆回転ベクトル乗算部５後段のローパスフィルタ７０と第２の位相差検出部７４との間に第１のスイッチＳＷ１が介設されている。

第１のスイッチＳＷ１は、後述する切替制御部１０からの指示に基づいて、第２の時間差検出部７４への入力信号を、逆回転ベクトル乗算部５からの減速されたベクトルＶの値を示す信号（接点イ）と、論理「０」の信号（接点ロ）との間で切り替えるスイッチである。第２の位相差検出手段７４に入力される信号を「０」とすることにより、当該手段７４を構成するＦＰＧＡ内における全ての演算回路入力が常に「０」となり、演算結果を一定とし、スイッチングによる消費電力を抑えることができる。

さらに本実施の形態に係る周波数シンセサイザは、切替制御部１０を備えており、当該切替制御部１０は、例えば図１に示すようにループフィルタ８や第２の位相差検出部７４の出力に基づき、ＰＬＬループの制御状態を監視して周波数引き込み用のループ内の第２のスイッチＳＷ２や第１のスイッチＳＷ１などの切替動作を実行する役割を果たす。

ここで周波数シンセサイザの立ち上げ時、前記第２の加算部１０４から初期電圧が入力されてから、第２の位相差検出部７４からの出力が予め定めた値を超えるまでの期間を「立ち上げ第１段階」、この立ち上げ第１段階を経過し、ループフィルタ８の出力が予め定められた制御範囲の下限値を超えるまでの期間を「立ち上げ時第２段階」と定義する。このとき切替制御部１０は、立ち上げ第２段階において、第２のスイッチＳＷ２を接点ａに接続する役割を果たす。

また切替制御部１０は、周波数シンセサイザの立ち上げが完了し、ＰＬＬがロックした状態となった後の期間中において、ループフィルタ８出力が予め決めた制御範囲の上限値を超えた場合にはＳＷ２を接点ｂに切り替える一方、同出力が前記制御範囲の下限値を下回った場合にはＳＷ２を接点ｃに切り替え、同出力が制御範囲内にある場合にはＳＷ２を接点ｄに切り替えるように構成されている。

さらに切替制御部１０は、前記立ち上げ時の第１段階及び第２段階の期間中は第１のスイッチＳＷ１を接点イに切り替え、これ以外の期間中においてはＳＷ１を接点ロに切り替えるよう構成されている。さらに切替制御部１０は、周波数シンセサイザの立ち上げ時に積分手段１０１のレジスタ１０２に保持されている信号をリセットし、立ち上げ時第２段階以降、積分手段１０１をオンにして積分動作を開始させる役割も担っている。

以上に説明した切替制御部１０の機能に基づき、積分手段１０１の動作状態、第１、第２のスイッチＳＷ１、ＳＷ２の切り替え状態、及び第２の位相差検出部７１の動作状態をＰＬＬループの状態に応じて整理すると、図５に示すようにまとめることができる。

次に本実施の形態に係る周波数シンセサイザの動作について説明する。先ず設定周波数をパラメータ出力部６に入力することにより、分周器における分周比Ｎ、逆回転ベクトルＶ｀の周波数、加算部７２に供給される周波数微調整分の値が計算される。設定周波数及び分周比Ｎが決まれば、電圧制御発振部１の出力周波数が設定周波数になったときのキャリアリムーブ４にて求められた回転ベクトルＶの周波数ｆｒも分かる。パラメータ出力部６は、周波数刻みｆａの整数倍の周波数のうち、ｆｒに最も近い周波数ｎ・ｆａ（ｎは整数）を予め計算して、周波数ｎ・ｆａで逆回転する逆ベクトルを作成する。更に前記周波数刻みｆａよりも小さい微調整のための周波数刻みｆｂの整数倍のうち、ｆｒと前記周波数ｎ・ｆａとの差に最も近い周波数ｍ・ｆｂ（ｍは整数）と、を計算し、この値を周波数微調整分として加算部７２に供給する。

そして図６に示す時刻「ｔ_０」にて、周波数引き込み用ループ内の第２の加算部１０４より電圧制御発振器２の初期電圧が入力されると、第１のスイッチの初期状態を接点イに接続しておくことにより、第２の位相差検出部７４からそのときにおける計算結果が出力され始める（立ち上げ時第１段階）。このとき、周波数引き込み用ループ側の積分手段１０１はレジスタ１０２がリセットされた状態となっていて積分動作を開始していない。また、積分手段１０１にてまだ積分動作が開始されておらず、第２のスイッチＳＷ２は第２のＤ／Ａ変換部１０５から切り離された状態となっているため、当該スイッチＳＷ２はどの接点に接続されていてもよい。

この立ち上げ時第１段階では、ループフィルタ８からの出力が開始されていないことから、第２の位相差検出部７４からの出力を監視し、当該出力が予め定めた値に達した時刻「ｔ_１」において周波数引き込み用のループを用いた周波数引き込み制御を開始する（立ち上げ時第２段階）。

立ち上げ時第２段階においては、第２のスイッチＳＷ２の接点ａを選択して第２の位相差検出部７４における計算の結果を積分手段１０１へと入力し、積分手段１０１にて積分動作を開始することにより前記計算結果の積分値が第２のＤ／Ａ変換部１０５を介して結合器１１へと出力され、ＰＬＬループの出力を上昇させる方向に周波数の引き込みを実行する。

この周波数引き込みの動作の結果、ループフィルタ８の出力が急上昇し、時刻「ｔ_２」にて当該出力がＰＬＬループ単独で出力周波数を調節可能な範囲に入ったことを検知したら（ＰＬＬロックを検出したら）、第２の位相差検出部７４を利用した周波数の引き込みを終了する。即ち、第１のスイッチＳＷ１を接点ロに切り替えて、第２の位相差検出部７４をオフの状態とする一方、第２のスイッチＳＷ２を接点ｄに切り替えて積分手段１０１へ信号「０」を出力することによりＰＬＬループ単独の動作へと移行する。なおこのときＡ／Ｄ変換部３に与えられるクロックの周波数は例えば４０ＭＨｚ、キャリアリムーブ４に与えられる検波用の信号の周波数は例えば４ＭＨｚとされる。

このときループフィルタ８の出力を監視する動作は、第１のＤ／Ａ変換部８０の出力をアナログ側で監視していることに他ならず、ＰＬＬがロックされた際（ループフィルタ８の出力がＰＬＬループ単独での制御範囲の下限値を超えた際）に、当該スイッチＳＷ２を接点ｄへと切り替える動作は、第１のＤ／Ａ変換部８０の出力が予め定めたしきい値を越えたときに第２の位相差検出部７４の出力を第２のＤ／Ａ変換部１０５の入力側から切り離す動作に相当している。即ち、本実施の形態において、前記制御範囲の下限値は本発明の予め定めたしきい値に対応し、切替制御部１０と第２のスイッチＳＷ２とは、第２の位相差検出部７４の出力を第２のＤ／Ａ変換部１０５の入力側から切り離す手段に相当している。そして切替制御部１０と第１のスイッチＳＷ１とは、この切り離しが行われたときに、第２の位相差検出部７４の消費電力を小さくするための手段に相当している。

このように立ち上げ時の周波数引き込み動作を終え、ループフィルタ８の出力がＰＬＬループの制御範囲内に入っている期間中は、ＰＬＬループ単独による出力周波数の調節を行う。ところがここで、例えば周囲の温度変化などにより電圧制御発振器１の出力周波数が低下し、この低下分を補うためループフィルタ８からの出力を上昇させたにも拘らず出力周波数の低下を止めることができなかったため、時刻「ｔ_３」においてループフィルタ８の出力がＰＬＬループの制御範囲を超えたものとする。

この場合には、再び周波数引き込み用のループを利用して周波数の引き込みを行う。即ち、第２のスイッチＳＷ２を接点ｂに切り替えて、電圧制御発振器１へ印加する電圧を大きくするための単位調整量「＋１」を積分手段１０１へ入力し、この積分値をＰＬＬループからの出力に加えることにより、電圧制御発振器１の出力周波数を上昇させる。この結果、時刻「ｔ_４」においてループフィルタ８の出力が再びＰＬＬループの制御範囲内となったら、第２のスイッチＳＷ２を再度接点ｄに切り替えて周波数引き込みを終える。

また上述の動作とは反対に、電圧制御発振器１の出力周波数が上昇し、ＰＬＬループ単独では当該出力周波数の上昇を止めることができずに時刻「ｔ_５」においてループフィルタ８の出力がＰＬＬループ単独の制御範囲を下回ってしまった場合には、第２のスイッチＳＷ２を接点ｃに切り替える。この切り替えにより、電圧制御発振器１へ印加する電圧を小さくするための単位調整量「−１」が積分手段１０１へ入力され、この積分値がＰＬＬループからの出力に加えられることにより、電圧制御発振器１の出力周波数を下げることができる。この結果、時刻「ｔ_６」においてループフィルタ８の出力が再びＰＬＬループの制御範囲内となったら、第２のスイッチＳＷ２を接点ｄに戻して周波数引き込みを終える。

以上に説明したように、周波数シンセサイザの立ち上げを終えた後、周波数引き込み用のループは、ループフィルタ８の出力がＰＬＬループの制御範囲を超えて変動したか否かに応じて周波数引き込みを行うように構成されているが、立ち上げ時とは異なりこれらのこれらの周波数引き込み動作においては、第２の位相差検出部７４は利用されない。このため、立ち上げ時第２段階が終了した時刻「ｔ_２」以降は、ＰＬＬループ単独であるか周波数引き込み用ループが動作しているかに係らず、第１のスイッチＳＷ１は接点ロ側に常時接続され、第２の位相差検出部７４における電力消費を停止している。

本実施の形態に係る周波数シンセサイザによれば以下の効果がある。周波数シンセサイザの立ち上げ時に使用される周波数引き込み用の第２の位相差検出部７４について、ＰＬＬループを構成するループフィルタ８の出力（第１のＤ／Ａ変換部８０の出力に対応している）が、予め定めたしきい値であるＰＬＬループ単独での制御範囲の下限値を超えた場合に、当該第２の位相差検出部７４を第２のＤ／Ａ変換部１０５の入力側から切り離すと共に、当該検出部７４に論理「０」の信号を供給している。この結果、第２の位相差検出部７４を用いて周波数引き込みを行わない期間中における当該検出部７４の電力消費を停止して、周波数シンセサイザ全体の消費電力を削減することができる。

ここで第２の位相差検出部７４における電力消費を停止する手法は、当該検出部７４に論理「０」の信号を入力する場合に限定されない。例えば第２の位相差検出部７４を動作させるクロック信号の入力を停止することにより、逆回転ベクトル乗算部５からの信号が入力されても当該位相差検出部７４の動作が実行されなくなるので、実質的な電力消費を停止することができる。

さらに他の手段として、例えば第２の位相差検出部７４内に設けられているＲＳフリップフロップ回路の出力が一定となるように、セット側、リセット側の両入力端子に一定の信号を入力し続けることにより、第２の位相差検出部７４の演算結果が常に一定となるようにしてスイッチングによる消費電力を抑えてもよい。

本発明に係る周波数シンセサイザの実施の形態を示すブロック図である。 上記の実施の形態に用いられるキャリアリムーブを示す構成図である。 キャリアリムーブにて得られるベクトルを示す説明図である。 相前後するタイミングでサンプリングしたベクトルの位相差を示す説明図である。 ＰＬＬループの状態に応じて設定される、周波数引き込み用ループ内の各構成要素の状態を示した説明図である。 上記の実施の形態に係る周波数シンセサイザの作用を示すタイムチャートである。 従来の周波数シンセサイザの構成を示すブロック図である。

符号の説明

ＳＷ１ 第１のスイッチ
ＳＷ２ 第２のスイッチ
１ ＶＣＯ（電圧制御発振器）
２ 分周手段
３ Ａ／Ｄ変換器
４ キャリアリムーブ
５ 逆ベクトル乗算部
６ パラメータ出力部
７ 減数処理部
７１ 第１の位相差検出部
７３ 位相差の累積加算部
７４ 第２の位相差検出部
８ ループフィルタ
８０ 第１のＤ／Ａ変換部
１０ 切替制御部
１０１ 積分手段
１０５ 第２のＤ／Ａ変換部

Claims (3)

1. 制御電圧に応じて電圧制御発振部から出力される周波数信号を分周し、分周された周波数信号である正弦波信号をディジタル化し、ディジタル化された周波数信号に対して、ディジタル信号である検波用の周波数信号による直交検波を行って、両周波数信号の周波数差に相当する周波数で回転する回転ベクトルを複素表示したときの実数部分及び虚数部分を回転ベクトル取り出し手段にて取り出し、ベクトル取り出し手段にて取り出された回転ベクトルに対して、設定周波数に応じて粗刻みに決められた周波数で逆回転する逆回転ベクトルを乗算して前記ベクトルの速度を減速し、減速されたベクトルについて一のサンプリング時間にて得られた位相と次のサンプリング時間にて得られた位相との位相差を当該ベクトルの速度と擬制して第１の位相差検出部にて検出し、
   設定周波数に応じて粗刻みに決められた周波数と設定周波数との差分の周波数で回転するベクトルの速度に対応するサンプリング間隔の位相差と、前記第１の位相差検出部にて検出された位相差と、の差分であるベクトル同士の速度差を取り出して積分し、その積分値を第１のディジタル／アナログ変換部を介して制御電圧として電圧制御発振部に供給し、こうしてＰＬＬループが形成された周波数シンセサイザにおいて、
   前記逆回転ベクトルにて減速された回転ベクトルを一のサンプリング時間にて得られた位相と次のサンプリング時間にて得られた位相との位相差を求めるディジタル回路からなる第２の位相差検出部と、
   この第２の位相差検出部にて得られた位相差を積分した積分値をディジタル／アナログ変換して前記電圧制御発振部に周波数引き込み用の制御電圧として供給するための第２のディジタル／アナログ変換部と、
   周波数シンセサイザの立ち上げ時に前記第２の位相差検出部の出力を前記第２のディジタル／アナログ変換部に供給し、前記第１のディジタル／アナログ変換部の出力が予め定めたしきい値を越えたときに、前記前記第２の位相差検出部の出力を前記第２のディジタル／アナログ変換部の入力側から切り離す手段と、
   この切り離しが行われたときに、前記前記第２の位相差検出部の消費電力を小さくするための手段と、を備えたことを特徴とする周波数シンセサイザ。
2. 前記消費電力を小さくするための手段は、前記第２の位相差検出部に、減速されたベクトルについての位相を示す信号に替えて、論理「０」の信号を入力することを特徴とする請求項１に記載の周波数シンセサイザ。
3. 前記第２の位相差検出部は、クロック信号に同期して動作し、前記消費電力を小さくするための手段は、当該第２の位相差検出部へのクロック信号の入力を停止するものであることを特徴とする請求項１に記載の周波数シンセサイザ。

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