JP2010056487A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】パワー動作時における電流コラプス現象の抑制を両立することが可能な半導体装置を提供する。
【解決手段】第１導電型の半導体基体から成るドレイン領域１１と、このドレイン領域１１上に形成された少なくとも２層以上の第１導電型半導体領域から成るドリフト領域１７を備える半導体装置を構成する。この半導体装置では、ドリフト領域１７を形成する第１導電型半導体領域において、ゲート長方向、ゲート幅方向及び深さ方向において、ドリフト領域１７と交互に形成され、ゲート幅方向、且つ、深さ方向に電気的に接続されている島状の第２導電型半導体領域２１，２２，２３が形成されている。
【選択図】図１

Description

本発明は、スーパージャンクション構造を有する半導体装置及び半導体装置の製造方法に係わる。

高耐圧パワーエレクトロニクスアプリケーション用途に用いられる高耐圧パワーデバイスとして、縦型ＤＭＯＳＦＥＴ（Double-diffused Metal Oxide Semiconductor Field Effect Transistor）が一般的に知られている。縦型ＤＭＯＳＦＥＴは、縦方向の第１導電型のドリフト領域の厚さ（深さ）と、不純物濃度で高耐圧を確保する。素子耐圧とオン抵抗（Ｒｏｎ）にはトレードオフの関係があり、ドリフト領域の厚さ（深さ）及び不純物濃度はＲｏｎにも大きく依存する。従って、このトレードオフを改善することが重要となる。
素子耐圧と低Ｒｏｎを両立する縦型ＤＭＯＳＦＥＴのデバイス構造として、例えば、第１導電型のドリフト領域と、第２導電型のピラー領域とが交互に繰返し形成された、いわゆるスーパージャンクション構造と呼ばれる構造がある（例えば、特許文献１、特許文献２、特許文献３、特許文献４参照）。

図８に従来の半導体装置の例として、スーパージャンクション構造を有する縦型ＤＭＯＳＦＥＴの断面構造図を示す。

不純物濃度の高い第１導電型（ｎ^＋型）の半導体層からなるドレイン領域４１の主面上に、第１導電型（ｎ型）の半導体領域からなるドリフト領域４２が形成される。
ドリフト領域４２には、ドレイン領域４１の主面に対して略平行な方向に周期的に配列された第２導電型（ｐ型）のピラー領域４３が形成される。ドリフト領域４２とピラー領域４３とは、いわゆるスーパージャンクション構造を構成している。すなわち、ドリフト領域４２とピラー領域４３は、互いに隣接してｐｎ接合部を形成している。

ピラー領域４３上には、第２導電型（ｐ型）の半導体領域からなるボディ領域４４がピラー領域４３に接して形成されている。このボディ領域４４もピラー領域４３と同様に、第１導電型のドリフト領域に隣接してｐｎ接合部を形成している。
また、ドリフト領域４３及びボディ領域４４上には、ゲート絶縁膜４７が設けられている。

また、縦型ＤＭＯＳＦＥＴ構造では、ゲート絶縁膜４７上に、ボディ領域４４の一部とドリフト領域４２にまたがるようにゲート電極４８が形成される。
また、ボディ領域４４の表面には、ゲート電極４８の端部が重なる位置に第１導電型の半導体領域からなるソース領域４６が選択的に形成されている。また、ボディ領域４４の表面には、ソース領域４６に隣接して、ボディ領域４４の電位を取りだすための第２導電型の半導体領域からなる電位取り出し領域（バックゲート）４５が形成されている。

また、図示しない入力端子により、ゲート電極４８に電圧が印加されると、ゲート電極４８の直下のボディ領域４４であって、ソース領域４６とドリフト領域４２との間に、チャネル領域が形成され、電子がソース領域４６からドリフト領域４２に移動する。そして、ドリフト領域４２に移動した電子が、ドリフト領域４２からドレイン領域４１へと移動し、基板へ電流が流れる。

図８に示す構成の縦型ＤＭＯＳＦＥＴの構成では、第２導電型のピラー領域４３と第１導電型のドリフト領域４２とで、同じ不純物濃度になるように構成されている。このため、トランジスタがＯＦＦ状態でドレイン、ソース間に逆バイアスが印加された際、ピラー領域４３とドリフト領域４２とが完全空乏化され、電界分布が均一となる。
従って、図８に示す構成の半導体装置の構成では、スーパージャンクション構造を用いない場合に比べて、ドリフト領域４２の不純物濃度を高くした場合でも高耐圧を確保できる。また、ドリフト領域の不純物濃度を高くできるため、トランジスタがＯＮ状態での抵抗Ｒｏｎを低くすることが可能となる。すなわち、上述の構成の半導体装置によれば、高い素子耐圧と低い抵抗Ｒｏｎの両立を実現することができる。

図８に示すスーパージャンクション構造を有する縦型ＤＭＯＳＦＥＴについて、概略構成図を図９に示す。

図９に示す縦型ＤＭＯＳＦＥＴの構成では、ドリフト領域とピラー領域とが積層構造で形成されている。
第１導電型の半導体層から成るドレイン領域４１の主面上に、第１導電型（ｎ型）のエピタキシャル成長層５１と、エピタキシャル成長層５１の表面に形成された第２導電型（ｐ型）の半導体領域５２とから成る第１層が形成されている。そして、第１層上に第１導電型（ｎ型）のエピタキシャル成長層５３から成る第２層が形成され、この第２層のエピタキシャル成長層５３に、第１層の第２導電型半導体領域５２と接続する、第２層の第２導電型（ｐ型）の半導体領域５４が形成されている。また、第２層上に第１導電型（ｎ型）のエピタキシャル成長層５５から成る第３層が形成され、この第３層のエピタキシャル成長層５５に、第１層の第２導電型半導体領域５４と接続する、第２層の第２導電型（ｐ型）の半導体領域５６が形成されている。

上述の積層構造の縦型ＤＭＯＳＦＥＴの構成では、第１層から第３層までのエピタキシャル成長層５１，５３，５５に形成された、第２導電型の半導体領域５２，５４，５６により、第２導電型のピラー領域が形成されている。

そして、第３層上に、第１導電型（ｎ型）のエピタキシャル成長層５７からなる第４層が形成される。そして、この第４層のエピタキシャル成長層５７に、第２導電型のボディ領域４４が形成されている。ボディ領域４４は、第２導電型の半導体領域５２，５４，５６から成るピラー領域に接して形成されている。

また、ゲート電極４８が、ゲート幅方向に連続して形成されている。そして、ボディ領域４４及び第２導電型の半導体領域５２，５４，５６から成るピラー領域も、ゲート幅方向に連続して形成されている。

特開２００７−３３５８４４号公報 特開２００８−４６４３号公報 特開２００８−１６５１８号公報 特開２００８−１６５６２号公報

上述の図８，９に示す構成のスーパージャンクション構造の縦型パワーＭＯＳＦＥＴでは、上述の通り素子耐圧とＲｏｎのトレードオフ関係の改善が実現できる。しかし、ドレイン電圧が比較的高い飽和領域におけるパワー動作時においては、チャネル領域となるドリフト領域がピンチオフし、ドレイン電圧の増加と共にチャネル領域の抵抗の増加が起こる。これは、ピラー領域４３を接合ゲート、ピラー深さをゲート長、ドリフト領域４２をチャネル領域、ドリフト深さをチャネル長とした接合ゲート型ＦＥＴ（Ｊ−ＦＥＴ）効果によって起こる。
図１０は、横軸にドレイン電圧Ｖ_ｄｓ（Ｖ）を取り、縦軸に電流Ｉｄｓ（Ａ／ｍｍ）を取っている。図１０に示すように、上述の図８，９に示す構成のスーパージャンクション構造の縦型パワーＭＯＳＦＥＴでは、電流量が比較的大きい場合には、ドレイン電圧の増加と共に、チャネル抵抗が増える電流コラプス現象が顕在化してしまう。

上述した問題の解決のため、本発明においては、素子耐圧とＲｏｎとのトレードオフ関係の改善、及び、パワー動作時における電流コラプス現象の抑制を両立することが可能なスーパージャンクション縦型ＭＯＳＦＥＴ構造の半導体装置を提供するものである。

本発明の半導体装置は、第１導電型の半導体基体から成るドレイン領域と、このドレイン領域上に形成された少なくとも２層以上の第１導電型半導体領域から成るドリフト領域を備える。そして、ドリフト領域を形成する第１導電型半導体領域において、ゲート長方向、ゲート幅方向及び深さ方向において、ドリフト領域と交互に形成され、ゲート幅方向、且つ、深さ方向に電気的に接続されている島状の第２導電型半導体領域が形成されている。このドリフト領域の表面には、島状の第２導電型半導体領域とゲート長方向においてすくなとも一部が接続されている第２導電型半導体領域からなるボディ領域が形成されている。
また、ドリフト領域及びボディ領域の表面にはゲート絶縁膜が形成され、このゲート絶縁膜上にドリフト領域表面及びボディ領域の一部にまたがってゲート電極が形成されている。そして、ボディ領域には、ゲート電極の両端に第１導電型半導体領域から成るソース領域が形成され、このソース領域とボディ領域の間であって、ゲート電極直下にチャネル領域が形成される。また、ボディ領域には、第２導電型半導体領域から成るボディ領域の電位取り出し領域が形成されている。

本発明の半導体装置の製造方法は、第１導電型の半導体基体上に、第１層のエピタキシャル成長層を形成する工程と、この第１層のエピタキシャル成長層に、第１層の第２導電型の半導体領域を形成する工程とを備える。また、第１層上に、第２層のエピタキシャル成長層を形成する工程と、この第２層のエピタキシャル成長層に、第２層の第２導電型の半導体領域を形成する工程とを備える。
第２層の第２導電型の半導体領域は、第１層の第２導電型の半導体領域とゲート長方向、及び、ゲート幅方向で互い違いする位置に、選択的に第２導電型の不純物をイオン注入して熱拡散することにより形成する。そして、第１層の第２導電型の半導体領域と、ゲート幅方向に電気的に一部接続するように形成する。
さらに本発明の半導体装置の製造方法は、第２層上に第１導電型の半導体層をエピタキシャル成長させ、第３層のエピタキシャル成長層を形成する工程を備える。そして、第３層のエピタキシャル成長層表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程とを備える。また、ゲート電極をマスクにして、第３層のエピタキシャル成長層に第２導電型のボディ領域を形成する工程と、ソース領域を形成する工程とを備える。そして、ボディ領域に第２導電型の不純物をイオン注入し、ボディ電位取り出し領域を形成する工程を備える。

本発明の半導体装置、及び、本発明の半導体装置の製造方法により提供される半導体装置では、島状の第２導電型半導体領域がゲート長方向、ゲート幅方向及び深さ方向において、ドリフト領域と交互に形成される。このため、島状の第２導電型半導体領域の間に第１導電型半導体領域から成るドリフト領域が形成される。このような構成により、島状の第２導電型半導体領域の間に形成されたドリフト領域において、キャリアがゲート長方向、ゲート幅方向及び深さ方向に移動することが可能になる。また、島状の第２導電型半導体領域が、ゲート長方向、ゲート幅方向及び深さ方向に空乏層が均等に広がって完全空乏化する。このため、従来のスーパージャンクション縦型ＭＯＳＦＥＴ構造に比べ、効果的に電界緩和ができる。
また、島状の第２導電型半導体領域毎に空乏層が広がっていくため、電界集中を抑制することができる。このため、従来のピラー状のスーパージャンクション構造に比べ、ドリフト領域の深さを浅くすることができる。
また、トランジスタがＯＮ状態の場合、ゲート長方向、ゲート幅方向及び深さ方向における上下方向の島状の第２導電型半導体領域の間に３次元状に形成されたドリフト領域を電流が流れるため、またドリフト領域深さを浅くできる効果を有する。このため、上述のＪ−ＦＥＴ効果を抑制し、パワー動作時における電流コラプス現象を抑制するこができる。

本発明によれば、素子耐圧とＲｏｎのトレードオフ関係の改善、及び、パワー動作時における電流コラプス現象の抑制を両立することが可能なスーパージャンクション縦型ＭＯＳＦＥＴ構造の半導体装置を提供することができる。

以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
本実施の形態は、以下の順序で説明する。
１．半導体装置の実施の形態
２．実施の形態の半導体装置の製造方法

〈１．半導体装置の実施の形態〉
以下本発明の半導体装置の具体的な実施の形態について説明する。
図１に、本実施の形態の半導体装置として、縦型ＤＭＯＳＦＥＴ（Double-diffused Metal Oxide Semiconductor Field Effect Transistor）の概略構成図を示す。
本実施の形態の半導体装置は、縦型ＤＭＯＳＦＥＴのデバイス構造として、第１導電型、例えばｎ型のドリフト領域と、第２導電型、例えばｐ型の半導体領域が交互に繰返し形成された、いわゆるスーパージャンクション構造と呼ばれる構造である。この構造の半導体装置によれば、素子耐圧と低Ｒｏｎを両立することができる。

本実施の形態の半導体装置では、第１導電型（ｎ型）の半導体領域と第２導電型（ｐ型）の半導体領域とから構成される第１層から第４層により、半導体基体上に積層構造が形成されている。

不純物濃度の高い第１導電型（ｎ^＋型）の半導体基体からなるドレイン領域１１の主面上に、第１導電型（ｎ型）の半導体領域１２と、第１導電型の半導体領域１２に形成された島状の第２導電型（ｐ型）の半導体領域２１とから成る第１層が形成されている。
第１層の第１導電型の半導体領域１２は、例えば、第１導電型の不純物、例えばリン（Ｐ）をドープしながら半導体層をエピタキシャル成長させた、エピタキシャル成長層から成る。そして、この第１導電型の半導体領域１２に形成されている島状の第２導電型の半導体領域２１は、第１導電型の半導体領域１２の表面に形成され、ドレイン領域１１には接続していない。また、島状の第２導電型の半導体領域２１は、半導体装置のゲート長方向、及び、ゲート幅方向において互いに分離した島状に形成されている。

また、第１層上には、第１導電型（ｎ型）の半導体領域１３と、島状の第２導電型（ｐ型）の半導体領域２２とから成る第２層が形成されている。
第２層の第１導電型の半導体領域１３は、例えば、第１層の第１導電型の半導体領域１２と同様に、第１導電型の不純物、例えばリン（Ｐ）をドープしながら半導体層をエピタキシャル成長させた、エピタキシャル成長層から成る。そして、この第１導電型の半導体領域１３に形成されている島状の第２導電型の半導体領域２２は、半導体装置のゲート長方向、及び、ゲート幅方向において互いに分離した島状に形成されている。また、第１層の第２導電型の半導体領域２１上に、ゲート幅方向において一部が重なるように第２導電型の半導体領域２２を形成することにより、第２導電型の半導体領域２１と第２導電型の半導体領域２２とが電気的に接続している。また、この電気的に接続する部分を除いて、第１層の第２導電型の半導体領域２１上には、第２層の第２導電型の半導体領域２２が形成されていない。つまり、電気的に接続する部分以外の第２層の島状の第２導電型半導体領域２２は、第１層において、ゲート幅方向の島状の第２導電型の半導体領域２１同士の間に形成されている第１導電型の半導体領域１２の上に形成されている。

また、第２層上には、第１導電型（ｎ型）の半導体領域１４と、島状の第２導電型（ｐ型）の半導体領域２３とから成る第３層が形成されている。
第３層の第１導電型の半導体領域１４は、例えば第１層及び第２層と同様に、第１導電型の不純物、例えばリン（Ｐ）をドープしながら半導体層をエピタキシャル成長させた、エピタキシャル成長層から成る。そして、この第１導電型の半導体領域１４に形成されている島状の第２導電型の半導体領域２３は、半導体装置のゲート長方向、及び、ゲート幅方向において互いに分離した島状に形成されている。また、第３層の第２導電型の半導体領域２３は、第１層の第２導電型の半導体領域２１の上方に同じ位置で形成されている。つまり、第３層の島状の第２導電型半導体領域２３は、第２層の第２導電型の半導体領域２２とゲート幅方向において一部が電気的に接続する構成である。また、電気的に接続する一部を除く第３層の島状の第２導電型半導体領域２３は、第２層において、ゲート幅方向の島状の第２導電型の半導体領域２２同士の間に形成されている第１導電型の半導体領域１３の上に形成されている。
このため、第２層の第２導電型の半導体領域２２上に、ゲート幅方向において一部が重なるように第２導電型の半導体領域２３が形成され、第２導電型の半導体領域２２と第２導電型の半導体領域２３とが電気的に接続される構成となる。
従って、第１層から第３層までの第２導電型の半導体領域２１，２２，２３は、電気的に接続された構成となる。

また、第３層上には、第１導電型（ｎ型）の半導体領域１５と、第２導電型（ｐ型）の半導体領域から成るボディ領域２４が形成され、第１導電型（ｎ型）の半導体領域１５とボディ領域２４からなる第４層が形成されている。
第４層の第１導電型の半導体領域１５は、例えば第１層から第３層と同様に、第１導電型の不純物、例えばリン（Ｐ）をドープしながら半導体層をエピタキシャル成長させた、エピタキシャル成長層から成る。
第１導電型の半導体領域１５に形成されているボディ領域２４は、ゲート幅方向において、第３層の第２導電型の半導体領域２３上に連続して形成された、第２導電型の半導体領域から構成されている。このため、ボディ領域２４は、第３層の第２導電型の半導体領域２４に電気的に接続されている。

第１層から第４層の第１導電型の半導体領域１２，１３，１４，１５は、縦型ＤＭＯＳＦＥＴのデバイス構造のドリフト領域１７を形成する。また、第１層から第３層の第２導電型の半導体領域２１，２２，２３は、ドレイン領域１１の主面に対し、ゲート幅方向において略平行に周期的に配列されている。
このため、第１導電型の半導体領域１２，１３，１４，１５から成るドリフト領域１７と、第２導電型の半導体領域２１，２２，２３とは、互いに隣接してｐｎ接合部を形成している。
また、第２導電型の半導体領域２１，２２，２３上に形成されたボディ領域２４も、第２導電型の半導体領域２１，２２，２３と同様に、第１導電型のドリフト領域１７に隣接してｐｎ接合部を形成している。

ドリフト領域１７及びボディ領域２４上には、ゲート絶縁膜３１が形成されている。
そして、ゲート絶縁膜３１上に、ボディ領域２４の一部とドリフト領域１７にまたがるように、ゲート電極３２が形成されている。また、ゲート電極３２は、ボディ領域２４と同様に、ゲート幅方向において連続して形成されている。

また、ボディ領域２４の表面には、ゲート電極３２の端部が重なる位置に第１導電型（ｎ型）の半導体領域からなるソース領域１６が選択的に形成されている。また、ボディ領域２４の表面には、ソース領域１６に隣接して、ボディ領域２４の電位を取りだすための第２導電型（ｐ型）の半導体領域からなる電位取り出し領域（バックゲート）２５が形成されている。
ソース領域１６及び電位取り出し領域（バックゲート）２５は、ボディ領域２４に合わせてゲート幅方向に連続して形成されている。

本実施の形態の縦型ＤＭＯＳＦＥＴでは、ゲート３２と重なる位置にあたるボディ領域２４にチャネル領域が形成される。つまり、ゲート３２下のソース１６とドリフト領域１７との間がチャネル領域となる。

本実施の形態の縦型ＤＭＯＳＦＥＴでは、ドリフト領域１７上にゲート電極３２が形成された後、イオン注入により第２導電型のボディ領域２４が形成される。つまり、第２導電型のボディ部２４は、ドリフト領域１７上に形成したゲート電極３２をマスクにして、ドリフト領域１７に第２導電型の不純物、例えばボロン（Ｂ）をイオン注入し、不純物を熱拡散することにより形成される。このとき、イオン注入した不純物の拡散によりゲート電極３２の下方までボディ領域２４が広がることにより、ゲート電極下方まで延在されて形成される。

また、第１層から第３層において、エピタキシャル成長された第１導電型の半導体領域に、選択的に第２導電型の不純物、例えばボロン（Ｂ）をイオン注入して島状の不純物領域が形成される。そして、島状の不純物領域を熱拡散することにより、第２導電型半導体領域２１，２２，２３が形成される。
このとき、第２導電型の不純物のイオン注入により形成された島状の不純物量領域は、各層で互いに独立し、各層の不純物量領域は接続していない。そして、島状の不純物量領域を熱拡散させ、不純物領域の横方向拡散を利用することにより、島状の第２導電型半導体領域２１，２２，２３のそれぞれの端部にて電気的に接続される。

また、本実施の形態の半導体装置では、図示しない入力端子により、ゲート電極３２に電圧が印加されると、ゲート電極３２の直下のボディ領域２４であって、ソース領域１６とドリフト領域１７との間に、チャネル領域が形成される。そして、電子がソース領域１６からチャネル領域を通ってドリフト領域１７に移動する。ドリフト領域１７に移動した電子が、ドリフト領域１７からドレイン領域１１へと移動し、基板へ電流が流れる。

図１に示す構成の縦型ＤＭＯＳＦＥＴの構成では、第１層から第３層に形成されている島状の第２導電型半導体領域２１，２２，２３が、各層毎にゲート幅方向に互い違いに形成されている。このため、島状の第２導電型半導体領域２１，２２，２３の間には、第１導電型半導体領域１２，１３，１４，１５から成るドリフト領域１７が形成されている。
従来のスーパージャンクション縦型ＭＯＳＦＥＴの半導体装置では、トランジスタがＯＦＦ時に逆バイアスが印加された際、ピラー領域の空乏層がドリフト領域まで広がり、ドリフト領域内において電子の流れる領域が減少して抵抗が増加していた。
しかし、本実施の形態の縦型ＤＭＯＳＦＥＴの構成によれば、島状の第２導電型半導体領域２１，２２，２３の間に形成された、ドリフト領域１７において、キャリアがゲート長方向、ゲート幅方向及び深さ方向に移動することが可能になる。

また、島状の第２導電型半導体領域２１，２２，２３は、ゲート長方向、ゲート幅方向及び深さ方向において、上下方向へ島状に均等に空乏層が広がって完全空乏化される。このため、本実施の形態の縦型ＤＭＯＳＦＥＴの構成によれば、従来のスーパージャンクション縦型ＭＯＳＦＥＴ構造に比べ、効果的な電界緩和が可能となる。
また、島状の第２導電型半導体領域毎に空乏層が広がっていくため、電界集中を抑制することができるため、従来のピラー状のスーパージャンクション構造に比べ、ドリフト領域の深さを浅くすることができる。

また、上述の縦型ＤＭＯＳＦＥＴの構成によれば、トランジスタがＯＮ状態の場合、ゲート長方向、ゲート幅方向及び深さ方向における上下方向の島状の第２導電型半導体領域２１，２２，２３の間に３次元状に形成されたドリフト領域１７を電流が流れる。また、ドリフト領域１７の深さを浅くできることにより、従来のスーパージャンクション縦型ＭＯＳＦＥＴ構造において発生していた、上述の接合ゲート型ＦＥＴ（Ｊ−ＦＥＴ）効果を抑制することができる。このため、本実施の形態の縦型ＤＭＯＳＦＥＴの構成によれば、パワー動作時における電流コラプス現象を抑制するこができる。

また、図１に示す縦型ＤＭＯＳＦＥＴの構成では、第２導電型の半導体領域２１，２２，２３と、第１導電型のドリフト領域１７とが、同じ不純物濃度になるように構成されている。このため、トランジスタがＯＦＦ状態でドレイン、ソース間に逆バイアスが印加された際、第２導電型の半導体領域２１，２２，２３とドリフト領域１２とが完全空乏化され、電界分布が均一となる。
従って、図１に示す縦型ＤＭＯＳＦＥＴの構成では、スーパージャンクション構造を用いない場合に比べて、ドリフト領域１７の不純物濃度を高くした場合でも高耐圧を確保できる。また、ドリフト領域の不純物濃度を高くできるため、トランジスタがＯＮ状態での抵抗Ｒｏｎを低くすることが可能となる。すなわち、高い素子耐圧と低い抵抗Ｒｏｎの両立を実現することができる。

〈２．実施の形態の半導体装置の製造方法〉
次に、図１に示す構成の半導体装置の製造方法の一例について図面を用いて詳細に説明する。なお、以下の説明において図１と同一の構成には同一の符号を付して、詳細な説明は省略する。

まず、図２に示すように、不純物濃度が高い第１導電型（ｎ^＋型）の半導体基体からなるドレイン領域１１の主面側に、第１導電型（ｎ型）の半導体領域１２と、島状の第２導電型（ｐ型）の半導体領域２１とから成る第１層を形成する。
第１層では、ドレイン領域１１上に第１導電型の不純物、例えばリン（Ｐ）をドープしながら半導体層をエピタキシャル成長させ、第１導電型のエピタキシャル成長層を形成する。そして、第１導電型のエピタキシャル成長層に、第２導電型の不純物、例えばボロン（Ｂ）を選択的にイオン注入して、島状の第２導電型の不純物領域を形成する。そして、第２導電型の不純物領域を熱拡散することにより、半導体装置のゲート長方向、及び、ゲート幅方向において互いに分離した島状の第２導電型の半導体領域２１を形成する。このとき、第２導電型の半導体領域２１を形成した領域以外の第１導電型のエピタキシャル成長層が、第１導電型の半導体領域１２となる。このため、島状の第２導電型半導体領域２１は、第１導電型の半導体領域１２に周囲を囲まれている。
また、この島状に形成する第２導電型の半導体領域２１は、第１導電型のエピタキシャル成長層の表面に形成し、ドレイン領域１１には接続しない深さで形成する。

次に、図３に示すように、第１層上に、第１導電型（ｎ型）の半導体領域１３と、島状の第２導電型（ｐ型）の半導体領域２２とから成る第２層を形成する。
第２層では、第１層上に第１導電型の不純物、例えばリン（Ｐ）をドープしながら半導体層をエピタキシャル成長させ、第１導電型のエピタキシャル成長層を形成する。そして、第１導電型のエピタキシャル成長層に、第２導電型の不純物、例えばボロン（Ｂ）を選択的にイオン注入して、島状の第２導電型の不純物領域を形成する。
このとき、第２層の島状の第２導電型の不純物領域を、半導体装置のゲート長方向、及び、ゲート幅方向において、それぞれ不連続に形成する。また、第１層に形成した島状の第２導電型の半導体領域２１と、ゲート幅方向で互い違いなるように形成する。つまり、第１層において、ゲート幅方向の島状の第２導電型の半導体領域２１同士の間に形成されている第１導電型の半導体領域１２の上に、第２層の島状の第２導電型の不純物領域を形成する。

そして、第２導電型の不純物領域を熱拡散することにより、半導体装置のゲート長方向、及び、ゲート幅方向において互いに分離した島状の第２導電型の半導体領域２２を形成する。この熱拡散により、不純物領域が横方向に拡散する。この不純物領域の横方向に拡散した部分が、第２層の第２導電型の半導体領域２２において、第１層の第２導電型の半導体領域２１と電気的に接続する部分となる。
このとき、第２導電型の半導体領域２２を形成した領域以外の第１導電型のエピタキシャル成長層が、第１導電型の半導体領域１３となる。このため、島状の第２導電型半導体領域２２は、第１導電型の半導体領域１３に周囲を囲まれている。

次に、図４に示すように、第２層上に、第１導電型（ｎ型）の半導体領域１４と、島状の第２導電型（ｐ型）の半導体領域２３とから成る第３層を形成する。
第３層では、第２層上に第１導電型の不純物、例えばリン（Ｐ）をドープしながら半導体層をエピタキシャル成長させ、第１導電型のエピタキシャル成長層を形成する。そして、第１導電型のエピタキシャル成長層に、第２導電型の不純物、例えばボロン（Ｂ）を選択的にイオン注入して、島状の第２導電型の不純物領域を形成する。
このとき、第３層の島状の第２導電型の不純物領域を、半導体装置のゲート長方向、及び、ゲート幅方向において、それぞれ不連続に形成する。また、第２層に形成した島状の第２導電型の半導体領域２２と、ゲート幅方向で互い違いなるように形成する。つまり、第２層において、ゲート幅方向の島状の第２導電型の半導体領域２２同士の間に形成されている第１導電型の半導体領域１３の上に、第３層の島状の第２導電型の不純物領域を形成する。この第３層の島状の第２導電型の不純物領域は、第１層の第２導電型の半導体領域２１の上方に同じ位置に形成する。

そして、第２導電型の不純物領域を熱拡散することにより、半導体装置のゲート長方向、及び、ゲート幅方向において互いに分離した島状の第２導電型の半導体領域２３を形成する。この熱拡散により、不純物領域が横方向に拡散する。この不純物領域の横方向に拡散した部分が、第３層の第２導電型の半導体領域２３において、第２層の第２導電型の半導体領域２２と電気的に接続する部分となる。従って、第１層から第３層までの第２導電型の半導体領域２１，２２，２３を、電気的に接続する構成とすることができる。
このとき、第２導電型の半導体領域２３を形成した領域以外の第１導電型のエピタキシャル成長層が、第１導電型の半導体領域１４となる。このため、島状の第２導電型半導体領域２３は、第１導電型の半導体領域１４に周囲を囲まれている。

次に、図５に示すように、第３層上に、第１導電型（ｎ型）の半導体層をエピタキシャル成長させて、第４層のエピタキシャル成長層１８を形成する。そして、エピタキシャル成長層１８の表面にゲート絶縁膜３１を形成する。さらに、ゲート絶縁膜３１上にゲート電極３２を形成する。
ゲート電極３２は、第３層における、ゲート長方向の２つの第２導電型の半導体領域２３にまたがるように、第２導電型の半導体領域２３同士の間に形成された第１導電型の半導体領域１４上に形成する。また、ゲート電極３２を、ゲート幅方向の第３層の複数の島状の第２導電型の半導体領域２３の上に連続して形成する。

次に、ゲート電極３２をマスクにして、第４層のエピタキシャル成長層１８に第２導電型の不純物、例えばボロン（Ｂ）をイオン注入して熱拡散する。
この工程により、図６に示すように、第４層のエピタキシャル成長層に第２導電型のボディ領域２４を形成する。また、第２導電型のボディ領域２４を形成した領域以外の第４層のエピタキシャル成長層が、第１導電型の半導体領域１５となる。

このとき、第２導電型のボディ領域２４は、イオン注入した不純物の熱拡散により、ゲート電極３２の下部まで不純物が横方向に拡散する。このため、ゲート電極３２の下方まで延在するボディ領域２４を形成することができる。そして、この熱拡散により、ゲート電極３２の下部に延在する部分のボディ領域２４に、チャネル領域を形成することができる。
また、ボディ領域２４は、第３層の第２導電型の半導体領域２３上に形成するため、第３層の第２導電型の半導体領域２３と接続される。

また、上述の工程により、第１層から第４層の第１導電型の半導体領域１２，１３，１４，１５を深さ方向に連続して形成することができ、第１導電型の半導体領域１２，１３，１４，１５からなるドレイン領域１７を形成することができる。
そして、第１導電型の半導体領域１２，１３，１４，１５から成るドリフト領域１７と、第２導電型の半導体領域２１，２２，２３とを、互いに隣接させてｐｎ接合部を形成することができる。さらに、第２導電型の半導体領域２１，２２，２３上形成されたボディ領域２４も、第２導電型の半導体領域２１，２２，２３と同様に、第１導電型のドリフト領域１７に隣接させてｐｎ接合部を形成することができる。

次に、ゲート電極３２をマスクにして第１導電型の不純物、例えばリン（Ｐ）をボディ領域２４の所定の位置にイオン注入して熱拡散を行う。この工程により、ボディ領域２４にソース領域１６を形成することができる。
さらに、ボディ領域２４に、第２導電型の不純物、例えばボロン（Ｂ）をイオン注入し、ボディ領域２４の電位を取りだすための第２導電型の半導体領域からなる電位取り出し領域（バックゲート）２５を形成する。

上述の製造方法において、ボディ領域２４を形成するための第２導電型の不純物をイオン注入する工程では、ゲート電極３２をマスクにして、不純物をイオン注入することにより、自己整合的に形成することができる。また、同様に、ボディ領域２４にソース領域１６を形成するために第１導電型の不純物をイオン注入する工程では、ゲート電極３２をマスクにして、不純物をイオン注入することにより、自己整合的に形成することができる。このため、マスクの位置合わせの精度が低い場合にも、ゲート電極３２をマスクとしている部分のイオン注入を精度よく行うことができる。

以上の工程により、第１導電型のドリフト領域１７と、第２導電型の半導体領域２１，２２，２３とが交互に繰返し形成された、スーパージャンクション構造を形成することができる。そして、図７に示す本実施の形態の縦型ＤＭＯＳＦＥＴ構造を有する半導体装置を製造することができる。

上述の実施の形態では、エピタキシャル成長層からなる積層構造を４層で構成したが、本発明の半導体装置においては、エピ層の積層構造は、上述とは異なる層数であってもよい。その場合においても、積層構造の第１導電型の半導体層における各層の島状の第１導電型半導体領域が、ゲート長方向、及び、ゲート幅方向において互いに分離した島状に形成されていればよい。

なお、上述の半導体装置の実施の形態では、第１導電型、例えばｎ型のエピタキシャル成長層からなるドリフト領域に、第１導電型、例えばｐ型のボディ領域を形成しているが、ｎ型とｐ型とを逆導電型としてもよい。

なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。

本発明の実施の形態の半導体装置の構成を説明するための図である。 本発明の実施の形態の半導体装置の製造方法を説明するための図である。 本発明の実施の形態の半導体装置の製造方法を説明するための図である。 本発明の実施の形態の半導体装置の製造方法を説明するための図である。 本発明の実施の形態の半導体装置の製造方法を説明するための図である。 本発明の実施の形態の半導体装置の製造方法を説明するための図である。 本発明の実施の形態の半導体装置の製造方法を説明するための図である。 従来の半導体装置の構成を説明するための図である。 従来の半導体装置の構成を説明するための図である。 従来の半導体装置における電流コラプス現象を説明するための図である。

符号の説明

１１，４１ ドレイン領域、１２，１３，１４，１５ 第１導電型の半導体領域、１６，４６ ソース領域、１７，４２ ドリフト領域、１８ エピタキシャル成長層、２１，２２，２３ 第２導電型の半導体領域、２４，４４ ボディ領域、２５，４５ 電位取り出し領域（バックゲート）、３１，４７ ゲート絶縁膜、３２，４８ ゲート電極、４３ ピラー領域

Claims (4)

1. 第１導電型の半導体基体から成るドレイン領域と、
   前記ドレイン領域上に形成された少なくとも２層以上の第１導電型半導体領域から成るドリフト領域と、
   前記第１導電型半導体領域において、ゲート長方向、ゲート幅方向及び深さ方向において、前記ドリフト領域と交互に形成され、ゲート幅方向、且つ、深さ方向に電気的に接続されている島状の第２導電型半導体領域と、
   前記ドリフト領域の表面に形成され、前記島状の第２導電型半導体領域とゲート長方向においてすくなとも一部が接続されている第２導電型半導体領域からなるボディ領域と、
   前記ドリフト領域及び前記ボディ領域の表面に形成されたゲート絶縁膜と、
   前記ドリフト領域表面及び前記ボディ領域の一部にまたがって、前記ゲート絶縁膜上に形成されたゲート電極と、
   前記ゲート電極の両端において前記ボディ領域に形成された第１導電型半導体領域から成るソース領域と、
   前記ソース領域と前記ボディ領域の間であって、前記ゲート電極直下に形成されるチャネル領域と、
   前記ボディ領域に形成されている第２導電型半導体領域から成る前記ボディ領域の電位取り出し領域と
   を備える半導体装置。
2. 前記ゲート電極が、ゲート幅方向において前記ドリフト領域と前記ボディ領域の表面に連続して形成されている請求項１に記載の半導体装置。
3. 前記ボディ領域が、ゲート幅方向において前記ドリフト領域の表面に連続して形成されている請求項２に記載の半導体装置。
4. 第１導電型の半導体基体上に、第１導電型の半導体層をエピタキシャル成長させ、第１層のエピタキシャル成長層を形成する工程と、
   前記第１層のエピタキシャル成長層に、第２導電型の不純物をイオン注入して熱拡散することにより、第１層の第２導電型の半導体領域を形成する工程と、
   前記第１層の前記エピタキシャル成長層上に、第１導電型の半導体層をエピタキシャル成長させ、第２層のエピタキシャル成長層を形成する工程と、
   前記第２層のエピタキシャル成長層に、前記第１層の前記第２導電型の半導体領域とゲート長方向、及び、ゲート幅方向で互い違いする位置に、選択的に第２導電型の不純物をイオン注入して熱拡散することにより、前記第１層の前記第２導電型の半導体領域と、ゲート幅方向に電気的に一部接続する第２層の第２導電型の半導体領域を形成する工程と、
   前記第２層の前記エピタキシャル成長層上に第１導電型の半導体層をエピタキシャル成長させ、第３層のエピタキシャル成長層を形成する工程と、
   前記第３層のエピタキシャル成長層表面にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ゲート電極をマスクにして、前記第３層のエピタキシャル成長層に第２導電型の不純物をイオン注入して熱拡散することにより第２導電型のボディ領域を形成する工程と、
   前記ゲート電極をマスクにして前記ボディ領域に第１導電型の不純物をイオン注入してソース領域を形成する工程と、
   前記ボディ領域に第２導電型の不純物をイオン注入し、ボディ電位取り出し領域を形成する工程と
   を有することを特徴とする半導体装置の製造方法。

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