JP2010054989A - 階調制御方法および表示装置 - Google Patents

Abstract

【課題】複雑な階調制御を可能とするためにサブフレームの分割数を増やしても、データのセット時間の増加を抑制することができる表示装置の階調制御方法を提供する。
【解決手段】１フレームを複数のサブフレームに分割し、分割した各サブフレー内の発光時間の和に基づいて画素の点灯時間を制御し、上記画素の階調を表現する表示装置の階調制御方法であって、上記フレームは、ｍ（ｍは正の整数）ビットのデータがセットされるサブフレームがｎ（ｎは正の整数）個（例えば、ＳＦ１′〜ＳＦ４′）と、ｐ（ｐはｍよりも小さい整数）ビットのデータがセットされるサブフレーム（例えば、ＳＦ５′）とに分割されている。
【選択図】図１

Description

この発明は、例えばＬＥＤ発光素子やＥＬ（electroluminescence）素子等の表示素子
がマトリックス状に配置された表示装置に関し、特に、ＰＷＭ（パルス幅変調）により画素である表示素子の発光時間を制御して階調を制御する階調制御方法に関する。

ピクセル（画素）の発光時間を制御して階調を制御する時分割駆動方法では、一つのフレームを多数のサブフレームに分割して階調を表示する。
このような時分割駆動方法は、各サブフレームのそれぞれの期間の間にデジタルデータ信号に従ってピクセルを発光時間と非発光時間とに分けて、一つのフレーム期間内に各ピクセルの階調を表現する。
図１２は、例えば特開２００５−３１６３８２号公報（特許文献１）の図２と同一の図であり、一般的なＥＬ表示装置の時分割駆動によるデータのタイミングを示す図である。
図１２に示した従来の時分割駆動方法では、デジタルデータ信号の階調表現のために、各フレームをデジタルデータ信号の各ビットに対応する多数のサブフレーム（ＳＦ）に分ける。
この時、図１２では、１２ビットのデジタルデータ信号を２５６個の階調を表現して、１２ビットのデジタルデータ信号に対応するように、一つのフレームを１２個のサブフレーム（ＳＦ１〜ＳＦ１２）に分ける。
１２個のサブフレーム（ＳＦ１〜ＳＦ１２）のうち、第１サブフレーム（ＳＦ１）は、デジタルデータ信号の最上位ビットに対応する。

１２個のサブフレーム（ＳＦ１〜ＳＦ１２）のそれぞれは、発光時間（ＬＴ１〜ＬＴ１２）と非発光時間（ＵＴ１〜ＵＴ１２）とに分けられる。
この時、各サブフレーム（ＳＦ１〜ＳＦ１２）の発光時間（ＬＴ１〜ＬＴ１２）は、１２ビットのデジタルデータ信号を２８（２５６）個の階調を表現するために、１：２：４：８：１６：３２・・・で表される二進コードや１：２：４：６：１０：１４：１９・・・のように非二進コードのいずれかを使うことができる。
各サブフレーム（ＳＦ１〜ＳＦ１２）の期間の間にＥＬ表示装置は、全体ピクセルを垂直方向、例えば、ＥＬパネルの上部から下部方向に順次スキャンして発光する。
これによって、各サブフレーム（ＳＦ１〜ＳＦ１２）の期間の発光時間（ＬＴ１〜ＬＴ１２）は、各サブフレーム（ＳＦ１〜ＳＦ１２）内で図１２に示されたように、斜線に沿って形成される。
このような、一つのフレームの各サブフレーム（ＳＦ１〜ＳＦ１２）内の発光時間（ＬＴ１〜ＬＴ１２）を全部合わせて所望の画像の階調を表現することができる。
なお、図１２の例では、１フレームが発光／非発光の２状態しか有さない（即ち、階調を有さない）複数のサブフレームで構成されている場合を示しているが、各サブフレームは、発光／非発光の２状態だけでなく、階調を有している構成であってもよい。
特開２００５−３１６３８２号公報（図２）

上述したような従来の時分割駆動による階調制御方法では、階調数を増やして所望階調を表現するためには、１つのフレームを多数のサブフレームに分割しなければならないが、暗い階調部分も含めて、分割した多数のサブフレームの各ビット全てにデータをセット（設定）しなければ表示装置のドライバ（ドライバＩＣ）を駆動することはできない。
例えば、ドライバＩＣの出力数を１６、階調数を１２とすると、１６×１２ビット分の
データをセットしないとドライバＩＣは動作しない。
１つのフレームを多数のサブフレームに分割し、分割した多数のサブフレームの各ビット全てにデータをセットして表示することによって表示品質の良い階調制御を行うことができる。
しかし、これらのサブフレームに対して、一斉にデータのセットをすることはできず、順次データセットする必要があり、サブフレーム数の増加に応じてデータのセット時間が増加する。

実際の表示装置には複数のドライバＩＣがカスケードに接続されているので、これら全てのドライバＩＣに対しても１６×１２ビット分のデータをセットしてやらないとパネルとして表示できない。
近年は、階調数の競争が激しく、階調数を増やすほどデータセット数が増え、データセットに時間を要する。
表示品質・機能を良くするために複雑な階調制御をしたいと考えても、データをセットする時間が長いほど複雑な階調制御をするための時間がなくなってしまう。
また、ドライバＩＣを多数カスケード接続した場合、多出力分のデータをセットしなければならず、決められた点灯時間よりもデータのセット時間が長くなってしまい、従来の方法では破綻してしまう。
データのセット回数・セット時間が増加すると、実際に点灯できる時間が少なくなってしまう。

この発明はこのような問題点を解決するためになされたものであり、複雑な階調制御を可能とするためにサブフレーム分割数を増やしても、データのセット時間の増加を抑制することができる表示装置の階調制御方法を提供することを目的とする。

この発明に係る階調制御方法は、フレームを複数のサブフレームに分割し、分割した各サブフレーム内の発光時間の和に基づいて対応する画素の点灯時間を制御し、上記画素の階調を表現する表示装置の階調制御方法であって、上記フレームは、ｍ（ｍは正の整数）ビットのデータがセットされるサブフレームがｎ（ｎは正の整数）個と、ｐ（ｐはｍよりも小さい正の整数）ビットのデータがセットされるサブフレームとに分割されているものである。

本発明によれば、複雑な階調制御を可能とするために、サブフレーム分割数を増やしても、データのセット時間の増加を抑制することができる。

以下、図面に基づいて、本発明の一実施の形態例について設類する。
実施の形態１．
図１は、実施の形態１による階調制御方法におけるサブレーム分割方法の基本的な概念を、ドライバＩＣの１出力（１ピン）について説明するための図である。
図１（ａ）は、従来のサブフレーム分割の例を示しており、図１（ｂ）は本発明によるサブフレーム分割の例を示している。
従来であれば、例えば、図１（ａ）に示すように、１フレームを１２ビットの４のサブフレーム（ＳＦ１〜ＳＦ４）に分割していたが、本実施の形態では、図１（ｂ）に示すように、１フレームを１０ビットの４つのサブフレーム（ＳＦ１′〜ＳＦ４′）に分割し、更に、１フレーム１２ビットとの整合性を持たせるために２ビットの５番目のサブフレーム（ＳＦ５′）を設ける。
なお、これらの各サブフレームのビットには、各画素の所望する階調に応じて“１”ま
たは“０”のデータがセットされる。

従来では、例えば、１フレームを４個の１２ビットのサブフレームで階調制御していたのを、本実施の形態では、画像の明るい部分は１〜４番目の１０ビットのサブフレーム（ＳＦ１′〜ＳＦ４′）を利用して大まかな階調表現を行い、暗い部分（明るさの変化が目立つところ）は５番目の２ビットのサブフレーム（ＳＦ５′）を利用して階調表現を行う。
５番目のサブフレーム（ＳＦ５′）では、ＬＳＢ（最小量子化ビット）よりも細いＰＭＷパルスを作るのにも利用できる。
図（ａ）のように、１フレームを１２ビットの４のサブフレーム（ＳＦ１〜ＳＦ４）に分割した場合は、１フレームに対して“１２×４＝４８”ビットのデータセット（即ち、シフトレジスタを埋めるデータ数）が必要であった。

１２ビット（４０９６階調）表現を考えた場合、図１（ａ）に示した従来方法では、例えば１フレームで４０９６階調を表現するためには、各サブフレーム（ＳＦ１〜ＳＦ４）が４０９６の階調を持てばよい。
ここで、１サブフレームで１２３／４０９６の階調を表現する場合、各サブフレーム（ＳＦ１〜ＳＦ４）それぞれが１２３／４０９６の階調を表現することになる。
１フレームで表現する階調は各サブフレームの平均にあたる。
このとき、１２ビット×４＝４８ビットのデータセットが必要である。
ここで、図１（ｂ）に示した方法であると、１フレームで１２３／４０９６の階調を表現するには、ＳＦ１′〜ＳＦ４′を１０ビット、ＳＦ５′を１０ビットのうちのの２ビットのみで構成すると（ＳＦ５′は、０／１０２４〜３／１０２４まで表現できる）、ＳＦ１′〜ＳＦ４′をそれぞれ３０／１０２４で点灯させ、ＳＦ５′は３／１０２４で点灯させた場合、１フレームは３０／１０２４×４＋３／１０２４＝１２３／１０２４となる。
ここで、１フレームに占めるＳＦ５′の時間は、ＳＦ１′〜ＳＦ４′に比べて十分小さい（ここでは１／２５６）ので、４サブフレームで平均化すると、３０．７５／１０２４となる。これは、１２３／４０９６と同値である。
つまり、図１（ｂ）の方法でも１２ビット階調表現が可能であり、１０ビット×４＋２ビット＝４２ビットのデータセットで表現できることになる。
従って、本実施の形態によれば、階調制御能力（品質）を劣化させることなくデータのセット時間を減らすことができる。

図２は、本発明が適用される表示装置のドライバＩＣの構成例を示す図であり、入力される画素データ（即ち、フレームにセットされるデータ）を取り込んでパルス幅変調（ＰＷＭ）された駆動信号を形成するドライバＩＣの例を示している。
図２において、２１はシリアルデータとして入力される画素データを１水平ライン（１Ｈ）分記憶するシフトレジスタ、２２はシフトレジスタ２１に取り込まれた画素データをシリアル／パラレル変換して１水平期間の所定時間たけ保持するラッチ回路である。
２３は複数のコンパレータにより構成される比較部であり、ラッチ回路２２から入力される各画素データと階調クロック（ＰＷＭクロック）をカウントしているカウンタ２４の出力とを比較し、カウンタ２４の計数値が画像テータの値と一致するまでの期間、比較部２３の各コンパレータより信号が出力され、それぞれゲート部２５に供給される。

ゲート部２５は、カウンタ２４がクリアされ、データがラッチ回路２２にラッチされた後に、前記カウンタ２４の計数値が画像データの値と一致したとされる信号が出力されるまでの時間をパルス幅とするゲート信号を生成し、このゲート信号を出力部である高電圧バッファ部２６に供給する。
高電圧バッファ部２６は、前記ゲート信号によってスイッチング制御される複数のバッファアンプを備え、所定の電圧としてカソード電源から供給されているカソード電圧を、
このバファアンプから各カソード電極にそれぞれ供給するようにしている。
なお、このようなドライバＩＣの構成例は、例えば、特開２０００−２１４８２０号公報に示されている。
本実施の形態による上記サブフレーム分割方法は、図に示したようなドライバＩＣを用いた表示装置に適用されるものである。

以上説明したように、本実施の形態による表示装置の階調制御方法は、フレームを複数のサブフレームに分割し、分割した各サブフレー内の発光時間の和に基づいて対応する画素の点灯時間を制御し、画素の階調を表現する表示装置の階調制御方法であって、フレームは、ｍ（ｍは正の整数）ビットのデータがセットされるサブフレームがｎ（ｎは正の整数）個と、ｐ（ｐはｍよりも小さい正の整数）ビットのデータがセットされるサブフレームとに分割されている。
また、画像の明るい部分は、ｎ個のｍビットのサブフレームにセットされたデータよって階調の制御を行い、画像の暗い部分はｐビットのサブフレームにセットされたデータによって階調の制御を行う。また、ｐビットのサブフレームは、１ビットあるいは２ビットのサブフレームである。

従って、階調数を増やすためにサブフレーム数を増加しても、データセット数を減らすことが可能である。また、ｐビットのサブフレームを利用することにより、データセット数を減らしても、階調数を減らす前と同等の階調表現を行うことが可能である。
つまり、本実施の形態によれば、階調制御能力（即ち、表現階調数）を劣化させることなくデータのセット時間を減らすことができる。

実施の形態２．
前述の実施の形態１では、ドライバＩＣの１出力（１ピン）に対応する（即ち、１画素に対応する）フレームデータのサブレーム分割方法の基本的な概念について説明した。
本実施の形態では、画素（表示素子）がマトリックス状に複数個配置されて表示画面が形成されている表示装置についての具体的な階調制御方法の例について述べる。
なお、１つの画素に対する階調制御の概念は、基本的には前述の実施の形態１による階調制御方法と同じである。
図３は、実施の形態２による階調制御方法を説明するための図であり、実施の形態２における階調クロック（ＰＷＭクロック）を発生させるＰＷＭ回路の構成例を示す図である。

図３において、３１は１７ bit mclk カウンタ、３２はてい倍／分周回路、３３はセレクタ部、３４はラッチ信号により１６bit data Ｑをラッチするラッチ回路部、３５はコ
ンパレータ部、３６は出力部（３２bit出力部）である。
また、図３において、“ＬＡＴ”はラッチ信号であり、セレクタ部３３の各セレクタにより選択された１６ビット長のデータを立ち上がりエッジで１６ bit data Ｑ０〜Ｑ３１に保持する。
同時にＬＡＴ信号がＨレベルの期間、１７ bit mclk カウンタ３１のカウント値をリセット（０に）する。ＬＡＴ信号がＬレベルに落ちると、１７ bit mclk カウンタ３１はカンウトを開始する。

“ＰＣＬＫ”はＰＭＷを得るためのカウントソースクロックであり、てい倍／分周回路３２にてクロックの周波数を変換（例えば、４倍、２倍、１倍、１／２倍に変換）されて“mclk”信号を得、その“mclk”信号を１７ bit mclk カウンタ３１に入力する。
てい倍／分周回路３２から出力する周波数によってＰＷＭ出力の幅が変化する。即ち、４倍てい倍にすると１倍のときに比べてＰＷＭ出力の幅は１／４になる。
なお、ＰＷＭを得るために１７ bit mclk カウンタ３１を回す必要があるが、“mclk”
信号は、１７ bit mclk カウンタ３１を回すクロックとなる。
“sel”は、セレクタ３３に入力されている繰り返し点灯データ（例えば１６ビット）
と単発点灯データ（例えば８ビット）を切り換えるセレクト信号である。
例えば、“sel＝Ｌレベル”で繰り返し点灯データを選択し、“sel＝Ｈレベル”で単発点灯データを選択する。

コンパレータ部３５の各PWM出力は、１７ bit mclk カウンタ３１の１７bit mclkカウ
ンタ出力とラッチ回路部３４でラッチ（保持）している１６bit dataをコンパレータ部３５で比較する。
そして、ラッチ回路部３４で保持しているデータが１７ bit mclk カウンタ３１のカウンタ値よりも大きい場合には、コンパレータ部３５の各コンパレータのPWM出力はHレベル、その他の場合にはコンパレータ部３５の各コンバレータのPWM出力はLレベルである。ここでHレベルが有効、Lレベルが無効とする。

１７ bit mclk カウンタ３１に入力されるカウントソースクロックmclkは、てい倍／分周回路３２に入力されるＰＣＬＫ信号を別のレジスタＭ６から設定される２ビットの信号（Ｄ１，Ｄ０）により、４倍、２倍、１倍、１／２倍することにより生成される。
例えば、Ｍ６コマンド（てい倍回路設定）の設定は、Ｄ１５〜Ｄ２はダミーデッタが設定され、（Ｄ１，Ｄ０）が（０，０）の場合は１倍、（Ｄ１，Ｄ０）が（０，１）の場合は１／２倍、（Ｄ１，Ｄ０）が（１，０）の場合は２倍、（Ｄ１，Ｄ０）が（１，１）の場合は４倍と設定される。

セレクタ部３３では、図示しないコマンドレジスタより出力されるsel信号によって、
１６bitの繰返し点灯データか８bitの単発点灯データかが選択される。
８bitデータはＬＳＢ側に詰められＭＳＢ（最大量子化ビット）側の８bitには0が挿入
され出力される。
なお、図３におけるＱ０〜Ｑ３１は、サブフレームの出力ではなく、ドライバＩＣの各ピン（３２ピンある）からそれぞれ出力されるデータである。
１つのピンの出力が、後述する図４に示したようなサブフレームを伴う点灯パターンとなる。

図４は、図３における“繰り返し点灯データ”および“単発点灯データ”の点灯パターンを説明するための図である。
図４は、例えば、１６ビット階調、８サブフレーム、４ラインスキャンで階調表現を行う場合の点灯パターンを示している。
図４に示すように、スキャン（scan）１〜スキャン（scan）４までのデータを一度サブフレームに入れたら（即ち、データを一度セットしたら）、その同じデータを８回繰り返して点灯すればよい。
Ｄ１５−Ｄ８までの階調を繰り返し点灯させることにより、カメラで撮影しても、１／５００sec（＝０．２msec）のシャッタースピードでも絵として成立するように、繰り返
し点灯を行う。
また、繰り返し点灯を行うことにより、いわゆるリフレッシュレートを上げることと同じ効果があり、１フレーム期間のフリッカが軽減される。

また、図４において、Ｄ８のみがＯＮの場合、１サブフレームでＯＮの期間は、５００（usec）／２５６＝１．９５３（usec）となる。
これが８回点灯するのであるから、Ｄ１５−Ｄ８のみで点灯した場合の最小点灯時間は、１．９５３×８＝１５．６２５（usec）となる。
単発点灯パルスのＤ７−Ｄ０の全てが１の場合のパルス幅は、１５．６２５／２５６×２５５＝１５．５６４（usec）となる。この部分が単発点灯データである。
なお、この単発点灯データは、前述の実施の形態１で述べた暗い部分の階調表現を行うためのｐ（例えば２）ビットのサブフレームにセットされるデータに相当する。

図５は、図３に示したＰＷＭ回路の概略動作を説明するための図である。
図において、“ＬＡＴ”は図３に示したラッチ信号と同じものであり、“カウンタ出力”は図３に示した１７ bit mclk カウンタ３１の出力である。
“PWM出力Ａ”は、例えば１６bit data Qの値が１６bit data Ｑ−Ａの時に出力されるPWM出力であり、“PWM出力Ｂ”は、例えば１６bit data Qの値が１６bit data Ｑ−Ｂの
時に出力されるPWM出力である。
例えば、１６bit data Ｑ−Ａの値が１６bitで最長６５，５３６カウントの長さパルスが出力される場合、１６bit data Ｑ−Ａの値が仮に２００とすると、２００カウントの
長さのパルスが出力され、１６bit data Ｑ−Ｂの値が仮に５０，０００とすると、５０
，０００カウント分の長さのパルスが出力される。
この場合、コンパレータ部３５のクンパレータの出力論理が、１６bit data Ｑ ＞ １
７bit ＰＣＬＫカウンタの場合はHレベル出力であり、１６bit data Ｑ ≦ １７bit ＰＣＬＫカウンタの場合はLレベル出力であることが前提になる。
このコンパレータの動作で、カウンタ出力が１６bit data Ｑ値を超えるまでは、ＰＷ
Ｍ出力がHになる。

以上説明したように、本実施の形態による表示装置の階調制御方法は、画素の１フレームのデータは、ｍビットのサブフレームにセットされた繰り返し点灯データとｐビットのサブフレームにセットされた単発点灯データとで構成されている。また、繰り返し点灯データをスキャンして画素を点灯することにより、画素の階調を制御する。
本実施の形態によれば、サブフレームは、繰り返し点灯データと単発点灯データで構成されているので、複数回データをスキャンして画像を表示点灯させたい場合、最初にスキャンする際にデータを一度セットすれば、その後は、その同じデータを複数回繰り返して点灯すればよい。

実施の形態３．
図６は、実施の形態３による階調制御方法を説明するための図であり、本実施の形態による階調制御方法が適用されるシステムの要部おけるデータ処理フローの全体を示す図である。
図６において、６１は４bitシフトレジスタおよび３２４bitシフトレジスタからなるシフトレジスタ部、６２はコマンド選択部、６３はデータ転送ロジック部、６４は単発点灯データバッファ部、６５は繰り返し点灯データバッファ部、６６はＰＷＭ回路、６７は３２bit出力部である。
３２bit出力部６７は図３の出力部３２に対応するものであり、また、ＰＷＭ回路６６
は図３に示したＰＷＭ回路（但し、出力部３６は除く）に対応するものである。
本実施の形態によるシステムは、実施の形態３で示したＰＷＭ回路に、後述するデータ転送ロジックや繰り返し点灯データバッファを備えたものである。

なお、図６において、“ＴＲＩＧ”はトリガ信号であり、シフトレジスタ部６１にデータを一旦揃えた後に、ＴＲＩＧ信号にてシフトレジスタ６１に並んだデータを並列に内部の回路に取り込む。
また、図６において、“ＳＩＮ”はシリアルデータ入力であり、シフトレジスタにデータを入れる際のデータ入力となる。
また、“ＣＬＫ”はクロック入力であり、ＳＩＮに入力される信号を１つずつシフトしていくためのクロックである。
また、“ＳＯＵＴ”はシリアルデータ出力であり、この回路をカスケード接続する際、次段のＳＩＮのためのデータの出力となる。
また、“scan”はスキャンの回数指定であり、スキャンは、Ｍ７（Ｄ０，Ｄ１，Ｄ２）)で指定され、スキャン回数指定（即ち、リングバッファのリングの深さ）を決定する。
例えば、４の場合は、１６6bit、４個のデータが巡回する。
また、“sel”は繰返し点灯データと単発点灯データを切り替えるセレクト信号であり
、例えば、sel = Lレベルで繰返し点灯データを選択、sel = Hレベルで単発点灯データを選択する。

まず、データ転送のロジックについて説明する。
図７は、図６のシフトレジスタ６１の４bitレジスタに設定されている設定モードを示
す図である。
図７に示すように、（Ａ３，Ａ２，Ａ１，Ａ０）の４ビットのコマンドによって書き込みモード（転送モード）、書き込み先、点灯モードが設定されている。
例えば、（Ａ３，Ａ２，Ａ１，Ａ０）が（１，０，０，０）であれば、書き込みモード（転送モード）は「２ピン１６ビット転送モード」であり、書き込み先は「繰り返しバッファ１６ビット」であり、点灯モードは「繰り返し点灯」である。

なお、コマンド遷移時にインクリメントされるレジスタ（４bitレジスタ）のアドレス
は自動的に“０”に戻る。
また、図７において、２ピン、４ピン、８ピンとあるのは、３２ピン分ある出力に、３２ビットのシフトレジスタ１回で書き込める出力数を示している。
ピンはとはＩＣの出力ピンのことである。
例えば、２ピン１６ビット転送モードとは、入力された３２ビット分のシフトレジスタデータを２分割し、２ピン分に振り分けて設定するモードである。

次に、図８は、データセット時のシフトレジスタ６１の利用方法の例について説明するための図である。
図８（ａ）は、２ピン１６ビット転送モードでレジスタ６１のデータを繰り返し点灯データバッファ６４に転送する場合を示している。
設定毎に、Ｑ０＋Ｑ１、Ｑ２＋Ｑ３、・・・・と自動的に設定するレジスタのアドレスはインクリメントされる。
３２bit出力設定後、データは自動的に繰り返し点灯データバッファ６５に転送される
。
図８（ｂ）は、４ピン８ビット転送モードでレジスタ６１のデータを繰り返し点灯データバッファ６４に転送する場合を示している。この場合、４ピン用のデータは同時なセットされる。即ち、設定毎に、Ｑ０＋Ｑ１＋Ｑ２＋Ｑ３、Ｑ４＋Ｑ５＋Ｑ６＋Ｑ７、・・・・と自動的に設定するレジスタのアドレスはインクリメントされる。
設定されるレジスタの上位Ｄ１５−Ｄ８は自動的に“０”が設定される。
３２bit出力設定後、データは自動的に繰り返し点灯データバッファ６５に転送される
。

また、図８（ｃ）は、２ピン８ビット転送モードで単発点灯データを単発点灯側バッファに転送する場合を示している。
設定毎に、Ｑ０＋Ｑ１＋Ｑ２＋Ｑ３、Ｑ４＋Ｑ５＋Ｑ６＋Ｑ７、・・・・と自動的に設定するレジスタのアドレスはインクリメントされる。
設定されるレジスタの下位Ｄ７−Ｄ０は自動的に“０”が設定される。
３２bit出力設定後、データは自動的に単発点灯データバッファに転送される。
本実施の形態では、このような転送モードを備えておくことによって、多彩な階調制御パターンを作ることができる。
また、１６ビット階調を得る際、２ピン１６ビット転送モードにて１６ビット階調を得ることができるが、４ピン８ビット転送モード（３）とピン８ビット転送モード（４）を
組み合わせることにより、データセット時間を分散させることができる。

次に、本実施の形態における繰り返し点灯データバッファ（リングバッファ）について説明する。
図９は、図６における繰り返し点灯データバッファ６５の動作を説明するための概念図である。
繰り返し点灯データバッファ（リングバッファ）６５は、例えば、図４（ｂ）で示したスキャン（scan1〜scan4）のように、データを繰り返すためにある。
なお、図９の各バッファ（バッファ１、バッファ２、・・・）において、「３２出力」とあるのは、Ｑ０〜Ｑ３１の３２出力（３２本の出力ピンに対応する出力）のことである。
図１０は、Ｑ０出力のみを取り出した場合のリングバッファの動作を説明するための図である。
また、図１１は、図１０に示したスイッチのスイッチ動作および図９のＭ７コマンドを示す図であり、図１１（ａ）はデータ転送ロジックからデータ設定時の図１０に示したスイッチのスイッチ動作、図１１（ｂ）は繰り返しデータ出力中のスイッチ動作、図１１（ｃ）は図９のリングバッファ制御ロジックを設定するＭ７コマンドの意味を示している。

図４（ｂ）に示したような４スキャンシステムを考えた場合、Ｍ７コマンド（Ｄ２，Ｄ１，Ｄ０）は（０，１，０）となる。
データをセットする際、データ切替スイッチＳ４のスイッチがBになり、Buffer4にScan１データがセットされる。
次に、Scan２データをセットする際、Buffer４にあるScan１データはBuffer３に転送され、Buffer４にScan２データがセットされます。
Scan３データ、Scan４データとセットされた後の姿は、Buffer１〜４に順にScan１〜Scan４データがセットされます。
繰返しデータを出力する際は、ＬＡＴ信号が来る毎に、順番にScan１，Scan２，Scan３，Scan４と出力される。
データ出力時は、Ｓ４のスイッチはＡになっており、Buffer１データが出力されると同時に、Buffer４に転送される。このようにしてリングバッファ状態が構成される。

また、リングバッファのバッファ長は、図４（ｂ）に示したような４スキャンの他、１スキャン、２スキャン、８スキャン、１６スキャンに対応できるように、図１１（ｃ）のようにスキャン設定される。
本実施の形態では、このようなリングバッファを構成することにより、データをスキャンする場合でも、各サブフレーム毎にデータをセットしなくて良くなる。

以上説明したように、本実施の形態による階調制御方法における繰り返し点灯データおよび単発点灯データは、一旦シフトレジスタに揃えられ後に所定のデータ転送ロジックに基づいて出力されてくる。また、データ転送ロジックは、所定のコマンドに基づいて、複数の転送モード、書き込み先、および点灯モードを設定する。
従って、このような転送ロジックを用いることにより、容易に多彩な階調制御パターンを作ることができる。
また、データ転送ロジックにより転送されてくる繰り返し点灯データは、リングバッファを構成している繰り返し点灯データバッファを介して出力されてくる。また、リングバッファは、所定の制御ロジックによりスキャン方法が設定されている。
従って、データをスキャンする場合には、各サブフレーム毎にデータをセットしなくても良い。

この発明は、サブフレーム分割数を増やしても、データのセット時間の増加を抑制することができる階調制御方法の実現に有用である。

実施の形態１による階調制御方法の基本的な概念を説明するための図である。 本発明が適用される表示装置のドライバＩＣの構成例を示す図である。 実施の形態２による階調制御方法を説明するための図であり、 図３における繰り返し点灯データおよび単発点灯データの点灯パターンを説明するための図である。 図３に示したＰＷＭ回路の概略動作を説明するための図である。 実施の形態３による階調制御方法を説明するための図であり、 図６の４bitレジスタに設定されている設定モードを示す図である。 図６のシフトレジスタの利用方法の例について説明するための図である。 図６における繰り返し点灯データバッファ６５の動作を説明するための概念図である。 リングバッファの動作を説明するための図である。 図１１は、図１０に示したスイッチのスイッチ動作および図９のＭ７コマンドを示す図である。 一般的なＥＬ表示装置の時分割駆動によるデータのタイミングを示す図である。

符号の説明

ＳＦ１′〜ＳＦ５′ サブフレーム
３１ １７ bit mclk カウンタ ３２ てい倍／分周回路
３３ セレクタ部 ３４ ラッチ回路部
３５ コンパレータ部 ３６ 出力部
６１ シフトレジスタ部 ６２ コマンド選択部
６３ データ転送ロジック部 ６４ 単発点灯データバッファ部
６５ 繰り返し点灯データバッファ部 ６６ ＰＷＭ回路
６７ ３２bit出力部

Claims (10)

1. フレームを複数のサブフレームに分割し、分割した各サブフレー内の発光時間の和に基づいて対応する画素の点灯時間を制御し、上記画素の階調を表現する表示装置の階調制御方法であって、
   上記フレームは、ｍ（ｍは正の整数）ビットのデータがセットされるサブフレームがｎ（ｎは正の整数）個と、ｐ（ｐはｍよりも小さい正の整数）ビットのデータがセットされるサブフレームとに分割されていることを特徴とする階調制御方法。
2. 画像の明るい部分は、ｎ個の上記ｍビットのサブフレームにセットされたデータよって階調の制御を行い、画像の暗い部分は上記ｐビットのサブフレームにセットされたデータによって階調の制御を行うことを特徴とする請求項２に記載の階調制御方法。
3. 上記ｐビットは、１ビットあるいは２ビットであることを特徴とする請求項１に記載の階調制御方法。
4. 上記画素の１フレームのデータは、上記ｍビットのサブフレームにセットされた繰り返し点灯データと上記ｐビットのサブフレームにセットされた単発点灯データとで構成されていることを特徴とする請求項１に記載の階調制御方法。
5. 上記繰り返し点灯データをスキャンして画素を点灯することにより、画素の階調を制御することを特徴とする請求項４に記載の階調制御方法。
6. 上記繰り返し点灯データおよび単発点灯データは、一旦シフトレジスタに揃えられ後に所定のデータ転送ロジックに基づいて出力されることを特徴とする請求項４に記載の階調制御方法。
7. 上記データ転送ロジックは、所定のコマンドに基づいて、複数の転送モード、書き込み先、および点灯モードを設定することを特徴とする請求項６に記載の階調制御方法。
8. 上記データ転送ロジックにより転送される上記繰り返し点灯データは、リングバッファを構成している繰り返し点灯データバッファを介して出力されることを特徴とする請求項６または７に記載の階調制御方法。
9. 上記リングバッファは、所定の制御ロジックによりスキャン方法が設定されていることを特徴とする請求項８に記載の階調制御方法。
10. 複数の画素がマトリックス状に配置されており、配置された各画素は、上記請求項１〜９に記載の階調制御方法により階調制御されることを特徴とする表示装置。

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