JP2010054939A - 情報処理装置および画像信号処理方法 - Google Patents

Abstract

【課題】容易な演算処理でＥＭＩを軽減させることができる情報処理装置および画像信号処理方法を提供する。
【解決手段】ＧＰＵ１１４は、データ入れ替え処理部３００に入力された画像信号を、例えば表示された画面上の１ドットを１構成画素単位（例えば、４ｂｉｔ、８ｂｉｔ等、またはＲＧＢ（カラーモデル）の画素単位等でもよい）として画像信号の記憶メモリに順次、書き込む。データ入れ替え処理部３００は、画像信号の記憶メモリに書き込むべき順番で時系列に配置し、ＧＰＵ１１４に対して出力する。ＧＰＵ１１４は、表示部であるＬＣＤ１７に画像信号を出力する制御等を行う。
【選択図】 図３

Description

本発明は、画像信号処理を行う情報処理装置に係り、特に電波ノイズの発生を軽減させることができる情報処理装置および画像信号処理方法に関する。

一般に、パーソナルコンピュータ等の機器においては、画像信号を表示するディスプレイ等の画面表示機能を備えている。このような画面表示機能は、画像信号を一時的に記憶しておくために所定のメモリにアクセスを行う。メモリへのアクセスを行う場合、同一データの繰り返し転送によりメモリーバスから強いＥＭＩ（不要な電波輻射）が発生することがある。例えば、特許文献１では、ＥＭＩの発生を軽減させるために、並列に転送するデータの中を「奇数ビット配列グループ」と「偶数ビット配列グループ」に分け、論理演算（反転／XOR／ビット入れ替え等）を行う技術が開示されている。
特開２００７−１５６８３５号公報

しかしながら、特許文献１に記載された技術では、転送するデータに対し複雑な演算処理（XOR、加算等）を行っている。このため、回路量が増加し、かつ消費電力も増える傾向がある。

そこで、本発明は、容易な演算処理でＥＭＩを軽減させることができる情報処理装置および画像信号処理方法を提供することを目的とする。

上述した課題を解決するために、本発明の一態様によれば、画像信号を入力する入力部と、前記入力部に入力された画像信号を画素単位である１構成画素として、表示データが格納されるメモリに書き込むコントローラと、前記コントローラによって書き込まれる複数の１構成画素を書き込む順に時系列に配置し、時系列に配置された前記複数の１構成画素に対して前記時系列の入れ替えを行い、前記複数の１構成画素を配置させる入れ替え部と、前記入れ替え部によって時系列の入れ替えを行うように配置された前記複数の１構成画素を出力する出力部と、を具備することを特徴とする情報処理装置が提供される。

また、本発明の別の一態様によれば、画像信号を入力する入力部と、前記入力部に入力された画像信号を画素単位である１構成画素として、表示データが格納されるメモリに書き込むコントローラとを備えた情報処理装置で用いられる画像信号処理方法であって、前記コントローラによって書き込まれる複数の１構成画素を書き込む順に時系列に配置し、時系列に配置された前記複数の１構成画素に対して前記時系列の入れ替えを行い、前記複数の１構成画素を配置させ、時系列の入れ替えを行うように配置された前記複数の１構成画素を出力することを特徴とする画像信号処理方法が提供される。

本発明によれば、容易な演算処理でＥＭＩを軽減させることができる。

以下、本発明の実施形態について図面を参照しながら説明する。

まず、図１および図２を参照して、本発明の一実施形態に係る情報処理装置の構成について説明する。この情報処理装置は、例えば、ノートブック型パーソナルコンピュータ１０として実現されている。

図１は、ノートブック型パーソナルコンピュータ１０のディスプレイユニットを開いた状態における斜視図である。本コンピュータ１０は、コンピュータ本体１１と、ディスプレイユニット１２とから構成されている。ディスプレイユニット１２には、ＬＣＤ（Liquid Crystal Display：表示部）１７から構成される表示装置が組み込まれており、そのＬＣＤ１７の表示画面は、ディスプレイユニット１２のほぼ中央に位置されている。

ディスプレイユニット１２は、コンピュータ本体１１に対して開放位置と閉塞位置との間を回動自在に取り付けられている。コンピュータ本体１１は薄い箱形の筐体を有しており、その上面にはキーボード１３、本コンピュータ１０を電源オン／オフするためのパワーボタン１４、入力操作パネル１５およびタッチパッド１６などが配置されている。

入力操作パネル１５は、押下されたボタンに対応するイベントをシステムに入力する入力装置であり、複数の機能をそれぞれに起動するための複数のボタンを備えている。これらボタン群には、ＴＶ起動ボタン１５Ａ、ＤＶＤ（Digital Versatile Disc）起動ボタン１５Ｂが含まれている。ＴＶ起動ボタン１５Ａは、デジタルＴＶ放送番組のような放送番組データの再生及び記録を行うためのＴＶ機能を起動するためのボタンであり、ユーザによって押下されると、このＴＶ機能を実行するためのＴＶアプリケーションプログラムが起動される。また、ＤＶＤ起動ボタン１５Ｂは、ＤＶＤに記録されたビデオコンテンツを再生するためのボタンであり、ユーザによって押下されると、ビデオコンテンツを再生するためのアプリケーションプログラムが自動的に起動される。

次に、図２を参照して、本コンピュータ１０のシステム構成について説明する。

本コンピュータ１０は、図２に示されているように、ＣＰＵ１１１、ノースブリッジ１１２、主メモリ１１３、サウスブリッジ１１９、ＢＩＯＳ−ＲＯＭ１２０、ハードディスクドライブ（ＨＤＤ）１２１、光ディスクドライブ（ＯＤＤ）１２２、エンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１２４およびネットワークコントローラ１２５等を備えている。

ＣＰＵ１１１は、本コンピュータ１０の動作を制御するために設けられたプロセッサであり、ハードディスクドライブ（ＨＤＤ）１２１から主メモリ１１３にロードされる、オペレーティングシステム（ＯＳ）および各種アプリケーションプログラムを実行する。

また、ＣＰＵ１１１は、ＢＩＯＳ−ＲＯＭ１２０に格納されたシステムＢＩＯＳ（Basic Input Output System）も実行する。システムＢＩＯＳはハードウェア制御のためのプログラムである。

ノースブリッジ１１２はＣＰＵ１１１のローカルバスとサウスブリッジ１１９との間を接続するブリッジデバイスである。ノースブリッジ１１２は、ＧＰＵ（コントローラ）１１４、データ入れ替え処理部（入れ替え部、入力部、出力部）３００、アービタ３０１を備えている。ＧＰＵ１１４は本コンピュータ１０のディスプレイモニタとして使用されるＬＣＤ１７を制御する表示コントローラである。このＧＰＵ１１４はビデオメモリ（主メモリ１１３）に書き込まれた画像データからＬＣＤ１７に送出すべき表示信号を生成する。また、ノースブリッジ１１２には、主メモリ１１３をアクセス制御するメモリコントローラも内蔵されている。

また、ＧＰＵ１１４は、データ入れ替え処理部３００に入力された画像信号を、例えば表示された画面上の１ドットを１構成画素単位（例えば、４ｂｉｔ、８ｂｉｔ等、またはＲＧＢ（カラーモデル）の画素単位等でもよい）として後述する画像信号の記憶メモリに順次、書き込む。

データ入れ替え処理部３００は、画像信号の記憶メモリに書き込むべき順番で時系列に配置し、ＧＰＵ１１４に対して出力する。ＧＰＵ１１４は、表示部であるＬＣＤ１７に画像信号を出力する制御等を行う。

データ入れ替え処理部３００は、ＧＰＵ１１４で生成された１構成画素単位の時系列での順番（配置）を入れ替える処理を行う。当該回路は、順番を入れ替える処理のみを行うので、簡易な回路を用いることができる。また、１構成画素単位の順番（配置）を入れ替える処理を行うことができる回路であれば良く、特定の回路に限定されるものではない。また、データ入れ替え処理部３００の機能は、ハードウェアに限らず、ソフトウェアで実現するようにしても良いし、ハードウェアとソフトウェアの組み合わせにより実現するようにしても良い。アービタ３０１は、ＣＰＵ１１１およびＧＰＵ１１４から主メモリ１１３へのアクセスを行う場合の切り替え等の調停処理を行うスイッチ回路である。

なお、上述した情報処理装置では、ＧＰＵ１１４は、ノースブリッジ１１２に内蔵されているが、ノースブリッジ１１２の外部に単独で存在してもよい。さらに、ＧＰＵ１１４は、画像信号の記憶メモリとして主メモリ１１３を使用するが、専用の画像メモリを備えて使用するようにしてもよいし、主メモリ１１３や上記の専用の画像メモリ以外の他のメモリを使用するようにしてもよい。

サウスブリッジ１１９は、ＬＰＣ（Low Pin Count）バス上の各デバイス、およびＰＣＩ（Peripheral Component Interconnect）バス上の各デバイスを制御する。また、サウスブリッジ１１９は、ＨＤＤ１２１、ＯＤＤ１２２を制御するためのＩＤＥ（Integrated Drive Electronics）コントローラを内蔵している。さらに、サウスブリッジ１１９は、ＢＩＯＳ−ＲＯＭ１２０をアクセス制御するための機能も有している。

ＨＤＤ１２１は、各種ソフトウェア及びデータを格納する記憶装置である。光ディスクドライブ（ＯＤＤ）１２２は、ビデオコンテンツが格納されたＤＶＤなどの記憶メディアを駆動するためのドライブユニットである。

エンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１２４は、電力管理のためのエンベデッドコントローラと、キーボード（ＫＢ）１３およびタッチパッド１６を制御するためのキーボードコントローラとが集積された１チップマイクロコンピュータである。このエンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１２４は、ユーザによるパワーボタン１４の操作に応じて本コンピュータ１０を電源オン／オフする機能を有している。さらに、エンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１２４は、ユーザによるＴＶ起動ボタン１５Ａ、ＤＶＤ起動ボタン１５Ｂの操作に応じて、本コンピュータ１０を電源オンすることもできる。ネットワークコントローラ１２５は、例えばインターネットなどの外部ネットワークとの通信を実行する通信装置である。

図３は、ＧＰＵ１１４および主メモリ１１３に対してデータ入れ替え処理部３００が行う画像信号の処理を模式的に示した図である。

データ入れ替え処理部３００は、データ位置入れ替え回路（書き込み用）３００ａおよびデータ位置入れ替え回路（読み出し用）３００ｂを備えている。ＧＰＵ１１４から主メモリ１１３に対しての画像信号の書き込みデータ（Write Data）Ｌが、データ位置入れ替え回路（書き込み用）３００ａに入力されると、１構成画素単位（１ドット）の順番（配置）を入れ替える処理を行い、書き込みデータＣを主メモリ１１３に出力する。１構成画素単位の順番（配置）を入れ替える処理を行うことにより、ＧＰＵ１１４から主メモリ１１３に画像信号が送られる場合に発生するＥＭＩを軽減させることができる（後述）。また、主メモリ１１３から読み出しデータＮがデータ位置入れ替え回路（読み出し用）３００ｂに入力されると、１構成画素単位の順番（配置）を元に戻す処理（配置復元処理）を行い、読み出し用データ（Read Data）ＭとしてＧＰＵ１１４に出力される。ＧＰＵ１１４は、読み出し用データ（Read Data）ＢをＬＣＤ１７に出力することにより画像信号をＬＣＤ１７に表示させる。また、ＧＰＵ１１４からは主メモリ１１３に対してアドレス信号やクロックを出力している。

図４は、画像信号の書き込みデータ（Write Data）Ｌに対して、データ位置入れ替え回路（書き込み用）３００ａで処理が行われ、データの順番が入れ替わる処理を模式的に示す図である。

データ位置入れ替え回路（書き込み用）３００ａは、シフトレジスタ４００ａ、４００ｂ、ラッチ回路４０１、マルチプレクサ回路４０２ａ、４０２ｂから構成されている。シフトレジスタ４００ａ、４００ｂは、入力された１構成画素単位（１ドット）のデータ、例えば１ドット８ｂｉｔのデータ（例えば、Ａ１、Ａ２等）を一時的に蓄積してデータ（１構成画素単位のデータ、以下、データとも称する）が一杯になった時点でラッチ回路４０１に順次移行させる処理を行う。例えば、画像信号の書き込みデータ（Write Data）Ｌが、例えば、Ａ１、Ａ２、Ａ３、Ａ４・・の順にシフトレジスタ４００ａに入力されてくると、Ａ１、Ａ２の２つの１構成画素単位のデータがシフトレジスタ４００ａに蓄積された時点で、ラッチ回路４０１にＡ１、Ａ２の２つの１構成画素単位のデータを順次に移行させる。続いて、Ａ３、Ａ４の２つの１構成画素単位のデータがシフトレジスタ４００ａに蓄積され（図４参照）、同様にラッチ回路４０１にＡ３、Ａ４の２つの１構成画素単位のデータを順次に移行させる。ラッチ回路４０１は、シフトレジスタ４００ａ、４００ｂから移行されてきたデータを保持する。マルチプレクサ回路４０２ａ、４０２ｂは、ラッチ回路４０１からデータの出力される順番が時系列で入れ替わるように受け取り、それぞれ２つのデータを１つのデータの配列として書き込みデータＮを出力する。

図５は、画像信号の読み出しデータＮに対して、データ位置入れ替え回路（読み出し用）３００ｂで処理が行われ、読み出しデータ（Read Data）Ｍにデータの順番が元に戻る処理を模式的に示す図である。

データ位置入れ替え回路（読み出し用）３００ｂは、シフトレジスタ４０３ａ、４０３ｂ、ラッチ回路４０４、マルチプレクサ回路４０５ａ、４０５ｂから構成されている。シフトレジスタ４０３ａ、４０３ｂは、入力された１構成画素単位（１ドット）のデータ、例えば１ドット８ｂｉｔのデータ（例えば、Ａ２、Ｂ２等）を一時的に蓄積してデータ（１ドット）が一杯になった時点でラッチ回路４０４に順次移行させる処理を行う。例えば、画像信号の読み出しデータＣが、例えば、Ａ２、Ｂ２、Ａ４、Ｂ４・・の順にシフトレジスタ４０３ａに入力されてくると、Ａ２、Ｂ２の２つの１構成画素単位のデータがシフトレジスタ４０３ａに蓄積された時点で、ラッチ回路４０４にＡ２、Ｂ２の２つの１構成画素単位のデータを順次に移行させる。続いて、Ａ４、Ｂ４の２つの１構成画素単位のデータがシフトレジスタ４０３ａに蓄積され（図５参照）、同様にラッチ回路４０４にＡ４、Ｂ４の２つの１構成画素単位のデータを順次に移行させる。ラッチ回路４０４は、シフトレジスタ４０３ａ、４０３ｂから移行されてきたデータを保持する。マルチプレクサ回路４０５ａ、４０５ｂは、ラッチ回路４０４からデータの順番が入れ替わるように受け取り、それぞれ２つのデータを１つのデータの配列として出力する。

図６は、本実施形態に係る情報処理装置を適用した画像信号処理方法を説明したフローチャートである。

コンピュータ１０のＧＰＵ１１４は、画像信号のデータを受け取ると、受け取ったデータを読み込む。ＧＰＵ１１４は、読み込んだ画像信号が、主メモリ１１３に書き込むための書き込み用のデータであるか、主メモリ１１３から読み出すための読み出し用のデータであるかを判別する（ステップＳ１０２）。ステップＳ１０２で、ＧＰＵ１１４によって、受け取った画像信号が、主メモリ１１３に書き込むための書き込み用のデータであると判別された場合は（ステップＳ１０２のＹＥＳ）、データ位置入れ替え回路（書き込み用）３００ａによってデータ位置入れ替え処理を行う（ステップＳ１０３）。例えば、図４に示すように、画像信号の書き込みデータ（Write Data）Ｌが、例えば、Ａ１、Ａ２、Ａ３、Ａ４・・・、およびＢ１、Ｂ２、Ｂ３、Ｂ４・・・、の２系統のデータとしてシフトレジスタ４００ａ、４００ｂのそれぞれに入力される。この状態の画像信号は、図７に示すように、データ（ビット）が１転送毎に変化するため、ＥＭＩの発生が最大となる（バス幅＝２画素のシステムに適用した場合のデータ転送順序。なお、データ転送順序は、矢印下の数字）。なお、元々は、画像信号の書き込みデータ（Write Data）Ｌは、Ａ１、Ｂ１、Ａ２、Ｂ２、Ａ３、Ｂ３、Ａ４、Ｂ４・・・として入力されてきたものであり、便宜上、符号（Ａ１、Ａ２、Ｂ１、Ｂ２等）を付して２系統に分けられたデータを見やすくしたものである。マルチプレクサ回路４０２ａ、４０２ｂでは、ラッチ回路４０１からデータの順番が入れ替わるように受け取る。例えば、ラッチ回路４０１によって保持されている、Ａ２、Ａ１、Ｂ２、Ｂ１のデータをデータＡ２とＢ２をマルチプレクサ回路４０２ａに入力する。また、データＡ１とＢ１をマルチプレクサ回路４０２ｂに入力する。その後も順次、Ａ３、Ａ４、Ｂ３、Ｂ４、・・・がマルチプレクサ回路４０２ａ、４０２ｂに入力される。そして、マルチプレクサ回路４０２ａ、４０２ｂは、それぞれ２つのデータを１つのデータの配列として主メモリ１１３に出力する（ステップＳ１０４）。例えば、マルチプレクサ回路４０２ａからは、Ａ２、Ｂ３、Ａ４、Ｂ４、・・・、として出力され、マルチプレクサ回路４０２ｂからは、Ｂ１、Ａ１、Ｂ３、Ａ３、・・・、として出力される。このような状態では、例えば、図８に示すように、データ（１ドット）が変化しないため、ＥＭＩの発生を図７の状態と比較して大幅に軽減することができる（バス幅＝２画素のシステムに適用した場合のデータ転送順序。なお、データ転送順序は、矢印下の数字）。

この場合、出力されるデータは、書き込みデータＮである。書き込みデータＮでは、１番目に出力されるデータ（１ドット）は、図８に示すように、Ａ２およびＢ１、２番目に出力されるデータ（１ドット）は、Ｂ３およびＡ１となる。すなわち、当初（データ位置入れ替え回路（書き込み用）３００ａによってデータ位置入れ替え処理が行われる前）は、Ａ１とＡ２が時系列にＡ１、Ａ２と順番で入力されたのも係わらず、出力されるデータ（データ位置入れ替え回路（書き込み用）３００ａによってデータ位置入れ替え処理が行われた後）は、Ａ２、Ａ１として時系列で順番が入れ替わって出力されている。このため、図８に示すように、データ（１ドット）が変化しないため、ＥＭＩの発生を大幅に軽減することができる。また、時系列で出力されるデータ（１ドット）の順番が入れ替わるように処理を行うことができる回路であれば、上述したデータ位置入れ替え回路（書き込み用）３００ａに限定されるものではない。

一方、ステップＳ１０２で、ＧＰＵ１１４によって、受け取った画像信号が、主メモリ１１３から読み出すための読み出し用のデータであると判別された場合は（ステップＳ１０２のＮＯ）、データ位置入れ替え回路（読み出し用）３００ｂによってデータ位置入れ替え処理（配置復元処理）を行う（ステップＳ１０５）。例えば、図５に示すように、画像信号の読み出しデータＣが、例えば、Ａ２、Ｂ２、Ａ４、Ｂ４・・・、およびＢ１、Ｂ２、Ｂ３、Ａ３・・・、の２系統のデータとしてシフトレジスタ４０３ａ、４０３ｂのそれぞれに入力される。シフトレジスタ４０３ａ、４０３ｂおよびラッチ回路４０４での処理は上述した図４の処理と同様である。次に、ラッチ回路４０４を経て、マルチプレクサ回路４０５ａ、４０５ｂでは、ラッチ回路４０４からデータの順番が元に戻るように受け取る（配置復元処理）。例えば、ラッチ回路４０４によって保持されている、Ｂ２、Ａ２、Ａ１、Ｂ１のデータを、データＡ１とＢ２をマルチプレクサ回路４０５ａに入力する。また、データＡ２とＢ１をマルチプレクサ回路４０５ｂに入力する。その後も順次、Ｂ４、Ａ４、Ａ３、Ｂ３・・・がマルチプレクサ回路４０５ａ、４０５ｂに入力される。そして、マルチプレクサ回路４０５ａ、４０５ｂでは、それぞれ２つのデータを１つのデータの配列としてＧＰＵ１１４を介してＬＣＤ１７に出力される（ステップＳ１０６）。例えば、マルチプレクサ回路４０５ａからは、Ａ１、Ａ２、Ａ３、Ａ４、・・・、として出力され、マルチプレクサ回路４０５ｂからは、Ｂ１、Ｂ２、Ｂ３、Ｂ４、・・・、として出力される。

上述した実施形態によれば、データ（１ドット）の順番を入れ替えるシンプルな回路を用いることにより、処理負荷を抑えながらＥＭＩの発生を軽減させることができる。

なお、上述したデータ（１ドット）の「入れ替えの順序」は単なる一例であり、上述した実施形態とは異なる順番にすることももちろん可能である。

また、上述した実施形態では、２転送単位の中でのデータ入れ替えの例を示したが、これを３転送単位以上で入れ替えを行うことも可能である。

さらに、上述した実施形態では、ＧＰＵと主メモリ１１３の間に存在するデータバスに適用したが、これに限定されるものではない。例えば、ＬＣＤ１７とＧＰＵ１１４の間に適用することもできる。

また、上述した実施形態では、「１構成画素単位＝画面上の１ドット」として説明を行ったが、これは画面上での１ドットに限定している訳ではない。例えば画面上の１ドットが赤、青、緑のＲＧＢの３つの色情報に分解できる場合には「１構成画素単位＝１つの色情報単位」として処理することも可能である。

なお、本実施形態の制御の手順は全てソフトウェアによって実現することができるので、この手順を実行するプログラムをコンピュータ読み取り可能な記憶媒体を通じて、コンピュータにインストールすることで、本実施形態と同様の効果を容易に得ることができる。

また、本発明は、上述した実施形態そのままに限定されるものではない。本発明は、実施段階では、その要旨を逸脱しない範囲で構成要素を変更して具現化できる。

さらに、上述した実施形態に開示されている複数の構成要素を適宜に組み合わせることで、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明の一実施形態に係る情報処理装置の斜視を示す図。 同実施形態に係るコンピュータの主要な構成を示すブロック図。 同実施形態に係る情報処理装置のデータ位置入れ替え回路（書き込み用）およびデータ位置入れ替え回路（読み出し用）がＧＰＵおよび主メモリに対して行う画像信号の処理を模式的に示した図。 同実施形態に係る情報処理装置のデータ位置入れ替え回路（書き込み用）を模式的に示した図。 同実施形態に係る情報処理装置のデータ位置入れ替え回路（読み出し用）を模式的に示した図。 同実施形態に係る情報処理装置を適用した画像信号処理方法を説明したフローチャート。 同実施形態に係る情報処理装置によるデータの入れ替えを行う前のデータ転送順序を模式的に示す図。 同実施形態に係る情報処理装置によるデータの入れ替えを行った後のデータ転送順序を模式的に示す図。

符号の説明

１０…コンピュータ、１２…ディスプレイユニット、１４…電源ボタン、１７…ＬＣＤ、１１１…ＣＰＵ、１１３…主メモリ、１１４…ＧＰＵ、１２０…ＢＩＯＳ−ＲＯＭ、１２１…ＨＤＤ、１２２…ＯＤＤ、１２４…ＥＣ／ＫＢＣ、３００…データ入れ替え処理部、３００ａ…データ位置入れ替え回路（書き込み用）、３００ｂ…データ位置入れ替え回路（読み出し用）、３０１…アービタ、４００ａ、４００ｂ、４０３ａ、４０３ｂ…シフトレジスタ、４０１、４０４…ラッチ回路、４０２ａ、４０２ｂ、４０５ａ、４０５ｂ…マルチプレクサ回路

Claims (6)

1. 画像信号を入力する入力部と、
   前記入力部に入力された画像信号を画素単位である１構成画素として、表示データが格納されるメモリに書き込むコントローラと、
   前記コントローラによって書き込まれる複数の１構成画素を書き込む順に時系列に配置し、時系列に配置された前記複数の１構成画素に対して前記時系列の入れ替えを行い、前記複数の１構成画素を配置させる入れ替え部と、
   前記入れ替え部によって時系列の入れ替えを行うように配置された前記複数の１構成画素を出力する出力部と、を具備することを特徴とする情報処理装置。
2. 前記複数の１構成画素は、前記入れ替え部に入力され、前記入れ替え部は、入力された前記複数の１構成画素を前記時系列の順に配置復元処理することを特徴とする請求項１に記載の情報処理装置。
3. 前記画像信号を表示する表示部をさらに具備し、
   配置復元処理された前記複数の１構成画素は、前記コントローラを介して前記表示部に出力され、表示されることを特徴とする請求項２に記載の情報処理装置。
4. 画像信号を入力する入力部と、前記入力部に入力された画像信号を画素単位である１構成画素として、表示データが格納されるメモリに書き込むコントローラとを備えた情報処理装置で用いられる画像信号処理方法であって、
   前記コントローラによって書き込まれる複数の１構成画素を書き込む順に時系列に配置し、時系列に配置された前記複数の１構成画素に対して前記時系列の入れ替えを行い、前記複数の１構成画素を配置させ、時系列の入れ替えを行うように配置された前記複数の１構成画素を出力することを特徴とする画像信号処理方法。
5. 前記複数の１構成画素は、前記入れ替え部に入力され、入力された前記複数の１構成画素を前記時系列の順に配置復元処理することを特徴とする請求項４に記載の画像信号処理方法。
6. 前記情報処理装置は、前記画像信号を表示する表示部をさらに具備し、
   配置復元処理された前記複数の１構成画素は、前記コントローラを介して前記表示部に出力され、表示されることを特徴とする請求項５に記載の画像信号処理方法。

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