JP2010045876A

JP2010045876A - Ｄｃ／ｄｃコンバータの制御回路および制御方法

Info

Publication number: JP2010045876A
Application number: JP2008206295A
Authority: JP
Inventors: Kaoru Ozaki; 薫尾崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-08-08
Filing date: 2008-08-08
Publication date: 2010-02-25

Abstract

【課題】出力電圧の平均値を素早く求めることのできるＤＣ／ＤＣコンバータの制御回路および制御方法を提供する。
【解決手段】制御回路１は、逓倍器１１が、ＰＷＭ信号生成の基準信号であるＯＳＣを逓倍し、カウンタ２１が、逓倍器１１の出力をクロックとしてＰＷＭ信号の‘H’期間あるいは‘Ｌ’期間をカウントし、レジスタ２２が、カウンタ２１のカウント値の１／２の値を記憶し、サンプリングパルス生成部２３が、カウンタ２１のカウント値がレジスタ２２の値と一致したときにサンプリングパルスＳＰ１を生成し、サンプルホールド回路３１が、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔの抵抗Ｒｄｅｔ１、Ｒｄｅｔ２による分圧電圧ＶｄｅｔをサンプリングパルスＳＰ１でサンプリングして保持する。サンプルホールド回路３１の出力電圧ＶＦＢが、ＤＣ／ＤＣコンバータ１００の誤差検出器１１０へ供給される。
【選択図】図１

Description

本発明は、ＤＣ／ＤＣコンバータの制御回路および制御方法に関する。

同期整流型のＤＣ／ＤＣコンバータでは、ハイサイドスイッチング素子とローサイドスイッチング素子を相補的に導通させ、出力電圧を制御する。すなわち、出力電圧と基準電圧とを比較し、出力電圧が基準電圧よりも低ければハイサイドスイッチング素子を導通させ、出力電圧が基準電圧よりも高ければローサイドスイッチング素子を導通させるよう、フィードバック制御を行う。

このフィードバック制御の発振防止の位相余裕向上、あるいは高速応答を図るときは、出力平滑コンデンサに直列に抵抗を付加する。ところが、このような抵抗の付加は、一方では、出力電圧のリップル電圧の増加をもたらす。

リップルの大きな出力電圧を基準電圧と比較すると、比較結果の誤差電圧がリップルによって変動し、フィードバック制御の安定性が損なわれる。リップルの影響を少なくするためには、出力電圧の平均値を基準電圧と比較するようにすればよい。

そこで、従来、出力電圧と基準電圧の差電圧の積分値を求め、出力電圧のリップル電圧の平均化を図る方法が提案されている（例えば、特許文献１参照。）。

しかし、この提案された方法では、積分演算が必要であり、出力電圧の平均値の算出に時間がかかるという問題があった。
特開２００７−１１６８２３号公報

そこで、本発明は、出力電圧の平均値を素早く求めることのできるＤＣ／ＤＣコンバータの制御回路および制御方法を提供することにある。

本発明の一態様によれば、基準電圧との比較を行う誤差検出手段の出力に応じてデューティが変化するＰＷＭ信号により導通が制御されるハイサイドスイッチング素子およびローサイドスイッチング素子を備える同期整流型のＤＣ／ＤＣコンバータの制御回路であって、前記ハイサイドスイッチング素子の導通期間または前記ローサイドスイッチング素子の導通期間の中間点でサンプリングパルスを発生させるサンプリングパルス発生手段と、前記ＤＣ／ＤＣコンバータの出力電圧を前記サンプリングパルスでサンプリングし、サンプリングした電圧を保持するサンプルホールド手段とを有し、前記サンプルホールド手段の出力電圧を前記誤差検出手段へ供給することを特徴とするＤＣ／ＤＣコンバータの制御回路が提供される。

また、本発明の別の一態様によれば、基準電圧との比較を行う誤差検出手段の出力に応じてデューティが変化するＰＷＭ信号により導通が制御されるハイサイドスイッチング素子およびローサイドスイッチング素子を備える同期整流型のＤＣ／ＤＣコンバータの制御回路であって、前記ハイサイドスイッチング素子の導通期間の中間点で第１のサンプリングパルスを発生させる第１のサンプリングパルス発生手段と、前記ローサイドスイッチング素子の導通期間の中間点で第２のサンプリングパルスを発生させる第２のサンプリングパルス発生手段と、前記ＤＣ／ＤＣコンバータの出力電圧を前記第１のサンプリングパルスおよび前記第２のサンプリングパルスでサンプリングし、サンプリングした電圧を保持するサンプルホールド手段とを有し、前記サンプルホールド手段の出力電圧を前記誤差検出手段へ供給することを特徴とするＤＣ／ＤＣコンバータの制御回路が提供される。

また、本発明のさらに別の一態様によれば、基準電圧との比較を行う誤差検出手段の出力に応じてデューティが変化するＰＷＭ信号により導通が制御されるハイサイドスイッチング素子およびローサイドスイッチング素子を備える同期整流型のＤＣ／ＤＣコンバータの制御方法であって、前記ハイサイドスイッチング素子の導通期間または／および前記ローサイドスイッチング素子の導通期間の中間点で前記ＤＣ／ＤＣコンバータの出力電圧をサンプリングして保持した電圧を、前記誤差検出手段へ供給することを特徴とするＤＣ／ＤＣコンバータの制御方法が提供される。

本発明によれば、ＤＣ／ＤＣコンバータの出力電圧の平均値を素早く求めることができる。

以下、本発明の実施例を図面を参照して説明する。

図１は、本発明の実施例１に係るＤＣ／ＤＣコンバータの制御回路の構成の例を示すブロック図である。

本実施例の制御回路１は、同期整流方式で降圧型のＤＣ／ＤＣコンバータ１００を制御する。

ＤＣ／ＤＣコンバータ１００は、制御回路１から出力される電圧を基準電圧Ｖｒｅｆと比較する誤差検出器１１０と、誤差検出器１１０の出力に応じてデューティを変化させたＰＷＭ信号を生成するＰＷＭ信号を生成部１２０と、ＰＷＭ信号を生成部１２０から出力されたＰＷＭ信号によりハイサイドスイッチング素子であるＰＭＯＳおよびローサイドスイッチング素子であるＮＭＯＳを駆動するプリドライバ１３０と、ＰＭＯＳおよびＮＭＯＳにより充放電電流が流されるインダクタＬと、インダクタＬと接地端子の間に直列に接続された出力平滑用コンデンサＣおよび抵抗Ｒと、を備える。

インダクタＬおよび出力平滑用コンデンサＣの充放電により、入力電圧Ｖｉｎを降圧した出力電圧Ｖｏｕｔが負荷Ｒ０へ供給される。

ここで、出力平滑用コンデンサＣに直列に接続された抵抗Ｒは、負荷変動に対する高速応答を図るために挿入されたものである。しかし、この抵抗を流れる電流のため出力電圧Ｖｏｕｔにはリップルが生じる。

この出力電圧Ｖｏｕｔのリップルは、ＰＷＭ信号の変化に同期して、周期的に変動する。すなわち、ＰＷＭ信号の‘H’期間および‘L’期間における出力電圧Ｖｏｕｔの変動率は、それぞれの期間において一定である。したがって、ＰＷＭ信号の‘H’期間、‘L’期間それぞれの中間点における出力電圧Ｖｏｕｔは、その周期における平均値に相当する。そこで、この関係を利用することにより、出力電圧Ｖｏｕｔの平均値を求めることができる。

本実施例の制御回路１は、ＰＷＭ信号生成の基準信号であるＯＳＣを逓倍した信号を生成する逓倍器１１と、逓倍器１１の出力をクロックとし、ＰＷＭ信号をイネーブル信号として、ＰＷＭ信号の‘H’期間あるいは‘Ｌ’期間をカウントするカウンタ２１と、カウンタ２１のカウント値の１／２の値を記憶するレジスタ２２と、カウンタ２１のカウント値がレジスタ２２に記憶されている値と一致したときにサンプリングパルスＳＰ１を生成するサンプリングパルス生成部２３と、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔを抵抗Ｒｄｅｔ１およびＲｄｅｔ２により分圧した分圧電圧ＶｄｅｔをサンプリングパルスＳＰ１でサンプリングし、サンプリングした電圧を保持するサンプルホールド回路３１と、を有する。

サンプルホールド回路３１の出力電圧ＶＦＢは、ＤＣ／ＤＣコンバータ１００の誤差検出器１１０へ供給される。誤差検出器１１０は、このサンプルホールド回路３１の出力電圧ＶＦＢを基準電圧Ｖｒｅｆと比較する。

カウンタ２１は、ＰＷＭ信号の１周期ごとに、その周期のＰＷＭ信号の‘H’期間あるいは‘Ｌ’期間をカウントする。

レジスタ２２は、カウンタ２１の出力Ｑｎ〜Ｑ１を１ビット右シフトして先頭に‘０’を置いた値（０、Ｑｎ〜Ｑ２）を記憶する。カウンタ２１の出力Ｑｎ〜Ｑ１を１ビット右シフトすることにより、カウンタ２１のカウント値の１／２の値が、レジスタ２２に記憶される。

サンプリングパルス生成部２３は、ＰＷＭ信号の次の周期のカウンタ２１のカウンタ値がレジスタ２２に記憶されている値と一致したときに、サンプリングパルスＳＰ１を生成する。ＤＣ／ＤＣコンバータ１００の負荷Ｒ０の変動が小さいときは、ＰＷＭ信号のデューティの変動も小さいので、サンプリングパルスＳＰ１が生成されるのは、ＰＷＭ信号の‘H’期間あるいは‘Ｌ’期間の中間点となる。

したがって、サンプルホールド回路３１は、ＰＷＭ信号の‘H’期間あるいは‘Ｌ’期間の中間点で、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔの分圧電圧Ｖｄｅｔをサンプリングする。

図２および図３に、制御回路１の動作の例を波形図で示す。ここでは、逓倍器１１の逓倍率が８であるときの例を示す。

図２は、カウンタ２１がＰＷＭ信号の‘H’期間をカウントするようにしたときの例である。

いま、カウンタ２１のカウント値が‘２’であった場合、レジスタ２２にはその１／２の値の‘１’が記憶され、次の周期のカウンタ２１のカウント値が‘１’になったとき、サンプリングパルス生成部２３からサンプリングパルスＳＰ１が出力される。このサンプリングパルスＳＰ１の発生位置は、ＰＷＭ信号の‘H’期間の中間点である。

サンプルホールド回路３１は、このサンプリングパルスＳＰ１の立ち下りで、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔの分圧電圧Ｖｄｅｔをサンプリングする。このとき、分圧電圧Ｖｄｅｔは、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔのリップルを分圧した形で変動している。しかし、サンプリングパルスＳＰ１がＰＷＭ信号の‘H’期間の中間点で生成されるため、サンプリングパルスＳＰ１でサンプリングした電圧は、分圧電圧Ｖｄｅｔの平均値に相当する値となる。

サンプルホールド回路３１はこのサンプリングした値を保持するので、サンプルホールド回路３１の出力ＶＦＢとして、分圧電圧Ｖｄｅｔの平均値が安定的に出力される。

図３は、カウンタ２１がＰＷＭ信号の‘Ｌ’期間をカウントするようにしたときの例である。

この場合、カウンタ２１のカウント値が‘６’であった場合、レジスタ２２にはその１／２の値の‘３’が記憶され、次の周期のカウンタ２１のカウント値が‘３’になったとき、サンプリングパルス生成部２３からサンプリングパルスＳＰ１が出力される。このサンプリングパルスＳＰ１の発生位置は、ＰＷＭ信号の‘Ｌ’期間の中間点である。

したがって、この場合も、サンプルホールド回路３１でサンプリングする電圧は、分圧電圧Ｖｄｅｔの平均値に相当する値となる。

このような本実施例によれば、サンプルホールド回路３１が、ＰＷＭ信号の‘H’期間あるいは‘Ｌ’期間の中間点で、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔの分圧電圧Ｖｄｅｔをサンプリングするので、分圧電圧Ｖｄｅｔの平均値を素早く得ることができる。

また、サンプルホールド回路３１がサンプリングした電圧を保持しているので、ＤＣ／ＤＣコンバータ１００の誤差検出器１１０へ、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔのリップルの影響を受けることなく、安定的に、電圧ＶＦＢを与えることができる。

実施例１では、ＰＷＭ信号の‘H’期間あるいは‘Ｌ’期間の中間点で、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔの分圧電圧Ｖｄｅｔをサンプリングする例を示したが、本実施例では、ＰＷＭ信号の‘H’期間と‘Ｌ’期間の両方の中間点で、分圧電圧Ｖｄｅｔをサンプリングする例を示す。

図４は、本発明の実施例２に係るＤＣ／ＤＣコンバータの制御回路の構成の例を示すブロック図である。

本実施例の制御回路２は、実施例１の制御回路１に、さらに、カウンタ４１、レジスタ４２、サンプリングパルス生成部４３を追加したものである。

本実施例では、カウンタ２１はＰＷＭ信号の‘H’期間をカウントするものとし、カウンタ４１が、ＰＷＭ信号の‘Ｌ’期間をカウントするようにしたものである。

レジスタ４２は、カウンタ４１の出力Ｑｎ〜Ｑ１を１ビット右シフトして先頭に‘０’を置いた値、すなわち、カウンタ４１のカウント値の１／２の値を記憶する。

サンプリングパルス生成部４３は、ＰＷＭ信号の次の周期のカウンタ４１のカウンタ値がレジスタ４２に記憶されている値と一致したときに、サンプリングパルスＳＰ２を生成する。

図５に、制御回路１の動作の例を波形図で示す。ここでも、逓倍器１１の逓倍率が８であるときの例を示す。

本実施例では、ＰＷＭ信号の‘H’期間の中間点でサンプリングパルスＳＰ１が出力され、‘Ｌ’期間の中間点でサンプリングパルスＳＰ２が出力される。

サンプルホールド回路３１は、サンプリングパルスＳＰ１およびサンプリングパルスＳＰ２により、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔの分圧電圧Ｖｄｅｔをサンプリングする。

このような本実施例によれば、サンプリングの回数が多いので、サンプリング精度を高めることができる。

本発明の実施例１に係るＤＣ／ＤＣコンバータの制御回路の構成の例を示すブロック図。実施例１のＤＣ／ＤＣコンバータの制御回路の動作の例を示す波形図。実施例１のＤＣ／ＤＣコンバータの制御回路の動作の例を示す波形図。本発明の実施例２に係るＤＣ／ＤＣコンバータの制御回路の構成の例を示すブロック図。実施例２のＤＣ／ＤＣコンバータの制御回路の動作の例を示す波形図。

符号の説明

１、２制御回路
１１逓倍器
２１、４１カウンタ
２２、４２レジスタ
２３、４３サンプリングパルス生成部
３１サンプルホールド回路
Ｒｄｅｔ１、Ｒｄｅｔ２抵抗

Claims

基準電圧との比較を行う誤差検出手段の出力に応じてデューティが変化するＰＷＭ信号により導通が制御されるハイサイドスイッチング素子およびローサイドスイッチング素子を備える同期整流型のＤＣ／ＤＣコンバータの制御回路であって、
前記ハイサイドスイッチング素子の導通期間または前記ローサイドスイッチング素子の導通期間の中間点でサンプリングパルスを発生させるサンプリングパルス発生手段と、
前記ＤＣ／ＤＣコンバータの出力電圧を前記サンプリングパルスでサンプリングし、サンプリングした電圧を保持するサンプルホールド手段と
を有し、
前記サンプルホールド手段の出力電圧を前記誤差検出手段へ供給する
ことを特徴とするＤＣ／ＤＣコンバータの制御回路。
前記サンプリングパルス発生手段が、
前記ＰＷＭ信号の‘H’期間または‘L’期間を前記ＰＷＭ信号のサイクルごとに測定するカウンタと、
前記カウンタのカウント値の１／２の値を記憶するレジスタと、
前記カウンタのカウント値が前記レジスタの値と一致したときに前記サンプリングパルスを生成するサンプリングパルス生成手段と
を有することを特徴とする請求項１に記載のＤＣ／ＤＣコンバータの制御回路。
基準電圧との比較を行う誤差検出手段の出力に応じてデューティが変化するＰＷＭ信号により導通が制御されるハイサイドスイッチング素子およびローサイドスイッチング素子を備える同期整流型のＤＣ／ＤＣコンバータの制御回路であって、
前記ハイサイドスイッチング素子の導通期間の中間点で第１のサンプリングパルスを発生させる第１のサンプリングパルス発生手段と、
前記ローサイドスイッチング素子の導通期間の中間点で第２のサンプリングパルスを発生させる第２のサンプリングパルス発生手段と、
前記ＤＣ／ＤＣコンバータの出力電圧を前記第１のサンプリングパルスおよび前記第２のサンプリングパルスでサンプリングし、サンプリングした電圧を保持するサンプルホールド手段と
を有し、
前記サンプルホールド手段の出力電圧を前記誤差検出手段へ供給する
ことを特徴とするＤＣ／ＤＣコンバータの制御回路。
前記第１のサンプリングパルス発生手段が、
前記ＰＷＭ信号の‘H’期間を前記ＰＷＭ信号のサイクルごとに測定する第１のカウンタと、
前記第１のカウンタのカウント値の１／２の値を記憶する第１のレジスタと、
前記第１のカウンタのカウント値が前記第１のレジスタの値と一致したときに前記第１のサンプリングパルスを生成する第１のサンプリングパルス生成手段と
を有し、
前記第２のサンプリングパルス発生手段が、
前記ＰＷＭ信号の‘L’期間を前記ＰＷＭ信号のサイクルごとに測定する第２のカウンタと、
前記第２のカウンタのカウント値の１／２の値を記憶する第２のレジスタと、
前記第２のカウンタのカウント値が前記第２のレジスタの値と一致したときに前記第２のサンプリングパルスを生成する第２のサンプリングパルス生成手段と
を有することを特徴とする請求項３に記載のＤＣ／ＤＣコンバータの制御回路。
基準電圧との比較を行う誤差検出手段の出力に応じてデューティが変化するＰＷＭ信号により導通が制御されるハイサイドスイッチング素子およびローサイドスイッチング素子を備える同期整流型のＤＣ／ＤＣコンバータの制御方法であって、
前記ハイサイドスイッチング素子の導通期間または／および前記ローサイドスイッチング素子の導通期間の中間点で前記ＤＣ／ＤＣコンバータの出力電圧をサンプリングして保持した電圧を、前記誤差検出手段へ供給する
ことを特徴とするＤＣ／ＤＣコンバータの制御方法。