JP2010045076A - 発光素子の形成方法 - Google Patents

Abstract

【課題】良好な平坦性を有する分割面を形成することが可能な発光素子の形成方法を提供する。
【解決手段】この半導体レーザ素子１００（発光素子）の形成方法は、ｎ型ＧａＮ基板６０の表面上に活性層２４を有する半導体素子層２を積層して半導体レーザ素子部２０を形成する工程と、半導体レーザ素子部２０にスクライブ溝７０を形成する工程と、ｐ型Ｇｅ基板１０の半導体レーザ素子部２０が接合される側の表面にスクライブ溝７２を形成する工程と、ｐ型Ｇｅ基板１０と半導体レーザ素子部２０とを接合する工程と、ｐ型Ｇｅ基板１０および半導体レーザ素子部２０を、スクライブ溝７２（溝部７２ａ）およびスクライブ溝７０（クラック７１）に沿って劈開する工程とを備える。
【選択図】図１

Description

本発明は、発光素子の形成方法に関する。

従来、約４０５ｎｍの波長を有する青紫色光を出射する窒化物系化合物半導体からなる半導体チップ（たとえば青紫色半導体レーザ素子など）およびその製造方法が知られている（たとえば、特許文献１参照）。

上記特許文献１には、予め基板の表面に割り溝（第１の割り溝）が形成されたウェハ状態のサファイア基板上に窒化物系化合物半導体を結晶成長させて半導体素子層を形成する工程と、サファイア基板の割り溝に沿ってサファイア基板および半導体素子層を分割することによりウェハのチップ化を行う工程とを備えた窒化ガリウム系化合物半導体チップの製造方法が開示されている。この特許文献１に記載の窒化ガリウム系化合物半導体チップの製造方法では、サファイア基板上に窒化物系化合物半導体が結晶成長する際に、割り溝（第１の割り溝）が形成されていない大部分の領域に成長する半導体層と割り溝が形成された部分に成長する半導体層との結晶性の相違を利用して、素子形成後の半導体素子層がサファイア基板の割り溝の位置で容易に分割されることが可能とされている。なお、割り溝上に成長する半導体層は、割り溝のない領域上の半導体層よりも結晶性が悪く、半導体層は、結晶性の悪い部分から割れやすい性質を有している。また、基板および半導体素子層を分割する工程の前に、割り溝（第１の割り溝）上の半導体層に別な割り溝（第２の割り溝）を形成して結晶性の悪い半導体層の部分を選択的に除去する工程をさらに備えている。これにより、サファイア基板の割り溝（第１の割り溝）のみならず半導体素子層の割り溝（第２の割り溝）も利用して、より容易に、基板および半導体素子層の分割（チップ化）を行うことが可能である。

特開平７−１６９７１５号公報

しかしながら、上記特許文献１に開示された窒化ガリウム系化合物半導体チップの製造方法では、割り溝（第１の割り溝）を有するサファイア基板上の半導体層の結晶性を利用して半導体素子層がサファイア基板に設けられた割り溝の位置で容易に素子分割される一方、半導体素子層の分割面の結晶性は、サファイア基板の割り溝が形成されていない領域に成長する半導体層の結晶性よりも悪いため、素子分割時に、平坦性が求められる半導体レーザ素子の共振器面などを形成する場合、上記の製造方法では良好な平坦性を有する分割面を形成しにくいという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、良好な平坦性を有する分割面を形成することが可能な発光素子の形成方法を提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の一の局面による発光素子の形成方法は、成長用基板の表面上に発光層を有する半導体素子層を形成する工程と、半導体素子層に劈開導入用溝を形成する工程と、支持基板の半導体素子層が接合される側の表面に分割用溝を形成する工程と、支持基板と半導体素子層とを接合する工程と、支持基板および半導体素子層を、分割用溝および劈開導入用溝に沿って分割する工程とを備える。

この発明の一の局面による発光素子の形成方法では、上記のように、成長用基板の表面上に半導体素子層を形成する工程と、半導体素子層に劈開導入用溝を形成する工程と、分割用溝が形成された支持基板と半導体素子層とを接合する工程と、支持基板および半導体素子層を分割用溝および劈開導入用溝に沿って分割する工程とを備えることによって、成長用基板上に均質で良好な結晶性を有するように形成された半導体素子層を劈開導入用溝に沿って支持基板とともに分割することができるので、半導体素子層の分割面を劈開面からなるように形成することができる。これにより、半導体素子層に良好な平坦性を有する分割面が形成された発光素子を得ることができる。

上記一の局面による発光素子の形成方法において、好ましくは、分割用溝および劈開導入用溝は、共に、支持基板および半導体素子層を分割する際の分割面内に形成される。このように構成すれば、接合後の支持基板と半導体素子層とを略同じ位置において分割することができるので、支持基板の分割面と半導体素子層の分割面とがずれた状態で分割される場合と異なり、接合状態にある支持基板と半導体素子層とを容易に分割することができる。

上記一の局面による発光素子の形成方法において、好ましくは、劈開導入用溝を形成する工程は、半導体素子層に破線状の劈開導入用溝を形成する工程を含む。このように構成すれば、各々の劈開導入用溝の端部を起点とするとともに、隣接する劈開導入用溝間を繋ぐようなクラックを半導体素子層の表面近傍に形成することができる。これにより、半導体素子層はクラックを起点として劈開されるので、良好な平坦性を有する分割面を容易に形成することができる。

上記一の局面による発光素子の形成方法において、好ましくは、半導体素子層に劈開導入用溝を形成する工程は、支持基板と半導体素子層とを接合する工程に先立って行われ、分割用溝を形成する工程は、支持基板と半導体素子層とを接合する工程の後に行われる。このように構成すれば、予め劈開導入用溝が形成された半導体素子層に支持基板を接合した状態で、支持基板に劈開導入用溝が形成された位置に対応するように分割用溝を形成することができる。この結果、接合後の支持基板と半導体素子層とを略同じ位置において確実に分割することができる。

上記一の局面による発光素子の形成方法において、好ましくは、支持基板に分割用溝を形成する工程は、支持基板と半導体素子層とを接合する工程に先立って行われ、半導体素子層に劈開導入用溝を形成する工程は、支持基板と半導体素子層とを接合する工程の後に、成長用基板が除去された側の半導体素子層の表面に劈開導入用溝を形成する工程を含む。このように構成すれば、予め分割用溝が形成された支持基板に半導体素子層を接合した状態で、半導体素子層に劈開導入用溝を形成することができるので、半導体素子層に分割用溝が形成された位置に対応するように劈開導入用溝を形成することができる。この結果、接合後の支持基板と半導体素子層とを略同じ位置において確実に分割することができる。

上記一の局面による発光素子の形成方法において、好ましくは、半導体素子層に劈開導入用溝を形成する工程および支持基板に分割用溝を形成する工程は、共に、支持基板と半導体素子層とを接合する工程に先立って行われ、支持基板と半導体素子層とを接合する工程は、支持基板の分割用溝が形成される側の表面と、半導体素子層の劈開導入用溝が形成される側の表面とを接合することにより支持基板と半導体素子層とを接合する工程を含む。このように構成すれば、支持基板の分割用溝と半導体素子層の劈開導入用溝とが向き合った状態で支持基板と半導体素子層とを接合することができるので、分割用溝の位置と劈開導入用溝の位置とを確実に対応させて支持基板と半導体素子層とを接合することができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態による形成方法を用いて形成した半導体レーザ素子の構造を示した斜視図である。まず、図１を参照して、第１実施形態による半導体レーザ素子１００の構造について説明する。なお、第１実施形態では、発光素子の一例である半導体レーザ素子の形成方法に本発明を適用した場合について説明する。

本発明の第１実施形態による形成方法を用いて形成した半導体レーザ素子１００では、図１に示すように、共振器端面１００ａに略平行な方向（Ｂ方向）に約４００μｍの長さを有するとともに半導体層の積層方向（Ｃ１方向）に約１００μｍの厚みを有するｐ型Ｇｅ基板１０の表面上に、約１．３μｍの厚みを有する半導体レーザ素子部２０が、導電性を有する融着層１を介して接合された構造を有している。なお、ｐ型Ｇｅ基板１０は、本発明の「支持基板」の一例である。また、半導体レーザ素子部２０は、発振波長が約４００ｎｍ帯のＧａＮ系化合物半導体層により構成されている。

また、半導体レーザ素子１００は、図１に示すように、共振器長（Ａ方向の長さ）が、約８００μｍを有するとともに、共振器方向（Ａ方向）の両端部に、ｐ型Ｇｅ基板１０の主表面（上面）に対して略垂直な一対の共振器端面１００ａが形成されている。

ここで、第１実施形態では、ｐ型Ｇｅ基板１０のＡ方向の端面１０ａの両端部には、端面１０ａと異なる端面１０ｂを有する段差部１０ｃがそれぞれ形成されている。この段差部１０ｃは、後述する製造プロセスにおいて、ウェハ状態のｐ型Ｇｅ基板１０をＢ方向に分割（バー状劈開）する際の分割用溝（スクライブ溝７２）が、分割後にｐ型Ｇｅ基板１０に残された部分である。また、ｐ型Ｇｅ基板１０のＢ方向の端面１０ｄには、Ａ方向に延びる段差部１０ｅが形成されている。この段差部１０ｅについても、バー状態のｐ型Ｇｅ基板１０をＡ方向に分割（チップ化）する際の分割用溝（素子分割用溝７３）が、分割後にｐ型Ｇｅ基板１０に残された部分である。

また、半導体レーザ素子１００の共振器端面１００ａには、製造プロセスにおける端面コート処理により、ＡｌＮ膜やＡｌ_２Ｏ_３膜などからなる誘電体多層膜（図示せず）が形成されている。

また、半導体レーザ素子部２０には、図１に示すように、約０．２μｍの厚みを有するアンドープ単結晶Ａｌ_０．１Ｇａ_０．９Ｎからなる下地層２１の下面上に、約１μｍの厚みを有するＳｉドープ単結晶Ａｌ_０．２Ｇａ_０．８Ｎからなるｎ型層２２と、約１．５μｍの厚みを有するＳｉドープ単結晶Ａｌ_０．３Ｇａ_０．７Ｎからなるｎ型クラッド層２３とが形成されている。また、ｎ型クラッド層２３の下面上には、約２ｎｍの厚みを有するアンドープ単結晶Ａｌ_０．１Ｇａ_０．９Ｎからなる井戸層（図示せず）と約２０ｎｍの厚みを有するアンドープＡｌ_０．２Ｇａ_０．８Ｎからなる障壁層（図示せず）とが２層ずつ交互に積層されたＭＱＷ構造を有する活性層２４が形成されている。なお、活性層２４は、本発明の「発光層」の一例である。

また、活性層２４の下面上には、約２５ｎｍの厚みを有するアンドープ単結晶Ａｌ_０．４Ｇａ_０．６Ｎからなるキャリアブロック層２５と、約４００ｎｍの厚みを有するＭｇドープ単結晶Ａｌ_０．３Ｇａ_０．７Ｎからなるｐ型クラッド層２６とが形成されている。なお、ｐ型クラッド層２６は、Ｂ方向の略中央部に形成されるとともに下方（Ｃ１方向）に突出する凸部と、凸部の両側に延びる平坦部とを有している。このｐ型クラッド層２６の凸部によって、活性層２４の部分に光導波路を構成するためのリッジ部５０が形成されている。また、リッジ部５０は、Ｂ方向に約２μｍの幅を有するとともに、Ａ方向に沿って延びるように形成されている。また、ｐ型クラッド層２６の凸部の下面上には、約５ｎｍの厚みを有するＭｇドープ単結晶Ａｌ_０．１Ｇａ_０．９Ｎからなるｐ側コンタクト層２７が形成されている。

また、ｐ型クラッド層２６の平坦部の下面とリッジ部５０の側面（ｐ型クラッド層２６の凸部およびｐ側コンタクト層２７の両側面）とを覆うように約４５ｎｍの厚みを有するＳｉＯ_２からなる電流ブロック層２８が形成されている。また、ｐ側コンタクト層２７の下面上には、ｐ側コンタクト層２７から近い順に、約３ｎｍの厚みを有するＰｄ層および約１０ｎｍの厚みを有するＡｕ層からなるｐ側オーミック電極２９が形成されている。また、ｐ側オーミック電極２９および電流ブロック層２８の下面のｐ側オーミック電極２９側を覆うように、約３０ｎｍの厚みを有するＴｉ層、約１００ｎｍの厚みを有するＰｄ層および約３００ｎｍの厚みを有するＡｕ層からなるｐ側パッド電極３０が形成されている。また、下地層２１の上面上には、下地層２１から近い順に、約６ｎｍの厚みを有するＡｌ層、約１０ｎｍの厚みを有するＰｄ層および約３００ｎｍの厚みを有するＡｕ層からなるｎ側電極３１が形成されている。

また、ｐ型Ｇｅ基板１０の上面上には、ｐ型Ｇｅ基板１０から近い順に、約１５０ｎｍの厚みを有するＮｉ層、約３００ｎｍの厚みを有するＡｕ層および約１μｍの厚みを有するＡｕ−Ｇｅ１２％合金層からなるオーミック電極層１１が形成されている。また、ｐ型Ｇｅ基板１０の下面上には、ｐ型Ｇｅ基板１０から近い順に、約１００ｎｍの厚みを有するＮｉ層および約３００ｎｍの厚みを有するＡｕ層からなるアノード側電極１２が形成されている。

また、融着層１は、ｐ側パッド電極３０から近い順に、約１μｍの厚みを有するＡｕ−Ｇｅ１２％合金層、約３μｍの厚みを有するＡｕ−Ｓｎ９０％合金層および約１μｍの厚みを有するＡｕ−Ｇｅ１２％合金層が積層されている。これにより、半導体レーザ素子１００では、半導体レーザ素子部２０側のｐ側パッド電極３０とｐ型Ｇｅ基板１０側のオーミック電極層１１とが融着層１を介して接合されている。

図２〜図１４は、図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための図である。次に、図１〜図１４を参照して、第１実施形態による半導体レーザ素子１００の製造プロセスについて説明する。

まず、図２に示すように、減圧ＭＯＣＶＤ法を用いて、ｎ型ＧａＮ基板６０の上面上に、剥離層６１、下地層２１、ｎ型層２２、ｎ型クラッド層２３、活性層２４、キャリアブロック層２５、ｐ型クラッド層２６およびｐ側コンタクト層２７を順次積層して半導体素子層２を形成する。なお、ｎ型ＧａＮ基板６０は、本発明の「成長用基板」の一例である。

なお、成長用基板として用いるｎ型ＧａＮ基板６０には、図２に示すように、厚み方向（Ｃ２方向）に延びるとともに、Ｂ方向に約４００μｍの間隔でストライプ状に配置される結晶欠陥の多い欠陥集中領域６０ａが複数設けられている。このｎ型ＧａＮ基板６０は、所定の領域（欠陥集中領域６０ａ）に結晶欠陥を集中して形成することにより、欠陥集中領域６０ａ以外の広い領域の結晶欠陥を低減させた基板である。この結果、図２に示すように、結晶成長後の半導体素子層２は、欠陥集中領域６０ａ上に、半導体素子層２内に結晶欠陥を伴いながら結晶成長した領域２ａと、半導体素子層２内に結晶欠陥を伴わずに結晶成長した略平坦な領域２ｂとが形成される。

ここで、第１実施形態の製造プロセスでは、図３および図４に示すように、ｎ型ＧａＮ基板６０（図４参照）上の半導体素子層２に、レーザスクライブ法を用いて、Ｂ方向に略直線状に延びる破線状のスクライブ溝７０を形成する。具体的には、約８０μｍの長さを有する溝部７０ａが約３２０μｍの間隔を隔ててＢ方向に延びるようにスクライブ溝７０を破線状に形成するとともに、Ａ方向に約８００μｍ（図３参照）の間隔を隔ててスクライブ溝７０を複数形成する。また、溝部７０ａの部分が、半導体素子層２の表面の領域２ａに対応するようにスクライブ溝７０を形成する。

なお、上記レーザスクライブでは、約２００ｍＷの出力に調整されたレーザ光を、半導体素子層２の上方から半導体素子層２の表面に向かって非接触の状態でＢ方向に約５ｍｍ／ｓの走査速度にて照射する。また、レーザ光の焦点位置をジャストフォーカスの状態（レンズにより集光されたレーザ光の焦点が、溝部７０ａが形成される半導体素子層２の位置に調整された状態）にしてスクライブ溝７０を形成する。この結果、図４に示すように、約３μｍの厚みに形成された半導体素子層２には、ｎ型ＧａＮ基板６０の内部まで達する深さを有するスクライブ溝７０が形成される。これにより、図３に示すように、Ｂ方向に隣接する溝部７０ａの端部７０ｂを起点として溝部７０ａ間の半導体素子層２の部分に、略直線状のクラック７１（破線で示す）が形成される。またクラック７１は、Ｂ方向に約３２０μｍの長さを有し、半導体素子層２の表面の領域２ｂに対応するように形成される。なお、スクライブ溝７０は、本発明の「劈開導入用溝」の一例である。ここで、上述した半導体素子層２にクラック７１を形成する工程は、半導体素子層２を積層した直後に行っているが、後述する支持基板側の準備工程（ｐ型Ｇｅ基板１０上にオーミック電極層１１および融着層１ａを形成する工程）が完了するまでに、半導体素子層２にクラック７１を形成するようにしてもよい。

その後、図５に示すように、半導体素子層２にＡ方向に延びる複数の凹部８０（Ｂ方向の溝幅は約１００μｍ）を形成することにより、結晶欠陥の多い領域２ａ（図４参照）の部分と領域２ａの両側の領域２ｂの一部とを除去する。この結果、半導体素子層２は、凹部８０によってＢ方向に分離されて各々が短冊状に形成される。

なお、上記工程を備えることによって、結晶欠陥による内部応力の発生や半導体層の平坦性の低下が抑制された半導体素子層２（領域２ｂの部分）を用いて半導体レーザ素子部を形成することが可能となる。

その後、ｐ型クラッド層２６の部分からＣ２方向に凸形状を有するとともにＡ方向にストライプ状に延びるリッジ部５０（図５参照）を形成する。その後、プラズマＣＶＤ法を用いて電流ブロック層２８を形成するとともに、真空蒸着法を用いて、ｐ側オーミック電極２９とｐ側パッド電極３０とを形成する。

その後、ｐ側パッド電極３０上に、後述する支持基板（ｐ型Ｇｅ基板１０）を接合するための接着層として、Ａｕ−Ｇｅ１２％合金層、Ａｕ−Ｓｎ９０％合金層およびＡｕ−Ｇｅ１２％合金層の３層をこの順に積層して約４μｍの合計厚みを有する融着層１を予め形成する。このようにして、ｎ側電極３１を除いたウェハ状態のｎ型ＧａＮ基板６０上にＡ方向に短冊状に延びる複数の半導体レーザ素子部２０が形成される。

次に、図６に示すように、支持基板として用いるｐ型Ｇｅ基板１０の上面上の所定の領域に、電子ビーム蒸着法（ＥＢ法）により、Ａ方向に短冊状に延びるオーミック電極層１１をＢ方向に約４００μｍの周期で複数形成する。なお、オーミック電極層１１は、ｐ型Ｇｅ基板１０のＢ方向に約３２０μｍの幅を有するように形成される。その後、各々のオーミック電極層１１上に、約１μｍの厚みを有するＡｕ−Ｇｅ１２％合金層からなる融着層１ａを予め形成する。

そして、図７および図８に示すように、ｎ型ＧａＮ基板６０側に形成された半導体レーザ素子部２０のｐ側パッド電極３０側と、ｐ型Ｇｅ基板１０側に形成されたオーミック電極層１１とを対向させながら、温度約２９５℃、荷重約１００Ｎ／ｃｍ^２の条件下で融着層１および１ａを溶融させて接合する。この際、第１実施形態の製造プロセスでは、図７に示すように、ｐ型Ｇｅ基板１０のＢ方向に隣接するオーミック電極層１１間の領域１０ｆの部分とｎ型ＧａＮ基板６０に形成されているスクライブ溝７０（溝部７０ａ（破線枠内））の位置とが、Ｂ方向に略一致するように半導体レーザ素子部２０とｐ型Ｇｅ基板１０とを接合する。

その後、図９に示すように、Ｎｄ：ＹＡＧレーザ光の第２高調波（波長：約５３２ｎｍ）を、約５００ｍＪ／ｃｍ^２〜約２０００ｍＪ／ｃｍ^２のエネルギ密度に調整した上で、ｎ型ＧａＮ基板６０の下面側からｎ型ＧａＮ基板６０に向けて断続的（パルス状）に照射する。なお、レーザ光は、リッジ部５０の延びる方向と平行にｎ型ＧａＮ基板６０の下面側の全域にわたって走査速度が約５ｍｍ／ｓで照射される。そして、レーザ光の照射により、内部に積層された剥離層６１（破線で示す）の結晶結合が全面的にまたは局所的に破壊される。これにより、ｎ型ＧａＮ基板６０が、剥離層６１の破壊領域に沿って、半導体レーザ素子部２０側からＣ１方向に剥離される。なお、レーザ光は、ＧａＮを透過し、剥離層６１で吸収される波長であれば、ＹＡＧレーザ光以外の他のレーザ光源を用いてもよい。また、Ｃ１方向に剥離されたｎ型ＧａＮ基板６０は、表面処理を行うことにより、再び成長用基板として利用される。

その後、図１０に示すように、半導体レーザ素子部２０の下面側に露出した厚さ約３μｍを有する下地層２１を、表面の清浄化を目的としてエッチング加工により約０．２μｍの厚さに形成する。その後、下地層２１の下面上に、真空蒸着法を用いてｎ側電極３１を形成する。また、ｐ型Ｇｅ基板１０の上面上に、真空蒸着法を用いてアノード側電極１２を形成する。このようにして、ｐ型Ｇｅ基板１０側に貼り替えられたウェハ状態の半導体レーザ素子１００が形成される。

ここで、第１実施形態の製造プロセスでは、図１０および図１１に示すように、半導体レーザ素子部２０が接合された側のｐ型Ｇｅ基板１０の表面（領域１０ｆの部分）に、レーザスクライブ法を用いて、Ｂ方向に略直線状に延びるスクライブ溝７２を形成する。具体的には、約１００μｍの溝部７２ａが約３００μｍの間隔を隔ててＢ方向に延びるようにスクライブ溝７２を破線状に形成するとともに、Ａ方向に約８００μｍの間隔を隔ててスクライブ溝７２を複数形成する。これにより、図１０に示すように、スクライブ溝７２は、溝部７２ａ（破線枠内）の部分が、半導体レーザ素子部２０が接合されていないｐ型Ｇｅ基板１０の領域１０ｆの部分に対応するように形成される。また、半導体レーザ素子部２０の半導体素子層２（図３参照）の部分に形成されているクラック７１のＡ方向の位置と略一致するようにスクライブ溝７２を形成する。これにより、図１１に示すように、半導体レーザ素子部２０のクラック７１とｐ型Ｇｅ基板１０の溝部７２ａとがＢ方向に沿って略直線状に並び、この後の工程で、この線に沿って分割面（端面１０ａおよび共振器端面１００ａ（図１参照））が形成される。なお、スクライブ溝７２は、本発明の「分割用溝」の一例である。

また、上記レーザスクライブにおいて、第１実施形態の製造プロセスでは、まず、第１回目の照射として、約１８０ｍＷの出力に調整されたレーザ光を、ｐ型Ｇｅ基板１０の上方からｐ型Ｇｅ基板１０（領域１０ｆ）の表面に向かって非接触の状態でＢ方向に約５ｍｍ／ｓの走査速度にて照射する。この際、レーザ光の焦点を「＋３０μｍ」の状態（レンズにより集光されたレーザ光の焦点が、溝部７２ａが形成されるｐ型Ｇｅ基板１０の表面から半導体素子層２側に約３０μｍの位置に調整された状態）にする。これにより、レーザ光が照射された破線状の部分のｐ型Ｇｅ基板１０が溶融して溝部７２ａが形成される。なお、Ｇｅは約９５９℃の融点を有するので、溝部７２ａの内側面には、溶融したＧｅの一部（図示せず）が付着する。

その後、第１実施形態の製造プロセスでは、再度、第２回目の照射として、約１８０ｍＷの出力に調整されたレーザ光を、Ｂ方向に第１回目の走査速度（約５ｍｍ／ｓ）よりも大きい約１０ｍｍ／ｓの走査速度と「＋３５μｍ」のレーザ光焦点の状態（焦点がｐ型Ｇｅ基板１０の表面から半導体素子層２側に約３５μｍの位置である状態）とに調整して、溝部７２ａの部分に照射する。これにより、溶融したＧｅの付着物が破線状の溝部７２ａの内側面から完全に除去される。

その後、図１２に示すように、刃状治具９０をスクライブ溝７２（図１１参照）の形成された位置にＢ方向に沿ってｐ型Ｇｅ基板１０の下面側（アノード側電極１２側）からウェハに当接させるとともに、ウェハの上面側（半導体レーザ素子部２０側）が開くように荷重を印加することによって、ウェハをスクライブ溝７２の位置でＢ方向に沿って劈開する。これにより、ウェハは、図１１に示した半導体レーザ素子部２０のクラック７１とｐ型Ｇｅ基板１０の溝部７２ａとの水平方向（Ａ方向）の位置が揃った状態でＡ方向に分割されて、一対の共振器端面１００ａを有するバー状態の半導体レーザ素子１００（図１２参照）が形成される。また、バー状態の半導体レーザ素子１００に対して、端面コート処理を行う。これにより、共振器端面１００ａには、ＡｌＮ膜やＡｌ_２Ｏ_３膜などからなる誘電体多層膜（図示せず）が形成される。

次に、図１３に示すように、レーザスクライブ法を用いて、バー状態のウェハ（半導体レーザ素子１００）のｐ型Ｇｅ基板１０の裏面側（アノード側電極１２側）から、Ｂ方向に約４００μｍの間隔で、リッジ部５０の延びる方向（Ａ方向）に沿って約４０μｍの深さを有する素子分割用溝７３を形成する。その際、一対の共振器端面１００ａから素子の内側方向（Ａ方向）に約１５μｍの距離を隔てて約７７０μｍの長さを有する素子分割用溝７３を形成する。なお、素子分割用溝７３を形成するレーザスクライブには、上述のスクライブ溝７２（図１１参照）を形成した場合と同様のレーザ照射条件を適用する。

この状態で、図１４に示すように、刃状治具９１を素子分割用溝７３の形成された位置にＡ方向に沿ってｐ型Ｇｅ基板１０の下面側（半導体レーザ素子部２０が接合されている側のｐ型Ｇｅ基板１０の表面）からバー状態のウェハに当接させるとともに、バー状態のウェハの裏面側（アノード側電極１２側）が開くように荷重を印加することにより、バー状態のウェハを、素子分割用溝７３の位置でＡ方向に沿って分割する。これにより、バー状態のウェハが、図１に示すように、Ｂ方向に約４００μｍの幅（ｐ型Ｇｅ基板１０の幅）およびＡ方向に約８００μｍの長さ（共振器長）を有するレーザチップに分割されて、半導体レーザ素子１００が多数形成される。

第１実施形態による半導体レーザ素子の製造プロセスでは、上記のように、ｎ型ＧａＮ基板６０の表面上に半導体素子層２を形成する工程と、半導体素子層２にスクライブ溝７０を形成する工程と、スクライブ溝７２が形成されたｐ型Ｇｅ基板１０と半導体レーザ素子部２０（半導体素子層２）とを接合する工程と、ｐ型Ｇｅ基板１０および半導体レーザ素子部２０をスクライブ溝７２およびスクライブ溝７０に沿ってバー状に劈開する工程とを備えることによって、ｎ型ＧａＮ基板６０上に均質で良好な結晶性を有するように形成された半導体素子層２をスクライブ溝７０に沿ってｐ型Ｇｅ基板１０とともにバー状に分割することができるので、半導体レーザ素子部２０（半導体素子層２）の分割面（共振器端面１００ａ）を劈開面からなるように形成することができる。これにより、半導体レーザ素子部２０に良好な平坦性を有する共振器端面１００ａが形成された半導体レーザ素子１００を得ることができる。また、半導体レーザ素子部２０に平坦性を有する共振器端面１００ａを形成することができるので、平坦性が良好でない共振器端面を有する半導体レーザ素子とは異なり、レーザ光の出射効率の低下が抑制された半導体レーザ素子１００を得ることができる。

また、第１実施形態による半導体レーザ素子の製造プロセスでは、スクライブ溝７０（クラック７１）およびスクライブ溝７２を、共に、ｐ型Ｇｅ基板１０および半導体レーザ素子部２０を分割する際の分割面（端面１０ａおよび共振器端面１００ａ）内に形成することによって、接合後のｐ型Ｇｅ基板１０と半導体レーザ素子部２０とをＡ方向の略同じ位置にてバー状劈開することができるので、ｐ型Ｇｅ基板１０の分割面（端面１０ａ）と半導体レーザ素子部２０の分割面（共振器端面１００ａ）とがずれた状態で分割される場合と異なり、接合状態にあるｐ型Ｇｅ基板１０と半導体レーザ素子部２０とを容易に劈開して分割することができる。

また、第１実施形態による半導体レーザ素子の製造プロセスでは、スクライブ溝７０を形成する工程が、半導体素子層２に溝部７０ａを有する破線状のスクライブ溝７０を形成する工程を含むことによって、各々の溝部７０ａの端部７０ｂを起点とするとともに、隣接する溝部７０ａ間を繋ぐようなクラック７１を半導体素子層２に形成することができる。これにより、半導体素子層２はクラック７１を起点として劈開されるので、良好な平坦性を有する共振器端面１００ａを半導体レーザ素子１００に容易に形成することができる。

また、第１実施形態による半導体レーザ素子の製造プロセスでは、半導体素子層２にスクライブ溝７０を形成する工程を、ｐ型Ｇｅ基板１０と半導体レーザ素子部２０（半導体素子層２）とを接合する工程に先立って行うとともに、スクライブ溝７２を形成する工程を、ｐ型Ｇｅ基板１０と半導体レーザ素子部２０とを接合する工程の後に行うことによって、スクライブ溝７０により予めクラック７１が形成されている半導体レーザ素子部２０にｐ型Ｇｅ基板１０を接合した状態で、ｐ型Ｇｅ基板１０の領域１０ｆにクラック７１が形成された位置に対応するようにスクライブ溝７２を形成することができる。この結果、接合後のｐ型Ｇｅ基板１０と半導体レーザ素子部２０とを共振器方向（Ａ方向）の略同じ位置において確実に分割することができる。

また、第１実施形態による半導体レーザ素子の製造プロセスでは、ｐ型Ｇｅ基板１０と半導体レーザ素子部２０（半導体素子層２）とを接合する工程が、ｐ型Ｇｅ基板１０のスクライブ溝７２が形成される側の表面と、半導体素子層２のスクライブ溝７０が形成される側の表面とを接合することによりｐ型Ｇｅ基板１０と半導体レーザ素子部２０とを接合する工程を含むことによって、半導体素子層２のスクライブ溝７０（クラック７１）が形成されている位置に対応する位置のｐ型Ｇｅ基板１０の表面（領域１０ｆ）にスクライブ溝７２を形成することができるので、ｐ型Ｇｅ基板１０と半導体レーザ素子部２０との接合後の状態を、スクライブ溝７０の位置にスクライブ溝７２が確実に対応した状態となるようにすることができる。

また、第１実施形態による半導体レーザ素子の製造プロセスでは、ｐ型Ｇｅ基板１０の表面にスクライブ溝７２および素子分割用溝７３を形成する工程が、レーザスクライブ法によりｐ型Ｇｅ基板１０の表面に２回にわたってそれぞれ形成する工程を含むことによって、半導体レーザ素子用の基板としては融点の低い（約９５９℃）比較的柔らかい材質からなるｐ型Ｇｅ基板１０にスクライブ溝７２および素子分割用溝７３を形成する場合であっても、レーザ光の照射条件（走査速度や焦点距離や照射回数など）を適宜調整して複数回レーザ光を照射することによって、スクライブ溝７２および素子分割用溝７３を適切に形成することができる。

（第２実施形態）
図１５は、本発明の第２実施形態による形成方法を用いて形成した半導体レーザ素子の構造を示した斜視図である。図１６〜図２２は、図１５に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための図である。図１５〜図２２を参照して、この第２実施形態では、上記第１実施形態の製造プロセスと異なり、表面の所定の領域に予めスクライブ溝７５が形成されたｐ型Ｇｅ基板１０と、ウェハ状態の半導体レーザ素子部２２０とを接合して半導体レーザ素子２００を形成する場合について説明する。なお、スクライブ溝７５は、本発明の「分割用溝」の一例である。

本発明の第２実施形態による形成方法を用いて形成した半導体レーザ素子２００では、図１５に示すように、ｐ型Ｇｅ基板１０の表面上に、半導体レーザ素子部２２０が融着層１を介して接合されている。また、半導体レーザ素子２００は、ｐ型Ｇｅ基板１０のＢ方向の長さ（約４００μｍ）と半導体レーザ素子部２２０のＢ方向の長さとが略同一であるように形成されている。

ここで、第２実施形態では、ｐ型Ｇｅ基板１０のＡ方向の端面１０ａには、端面１０ａと異なる端面１０ｂがＢ方向に延びるように形成されている。この端面１０ｂは、後述する製造プロセスにおいて、ウェハ状態のｐ型Ｇｅ基板１０をＢ方向に分割（バー状劈開）する際の分割用溝（スクライブ溝７５）が、分割後にｐ型Ｇｅ基板１０に残された部分である。また、半導体レーザ素子部２２０の共振器端面１００ａには、共振器端面１００ａと異なる端面２２０ａがＢ方向に延びるように形成されている。この端面２２０ａは、後述する製造プロセスにおいて、ウェハ状態の半導体レーザ素子部２２０をＢ方向に分割（バー状劈開）する際の分割用溝（スクライブ溝７６（溝部７６ａ））が、分割後に半導体レーザ素子部２２０に残された部分である。なお、半導体レーザ素子２００のその他の構造は、上記第１実施形態と同様である。

次に、図２、図６、図１１〜図１３および図１５〜図２２を参照して、第２実施形態による半導体レーザ素子２００の製造プロセスについて説明する。

ここで、第２実施形態による製造プロセスでは、図１６に示すように、ｐ型Ｇｅ基板１０の表面に、数百μｍの厚みを有するＳｉＯ_２からなる保護膜９２をＣ２方向に形成した後に、レーザスクライブ法を用いて、Ａ方向に約８００μｍの間隔を隔ててＢ方向に略直線状に連続的（実線の状態）に延びるスクライブ溝７５を複数形成する。なお、スクライブ溝７５は連続的であるのがより好ましいが、破線状に形成してもよい。なお、スクライブ溝７５を形成するレーザスクライブには、上記第１実施形態においてｐ型Ｇｅ基板１０にスクライブ溝７２（図１１参照）を形成した場合と同様のレーザ照射条件を適用する。

また、図１７に示すように、ｐ型Ｇｅ基板１０の表面にスクライブ溝７５を形成する際、レーザスクライブにより溶融したＧｅがデブリ９３（溶融したｐ型Ｇｅ基板１０の微細な破片が飛散して固化した異物）となってスクライブ溝７５近傍の保護膜９２の表面などに再付着する。したがって、第２実施形態による製造プロセスでは、まず、機械研磨やエッチングによってデブリ９３および保護膜９２の表層部を除去する。その後、リン酸系のエッチング液などによるウェットエッチングにより、残りの保護膜９２をすべて除去する。これにより、Ｂ方向に延びるスクライブ溝７５が形成され、かつ、表面からデブリ９３や保護膜９２などが完全に除去された平坦性を有するｐ型Ｇｅ基板１０が得られる。

その後、図６および図１８に示すように、ｐ型Ｇｅ基板１０として用いるｐ型Ｇｅ基板１０の上面上の所定の領域に、電子ビーム蒸着法（ＥＢ法）により、Ａ方向に短冊状に延びるオーミック電極層１１をＢ方向に約４００μｍの周期で複数形成する。なお、図１８は、図６の１０００−１０００線におけるｐ型Ｇｅ基板１０およびオーミック電極層１１のＡ方向に沿った断面図を示している。その後、各々のオーミック電極層１１上に融着層１ａを予め形成する。

また、図２に示すように、ｎ型ＧａＮ基板６０上に半導体素子層２を形成するとともに、上記第１実施形態と同様の製造プロセスを用いてリッジ部５０を形成することにより、ウェハ状態の半導体レーザ素子部２２０（図１９参照）を形成する。この際、第２実施形態では、図１９に示すように、Ｂ方向に約４００μｍの周期で形成されたリッジ部５０を有するウェハ状態の半導体レーザ素子部２２０が形成される。

その後、図１９に示すように、半導体レーザ素子部２２０のｐ側パッド電極３０側と、ｐ型Ｇｅ基板１０側に形成されたオーミック電極層１１とを対向させながら、温度約２９５℃、荷重約１００Ｎ／ｃｍ^２の条件下で接合する。さらに、Ｎｄ：ＹＡＧレーザ光の第２高調波を照射することにより剥離層６１（破線で示す）を蒸発させて、半導体レーザ素子部２２０からｎ型ＧａＮ基板６０をＣ１方向に剥離する。

その後、図２０および図２１に示すように、半導体レーザ素子部２２０の表面に露出した厚さ約３μｍの下地層２１（図１９参照）を、表面の清浄化を目的としてエッチング加工により約０．２μｍの厚さに形成するとともに、下地層２１の下面上に、真空蒸着法を用いてｎ側電極３１を形成する。その後、半導体レーザ素子部２２０のｎ側電極３１の表面に、レーザスクライブ法を用いて、Ｂ方向に略直線状に延びる破線状のスクライブ溝７６を形成する。

ここで、第２実施形態の製造プロセスでは、図２１に示すように、ｐ型Ｇｅ基板１０に形成されているスクライブ溝７５のＡ方向の位置に略一致するようにスクライブ溝７６を形成する。なお、図２１は、図２０のスクライブ溝７６が形成されるＡ方向の位置における接合後のＢ方向の断面を示している。なお、スクライブ溝７６は、本発明の「劈開導入用溝」の一例である。

また、第２実施形態の製造プロセスでは、図２０に示すように、約８０μｍの溝部７６ａが約３２０μｍの間隔を隔ててＢ方向に延びるようにスクライブ溝７６を破線状に形成するとともに、Ａ方向に約８００μｍの間隔を隔ててスクライブ溝７６を複数形成する。また、溝部７６ａの部分が、半導体素子層２の表面の領域２ａ（図２１参照）に対応するようにスクライブ溝７６を形成する。なお、スクライブ溝７６を形成するレーザスクライブには、上記第１実施形態において半導体素子層２にスクライブ溝７０（図２参照）を形成した場合と同様のレーザ照射条件を適用する。

この結果、図２１に示すように、約１．３μｍの厚みに形成された半導体レーザ素子部２２０には、厚み方向に貫通するようなスクライブ溝７６（溝部７６ａ（破線枠内））が形成される。これにより、図２０に示すように、Ｂ方向に隣接する溝部７６ａの端部７６ｂを起点として溝部７６ａ間の半導体レーザ素子部２２０の部分に、略直線状のクラック７７（破線で示す）が形成される。またクラック７７は、Ｂ方向に約３２０μｍの長さを有し、半導体素子層２の領域２ｂ（図２１参照）に対応するように形成される。また、ｐ型Ｇｅ基板１０側のスクライブ溝７５（図２１参照）のＡ方向の位置に対応するようにスクライブ溝７６を形成しているので、半導体レーザ素子部２２０に形成されたクラック７７とｐ型Ｇｅ基板１０側のスクライブ溝７５とがＢ方向に沿って略直線状に並ぶ。

その後、図１２に示すように、刃状治具９０をスクライブ溝７６（図２０参照）の形成された位置にＢ方向に沿ってｐ型Ｇｅ基板１０の下面側（アノード側電極１２側）からウェハに当接させるとともに、ウェハの上面側（半導体レーザ素子部２２０側）が開くように荷重を印加することによって、ウェハを、スクライブ溝７６の位置（図２０参照）でＢ方向に沿って劈開する。これにより、ウェハは、図２０に示した半導体レーザ素子部２２０側のクラック７７とｐ型Ｇｅ基板１０側のスクライブ溝７５との水平方向（Ａ方向）の位置が揃った状態でＡ方向に分割されて、一対の共振器端面１００ａを有するバー状態の半導体レーザ素子２００（図１２参照）が形成される。

次に、図１３に示すように、レーザスクライブ法を用いて、バー状態のウェハのｐ型Ｇｅ基板１０の裏面側（アノード側電極１２側）から、Ｂ方向に約４００μｍの間隔で、リッジ部５０の延びる方向（Ａ方向）に約４０μｍの深さを有する素子分割用溝７３を形成する。その際、一対の共振器端面１００ａから素子の内側方向（Ａ方向）に約１５μｍの距離を隔てて約７７０μｍの長さを有する素子分割用溝７３を形成する。これにより、共振器端面１００ａには素子分割用溝７３が形成されないので、共振器端面１００ａはレーザスクライブの影響を直接的に受けない。また、素子分割用溝７３を形成するレーザスクライブには、上述のスクライブ溝７５（図１８参照）を形成した場合と同様のレーザ照射条件を適用する。

この状態で、図２２に示すように、刃状治具９１を素子分割用溝７３の形成された位置にＡ方向に沿って下面側（半導体レーザ素子部２２０が接合されている側のｐ型Ｇｅ基板１０の表面）からバー状態のウェハに当接させるとともに、バー状態のウェハの裏面側（アノード側電極１２側）が開くように荷重を印加することにより、バー状態のウェハを、素子分割用溝７３の位置でＡ方向に沿って分割する。これにより、バー状態のウェハが、図１５に示すように、Ｂ方向に約４００μｍの幅およびＡ方向に約８００μｍの長さ（共振器長）を有するレーザチップに分割されて、半導体レーザ素子２００が多数形成される。

第２実施形態による半導体レーザ素子の製造プロセスでは、上記のように、半導体素子層２にスクライブ溝７６を形成する工程が、ｎ型ＧａＮ基板６０が除去された半導体素子層２の表面にスクライブ溝７６を形成する工程を含むとともに、ｐ型Ｇｅ基板１０と半導体素子層２とを接合する工程を、ｐ型Ｇｅ基板１０のスクライブ溝７５が形成される側の表面と、半導体素子層２のスクライブ溝７６が形成される側と反対側の表面とを接合することによりｐ型Ｇｅ基板１０と半導体素子層２とを接合する工程を含むことによって、ｐ型Ｇｅ基板１０に半導体素子層２を接合した後、ｎ型ＧａＮ基板６０を除去した後の半導体素子層２に破線状のスクライブ溝７６を形成することができるので、スクライブ溝７６（クラック７７）を、ｐ型Ｇｅ基板１０のスクライブ溝７５の位置の上方に重ねて半導体素子層２の表面（上面側）に確実に形成することができる。

また、第２実施形態による半導体レーザ素子の製造プロセスでは、ｐ型Ｇｅ基板１０にスクライブ溝７５を形成する工程をｐ型Ｇｅ基板１０と半導体レーザ素子部２２０（半導体素子層２）とを接合する工程に先立って行うとともに、半導体レーザ素子部２２０にスクライブ溝７６を形成する工程を、ｐ型Ｇｅ基板１０と半導体レーザ素子部２２０とを接合する工程の後に、ｎ型ＧａＮ基板６０が除去された側の半導体素子層２の表面にスクライブ溝７６を形成する工程を含むことによって、予めスクライブ溝７５が形成されたｐ型Ｇｅ基板１０に半導体レーザ素子部２２０（半導体素子層２）を接合した状態で、半導体レーザ素子部２２０にスクライブ溝７６を形成することができるので、半導体レーザ素子部２２０に、スクライブ溝７５が形成された位置に対応するようにスクライブ溝７６を形成することができる。この結果、接合後のｐ型Ｇｅ基板１０と半導体レーザ素子部２２０とを共振器方向（Ａ方向）の略同じ位置において確実に分割することができる。

また、第２実施形態による半導体レーザ素子の製造プロセスでは、ｐ型Ｇｅ基板１０の表面にスクライブ溝７５を形成する工程が、ｐ型Ｇｅ基板１０の表面上に保護膜９２を形成した後にスクライブ溝７５を形成した後、スクライブ溝７５が形成されたｐ型Ｇｅ基板１０の表面上から保護膜９２を除去する工程を含むことによって、ｐ型Ｇｅ基板１０の表面上に形成された保護膜９２によって、スクライブ溝７５形成時に、スクライブ溝７５が形成されない領域のｐ型Ｇｅ基板１０への機械的ダメージおよび熱的ダメージなどを低減することができる。

なお、第２実施形態による半導体レーザ素子の製造プロセスのその他の効果は、上記第１実施形態と同様である。

（第３実施形態）
図２３は、本発明の第３実施形態による形成方法を用いて形成した半導体レーザ素子の構造を示した斜視図である。図２４は、図２３に示した第３実施形態による半導体レーザ素子の製造プロセスを説明するための図である。まず、図２３を参照して、この第３実施形態では、上記第１実施形態による半導体レーザ素子部２０の製造プロセスと同様に、半導体素子層２のリッジ部５０が形成される側の表面（ｐ側コンタクト層２７）にレーザスクライブを用いて破線状のスクライブ溝（劈開導入用溝）を形成したウェハ状態の半導体レーザ素子部３２０と、上記第２実施形態の製造プロセスを用いて形成したｐ型Ｇｅ基板１０とを接合して半導体レーザ素子３００を形成する場合について説明する。

本発明の第３実施形態による形成方法を用いて形成した半導体レーザ素子３００では、図２３に示すように、ｐ型Ｇｅ基板１０の表面上に、半導体レーザ素子部３２０が融着層１を介して接合されている。

ここで、第３実施形態では、半導体レーザ素子部３２０の共振器端面１００ａには、共振器端面１００ａと異なる端面３２０ａがＢ方向に延びるように形成されている。この端面３２０ａは、後述する製造プロセスにおいて、ウェハ状態の半導体レーザ素子部３２０をＢ方向に分割（バー状劈開）する際の分割用溝（スクライブ溝７０（溝部７０ａ））が、分割後に半導体レーザ素子部３２０に残された部分である。なお、半導体レーザ素子３００のその他の構造は、上記第２実施形態と同様である。

次に、図２〜図４、図１２、図１８、図１９および図２１〜図２４を参照して、第３実施形態による半導体レーザ素子３００の製造プロセスについて説明する。

第３実施形態による製造プロセスでは、まず、図２に示すように、ｎ型ＧａＮ基板６０上に半導体素子層２を形成するとともに、図３および図４に示すように、ｎ型ＧａＮ基板６０（図２参照）上の半導体素子層２の表面に、レーザスクライブ法を用いて、Ｂ方向に略直線状に延びる破線状のスクライブ溝７０を形成する。これにより、Ｂ方向に隣接する溝部７０ａの端部７０ｂを起点として溝部７０ａ間の半導体素子層２に、略直線状のクラック７１（図３に破線で示す）が形成される。

その後、上記第１実施形態と同様の製造プロセスを用いて半導体素子層２にリッジ部５０を形成することにより、ウェハ状態の半導体レーザ素子部３２０を形成する。この際、第３実施形態においても、図１９に示すように、Ｂ方向に約４００μｍの周期で形成されたリッジ部５０を有するウェハ状態の半導体レーザ素子部３２０が形成される。

また、上記第２実施形態と同様の製造プロセスを用いてｐ型Ｇｅ基板１０の表面にスクライブ溝７５（図１８参照）を形成する。

その後、図１９に示すように、半導体レーザ素子部３２０のｐ側パッド電極３０側と、ｐ型Ｇｅ基板１０側に形成されたオーミック電極層１１とを対向させながら、温度約２９５℃、荷重約１００Ｎ／ｃｍ^２の条件下で接合する。この際、第３実施形態による製造プロセスでは、図２４に示すように、ｐ型Ｇｅ基板１０に形成されているスクライブ溝７５の位置と、半導体素子層２に形成されているスクライブ溝７０（溝部７０ａ）の位置とがＡ方向に揃うように半導体レーザ素子部３２０とｐ型Ｇｅ基板１０とを接合する。これにより、半導体レーザ素子部３２０のクラック７１とｐ型Ｇｅ基板１０のスクライブ溝７５とが素子の幅方向（Ｂ方向）に沿って略直線状に並ぶ。なお、図２４は、図３のスクライブ溝７０が形成されるＡ方向の位置における接合後のＢ方向の断面を示している。

その後、図１９に示すように、Ｎｄ：ＹＡＧレーザ光の第２高調波を照射することにより剥離層６１を蒸発させて、半導体レーザ素子部３２０からｎ型ＧａＮ基板６０をＣ１方向に分離（剥離）する。また、半導体レーザ素子部３２０の表面に露出した下地層２１の下面上にｎ側電極３１（図２１参照）を形成する。

その後、上記第２実施形態と同様の製造プロセスを用いて、Ｂ方向に沿ったバー状劈開（図１２参照）および共振器方向（Ａ方向）に沿った素子分割（図２２参照）を行うことにより、チップ化された半導体レーザ素子３００（図２３参照）が多数形成される。

第３実施形態による半導体レーザ素子の製造プロセスでは、上記のように、ｎ型ＧａＮ基板６０の表面上に半導体素子層２を形成する工程と、半導体素子層２にスクライブ溝７０を形成する工程と、スクライブ溝７２が形成されたｐ型Ｇｅ基板１０と半導体レーザ素子部３２０（半導体素子層２）とを接合する工程と、ｐ型Ｇｅ基板１０および半導体レーザ素子部３２０をスクライブ溝７２およびスクライブ溝７０に沿ってバー状に劈開する工程とを備えることによって、ｎ型ＧａＮ基板６０上に均質で良好な結晶性を有するように形成された半導体素子層２をスクライブ溝７０に沿ってｐ型Ｇｅ基板１０とともにバー状に分割することができるので、半導体レーザ素子部３２０（半導体素子層２）の分割面（共振器端面１００ａ）を劈開面からなるように形成することができる。これにより、半導体レーザ素子部３２０に良好な平坦性を有する共振器端面１００ａが形成された半導体レーザ素子３００を得ることができる。また、半導体レーザ素子部３２０に平坦性を有する共振器端面１００ａを形成することができるので、平坦性が良好でない共振器端面を有する半導体レーザ素子とは異なり、レーザ光の出射効率の低下が抑制された半導体レーザ素子３００を得ることができる。

また、第３実施形態による半導体レーザ素子の製造プロセスでは、ｐ型Ｇｅ基板１０と半導体レーザ素子部３２０（半導体素子層２）とを接合する工程が、ｐ型Ｇｅ基板１０のスクライブ溝７２が形成される側の表面と、半導体素子層２のスクライブ溝７０が形成される側の表面とを接合することによりｐ型Ｇｅ基板１０と半導体レーザ素子部３２０とを接合する工程を含むことによって、ｐ型Ｇｅ基板１０のスクライブ溝７５が形成されている位置と、半導体素子層２のスクライブ溝７０（クラック７１）が形成されている位置とを対向させてｐ型Ｇｅ基板１０と半導体レーザ素子部３２０とを接合することができるので、スクライブ溝７５の位置にスクライブ溝７０が確実に対応した状態で接合後のウェハをバー状態に劈開することができる。なお、第３実施形態による半導体レーザ素子の製造プロセスのその他の効果は、上記第１および第２実施形態と同様である。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１〜第３実施形態では、発光素子の一例である半導体レーザ素子の形成方法に本発明を適用した例について示したが、本発明はこれに限らず、発光素子の他の例である発光ダイオードチップ（ＬＥＤチップ）の形成方法に、本発明を適用してもよい。

また、上記第１〜第３実施形態では、窒化物系化合物半導体からなる半導体レーザ素子の形成方法について示したが、本発明はこれに限らず、窒化物系化合物半導体以外のたとえばＧａＡｓ系化合物半導体からなる発光素子の形成方法に、本発明を適用してもよい。

また、上記第１〜第３実施形態では、融着層１および１ａを、ｎ型ＧａＮ基板６０（成長用基板）側のｐ側パッド電極３０およびｐ型Ｇｅ基板１０（支持基板）側のオーミック電極層１１上にそれぞれ形成した上で、半導体レーザ素子部２０とｐ型Ｇｅ基板１０との接合時に接合するように構成した例について示したが、本発明はこれに限らず、融着層１を、ｐ側パッド電極３０またはオーミック電極層１１のいずれか一方側にのみ形成するようにしてもよい。

また、上記第１〜第３実施形態では、成長用基板としてｎ型ＧａＮ基板６０を用いた例について示したが、本発明はこれに限らず、サファイア基板などを用いてもよい。

また、上記第１〜第３実施形態では、支持基板としてｐ型Ｇｅ基板１０を用いた例について示したが、本発明はこれに限らず、ＧａＰ基板、Ｓｉ基板およびＧａＡｓ基板などを用いてもよい。

また、上記第１〜第３実施形態では、支持基板であるｐ型Ｇｅ基板１０にレーザ光の照射条件を変更してレーザスクライブを２回行うことにより分割用溝を形成した例について示したが、本発明はこれに限らず、レーザスクライブを２回以外の、たとえば１回または３回以上行うことにより分割用溝を形成してもよい。

また、上記第１〜第３実施形態では、リッジ部５０を、半導体レーザ素子部２０（２２０、３２０）のＢ方向の略中央部に形成した例について示したが、本発明はこれに限らず、半導体レーザ素子部２０（２２０、３２０）のＢ方向の中央部から所定の距離だけずらした位置に形成するようにしてもよい。

また、上記第１〜第３実施形態では、１つの半導体レーザ素子部２０（２２０、３２０）に１つのリッジ部５０を形成した例について示したが、本発明はこれに限らず、１つの半導体レーザ素子部に２つ以上のリッジ部（光導波路）を形成するようにしてもよい。

本発明の第１実施形態による形成方法を用いて形成した半導体レーザ素子の構造を示した斜視図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 本発明の第２実施形態による形成方法を用いて形成した半導体レーザ素子の構造を示した斜視図である。 図１５に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１５に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１５に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１５に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１５に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１５に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 図１５に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための図である。 本発明の第３実施形態による形成方法を用いて形成した半導体レーザ素子の構造を示した斜視図である。 図２３に示した第３実施形態による半導体レーザ素子の製造プロセスを説明するための図である。

符号の説明

２ 半導体素子層
１０ ｐ型Ｇｅ基板（支持基板）
２４ 活性層（発光層）
６０ ｎ型ＧａＮ基板（成長用基板）
７０、７６ スクライブ溝（劈開導入用溝）
７２、７５ スクライブ溝（分割用溝）

Claims (6)

1. 成長用基板の表面上に発光層を有する半導体素子層を形成する工程と、
   前記半導体素子層に劈開導入用溝を形成する工程と、
   支持基板の前記半導体素子層が接合される側の表面に分割用溝を形成する工程と、
   前記支持基板と前記半導体素子層とを接合する工程と、
   前記支持基板および前記半導体素子層を、前記分割用溝および前記劈開導入用溝に沿って分割する工程とを備える、発光素子の形成方法。
2. 前記分割用溝および前記劈開導入用溝は、共に、前記支持基板および前記半導体素子層を分割する際の分割面内に形成される、請求項１に記載の発光素子の形成方法。
3. 前記劈開導入用溝を形成する工程は、前記半導体素子層に破線状の前記劈開導入用溝を形成する工程を含む、請求項１または２に記載の発光素子の形成方法。
4. 前記半導体素子層に劈開導入用溝を形成する工程は、前記支持基板と前記半導体素子層とを接合する工程に先立って行われ、
   前記分割用溝を形成する工程は、前記支持基板と前記半導体素子層とを接合する工程の後に行われる、請求項１〜３のいずれか１項に記載の発光素子の形成方法。
5. 前記支持基板に前記分割用溝を形成する工程は、前記支持基板と前記半導体素子層とを接合する工程に先立って行われ、
   前記半導体素子層に前記劈開導入用溝を形成する工程は、前記支持基板と前記半導体素子層とを接合する工程の後に、前記成長用基板が除去された側の前記半導体素子層の表面に前記劈開導入用溝を形成する工程を含む、請求項１〜３のいずれか１項に記載の発光素子の形成方法。
6. 前記半導体素子層に劈開導入用溝を形成する工程および前記支持基板に分割用溝を形成する工程は、共に、前記支持基板と前記半導体素子層とを接合する工程に先立って行われ、
   前記支持基板と前記半導体素子層とを接合する工程は、前記支持基板の前記分割用溝が形成される側の表面と、前記半導体素子層の前記劈開導入用溝が形成される側の表面とを接合することにより前記支持基板と前記半導体素子層とを接合する工程を含む、請求項１〜３のいずれか１項に記載の発光素子の形成方法。

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