JP2010026726A - 変換装置及び制御システム - Google Patents
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Abstract
【課題】6Uサイズの制御装置から3Uサイズの制御装置へのリプレースする際、既設の資源を最大限活用しつつ、段階的に小型化する。
【解決手段】CPCIe規格に準拠した3UサイズのCPCIeバックボード25のスロットに装着され、他のスロットに装着されたI/Oボード23、及びCPCIeCPUボード21との間で、PCIeバス信号を送受信するCPCIeスイッチボード22と、CPCI規格に準拠した6UサイズのCPCIバックボード15のスロットに装着され、他のスロットに装着されたI/Oボード12との間で、PCIバス信号を送受信すると共に、前面パネル11mのPCIe外部コネクタ11nに接続されたPCIe外部ケーブル5を介して、CPCIeスイッチボード22と接続され、CPCIeスイッチボード22との間で、PCIeバス信号を送受信するCPCIブリッジボード11とを備える。
【選択図】図1
【解決手段】CPCIe規格に準拠した3UサイズのCPCIeバックボード25のスロットに装着され、他のスロットに装着されたI/Oボード23、及びCPCIeCPUボード21との間で、PCIeバス信号を送受信するCPCIeスイッチボード22と、CPCI規格に準拠した6UサイズのCPCIバックボード15のスロットに装着され、他のスロットに装着されたI/Oボード12との間で、PCIバス信号を送受信すると共に、前面パネル11mのPCIe外部コネクタ11nに接続されたPCIe外部ケーブル5を介して、CPCIeスイッチボード22と接続され、CPCIeスイッチボード22との間で、PCIeバス信号を送受信するCPCIブリッジボード11とを備える。
【選択図】図1
Description
本発明は、CompactPCI規格準拠の6Uサイズの制御装置からCompactPCI Express規格準拠の3Uサイズの制御装置にリプレースする際、既設の設備を最大限活用しつつ、段階的に6Uサイズから3Uサイズへと小型化する変換装置及び制御システムに関する。
例えば石油化学や鉄鋼プラント等のようなPA(Process Automation)用途の制御装置では、ハードウェア規格として信頼性の高いCompactPCI(Compact Peripheral Component Interconnect bus)規格に準拠してハードウェアを構成することが多かった。このような、CompactPCI規格準拠の制御装置では、CompactPCI規格準拠のバックボード(以下、CPCIバックボード)に、CompactPCI規格準拠のCPUボードやI/Oボード等の拡張ボード(以下、CPCIボード)が接続され、所定の大きさのラック内に収納されている(例えば、特許文献1参照)。
CPCIボードには、3U(160mm×100mm)、及び6U(160mm×233.35mm)の2種類のボードサイズがサポートされている。
一方、近年、このCompactPCI規格の後継規格に当たるCompactPCI Express規格が提案され、制御装置に利用され始めている。CompactPCIと同様にCompactPCI Expressでは、6Uと3Uのボードサイズをサポートするが、昨今の装置の小型化の流れにより、CompactPCI規格準拠の制御装置を、CompactPCI Express規格準拠の制御装置にリプレースする際に、6Uサイズから3Uサイズへと小型化することが望まれている。
特表2004−519770号公報
しかしながら、上述した特許文献1に開示された技術では、CompactPCI規格準拠の制御装置からCompactPCI Express規格準拠の制御装置へのリプレースについては、考慮されておらず、6Uサイズから3Uサイズへと小型化することは困難であった。
また、利用者は、リプレース費用を抑制するため、既設のCPCIボードを活用しつつ、CompactPCI Express規格準拠の制御装置にリプレースすることを望む場合が多い。例えば、処理能力を増強するためCPUボードをアップグレードしつつ、既設のI/Oボードを利用した、CompactPCI Express規格準拠の制御装置の構成を望む場合が多い。
そこで、CompactPCI Express規格にも記載されているように,CompactPCIボード(以下,CPCIボード)とCompactPCI Expressボード(以下,CPCIeボード)の両方が搭載できるバックボードが製品化されている。具体的には、このバックボードは、CPCIeボードを装着可能なスロットと、CPCIボードを装着可能なスロットと、PCI Expressバス信号とPCIバス信号とを変換するブリッジボードを装着可能なスロットとを備えるものである。
しかしながら、このようなバックボードを用いると、既設のCPCIシステムのボードが6Uサイズである場合、この6UサイズのCPCIボードを流用することから新設のCPCIeシステムも6Uサイズが採用されるので、筐体を6Uサイズから3Uサイズへと小型化することができなかった。
本発明は上記課題を解決するためになされたものであり、本発明の目的は、CompactPCI規格準拠の6Uサイズの制御装置から、CompactPCI Express規格準拠の3Uサイズの制御装置にリプレースする際、既設の資源を最大限活用しつつ、段階的に6Uサイズから3Uサイズへと小型化することができる変換装置及び制御システムを提供することにある。
上記目的を達成するため、本発明に係る変換装置の第1の特徴は、CPCIe規格に準拠した3UサイズのバックボードであるCPCIeバックボードに備えられた1つのスロットに装着され、前記CPCIeバックボードに備えられた当該スロット以外の他のスロットに装着されたCPCIe拡張ボード、及びCPCIeCPUボードとの間で、PCIeバス規格に基づいてPCIeバス信号を送受信するCPCIeスイッチボードと、CPCI規格に準拠した6UサイズのバックボードであるCPCIバックボードに備えられた1つのスロットに装着され、前記CPCIバックボードに備えられた当該スロット以外の他のスロットに装着されたCPCI拡張ボードとの間で、PCIバス規格に基づいてPCIバス信号を送受信すると共に、前面パネルに配置されたPCIe外部ケーブリング規格準拠のコネクタに接続されたPCIe外部ケーブリング規格準拠の外部ケーブルを介して、前記CPCIeスイッチボードと接続され、前記CPCIeスイッチボードとの間で、PCIeバス規格に基づいてPCIeバス信号を送受信するCPCIブリッジボードとを備えたことにある。
上記目的を達成するため、本発明に係る変換装置の第2の特徴は、CPCIe規格に準拠した3UサイズのバックボードであるCPCIeバックボードに備えられた1つのスロットに装着され、前記CPCIeバックボードに備えられた当該スロット以外の他のスロットに装着されたCPCIe拡張ボードとの間で、内蔵するCPUの指示により、PCIeバス規格に基づいてPCIeバス信号を送受信するCPCIeCPUボードと、CPCI規格に準拠した6UサイズのバックボードであるCPCIバックボードに備えられた1つのスロットに装着され、前記CPCIバックボードに備えられた当該スロット以外の他のスロットに装着されたCPCI拡張ボードとの間で、PCIバス規格に基づいてPCIバス信号を送受信すると共に、前面パネルに配置されたPCIe外部ケーブリング規格準拠のコネクタに接続されたPCIe外部ケーブリング規格準拠の外部ケーブルを介して、前記CPCIeCPUボードと接続され、前記CPCIeCPUボードとの間で、PCIeバス規格に基づいてPCIeバス信号を送受信するCPCIブリッジボードとを備えたことにある。
上記目的を達成するため、本発明に係る変換装置の第3の特徴は、前記CPCIブリッジボードは、前記CPCIバックボードに接続され、このCPCIバックボードから供給された利用者により制御設定可能な信号であるユーザ定義信号を、PCIeバス規格に基づいてPCIeバス信号へ変換すると共に、供給されたPCIeバス信号を前記ユーザ定義信号に変換するユーザ定義信号制御デバイスと、前記外部ケーブルを介して、前記CPCIeスイッチボード又は前記CPCIeCPUボードに接続されると共に、PCIeバス規格準拠の内部配線を介して前記ユーザ定義信号制御デバイスと接続されたPCIeスイッチとを備えたことにある。
上記目的を達成するため、本発明に係る変換装置の第4の特徴は、前記CPCIブリッジボードは、前記CPCIバックボードに接続され、このCPCIバックボードから供給された利用者により制御設定可能な信号であるユーザ定義信号を、PCIバス規格に基づいてPCIバス信号へ変換すると共に、供給されたPCIバス信号を前記ユーザ定義信号に変換するユーザ定義信号制御デバイスと、前記外部ケーブルを介して、前記CPCIeスイッチボード又は前記CPCIeCPUボードに接続されると共に、PCIバス規格準拠の内部配線を介して前記ユーザ定義信号制御デバイスと接続され、前記CPCIeスイッチボード又は前記CPCIeCPUボードから供給されたPCIeバス信号をPCIバス信号に変換して前記ユーザ定義信号制御デバイスへ供給すると共に、前記ユーザ定義信号制御デバイスから供給されたPCIバス信号をPCIeバス信号に変換して前記CPCIeスイッチボード又は前記CPCIeCPUボードに供給するPCIe−PCIブリッジとを備えたことにある。
上記目的を達成するため、本発明に係る制御システムの第1の特徴は、CPCI規格に準拠した第1の制御装置と、前記第1の制御装置1にPCIe外部ケーブリング規格準拠の外部ケーブルを介して接続されたCPCIe規格に準拠した第2の制御装置とを備える制御システムであって、前記第2の制御装置は、CPCIe規格に準拠した3UサイズのバックボードであるCPCIeバックボードと、前記CPCIeバックボードが備える1つのスロットに装着され、CPUを内蔵するCPCIe規格準拠のCPCIeCPUボードと、前記CPCIeバックボードが備える1つ又は複数のスロットに装着されたCPCIe規格準拠の1又は複数のCPCIe拡張ボードと、前記CPCIeバックボードに備えられた1つのスロットに装着され、前記1又は複数のCPCIe拡張ボード及び前記CPCIeCPUボードとの間で、PCIeバス規格に基づいてPCIeバス信号を送受信するCPCIeスイッチボードと、を備え、前記第1の制御装置は、CPCI規格に準拠した6UサイズのバックボードであるCPCIバックボードと、前記CPCIバックボードが備える1つ又は複数のスロットに装着されたCPCI規格準拠の1又は複数のCPCI拡張ボードと、前記CPCIバックボードに備えられた1つのスロットに装着され、前記1又は複数のCPCI拡張ボードとの間で、PCIバス規格に基づいてPCIバス信号を送受信すると共に、前面パネルに配置されたPCIe外部ケーブリング規格準拠のコネクタに接続された前記外部ケーブルを介して、前記CPCIeスイッチボードと接続され、前記CPCIeスイッチボードとの間で、PCIeバス規格に基づいてPCIeバス信号を送受信するCPCIブリッジボードとを備えたことにある。
本発明によれば、CompactPCI規格準拠の6Uサイズの制御装置からCompactPCI Express規格準拠の3Uサイズの制御装置にリプレースする際、既設の資源を最大限活用しつつ、段階的に6Uサイズから3Uサイズへと小型化することができる。
以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。
現在稼働中である6UサイズのCompactPCI(以下、CPCIと示す)規格準拠の制御装置を、CompactPCI Express(以下、CPCIeと示す)規格準拠の制御装置にリプレースする場合、利用者は、6UサイズのCPCI規格準拠の制御装置の資源を有効に活用しつつ、3UサイズのCPCIe規格準拠の制御装置への小型化を望む場合が多い。
そこで、本発明の実施例1では、CPCI規格準拠の6Uサイズの制御装置とCPCIe規格準拠の3Uサイズの制御装置とを備え、CPCI規格準拠の制御装置の資源を有効に活用しつつ、最終的にはCPCIe規格準拠の制御装置へリプレースすることが可能な制御システムを例に挙げて説明する。
<制御システムの概要>
図1は、本発明の実施例1である制御システムの外観を示す外観図である。
図1は、本発明の実施例1である制御システムの外観を示す外観図である。
図1に示すように、本発明の実施例1である制御システム10は、第1の制御装置1と、第2の制御装置2とを備え、第1の制御装置1と第2の制御装置2とはラック6に収納されている。
また、第1の制御装置1と第2の制御装置2とは、PCIe外部ケーブリング規格に準拠した外部ケーブルであるPCIe外部ケーブル5を介して接続されている。
第1の制御装置1は、電源ユニット13と、CPCI規格に準拠した6U(160mm×233.35mm)のボードが装着されるバックボードであるCPCIバックボード(図示しない)とを備えており、CPCIバックボードは、電源ユニット13から電源が供給される。
CPCIバックボードには、CPCI規格に準拠した7つのスロットが備えられ、各スロットには、CPCIブリッジボード11と、I/Oボード12とが装着されている。
CPCIブリッジボード11は、CPCIバックボードに備えられた他のスロットに装着されたI/Oボード12との間で、CPCI規格に基づいてPCIバス信号やユーザ定義信号を送受信する。なお、ユーザ定義信号とは、利用者により制御設定可能な信号のことをいう。
また、CPCIブリッジボード11は、CPCIバックボードに対する前面、即ち前面パネルにPCIe外部ケーブリング規格準拠のCPCIe外部コネクタが配置されており、このCPCIe外部コネクタに接続されたCPCIe外部ケーブルを介して、第2の制御装置2と接続され、第2の制御装置2との間で、PCIeバス規格に基づいてPCIeバス信号を送受信する。
I/Oボード12は、CPCI規格に準拠した入出力インタフェース用の拡張ボードであり、図1に示した例では、合計4枚のI/OボードがCPCIバックボードに装着されている。
第2の制御装置2は、電源ユニット24と、CPCIe規格に準拠した3U(160mm×100mm)のボードが装着されるバックボードであるCPCIeバックボード(図示しない)とを備えており、CPCIeバックボードは、電源ユニット24から電源が供給される。
CPCIeバックボードには、CPCIe規格に準拠した7つのスロットが備えられ、各スロットには、CPCIeCPUボード21と、CPCIeスイッチボード22と、I/Oボード23とが装着されている。
CPCIeCPUボード21は、CPUを備え、制御システム10の中枢的な制御を行う。
CPCIeスイッチボード22は、CPCIeCPUボード21、CPUIeI/Oボード23との間で、PCIeバス規格に基づいてPCIeバス信号を送受信する。また、CPCIeスイッチボード22は、前面パネル上にPCIe外部ケーブリング規格準拠のPCIe外部コネクタが配置され、このPCIe外部コネクタに接続されたPCIe外部ケーブル5を介して、CPCIブリッジボード11と接続され、CPCIブリッジボード11との間で、PCIeバス規格に基づいてPCIeバス信号を送受信する。
I/Oボード23は、CPCIe規格に準拠した入出力インタフェース用の拡張ボードであり、図1に示した例では、合計2枚のI/OボードがCPCIeバックボードに装着されている。
図2は、本発明の実施例1である制御システム10の第1の制御装置1に備えられたCPCIブリッジボード11の斜視図である。
図2に示すように、CPCIブリッジボード11は、摘み部11p,11qが内側に摘まれた状態で第1の制御装置1に挿入され、CPCI規格準拠のCPCIリアコネクタ11f〜11kがCPCIバックボードに備えられた1つのスロットに装着される。
ここで、CPCIリアコネクタ11kは、CPCI規格のJ1コネクタに対応しており、32ビットデータ転送用のPCIバス信号が割り当てられる。また、CPCIリアコネクタ11jは、CPCI規格のJ2コネクタに対応しており、64ビットデータ転送用のPCIバス信号が割り当てられる。さらに、CPCIリアコネクタ11f〜11hは、CPCI規格のJ3〜J5コネクタに対応しており、利用者により制御設定可能な信号であるユーザ定義信号が割り当てられる。
また、CPCIブリッジボード11の前面パネル11mには、外部接続用であるPCIe外部ケーブリング規格準拠のPCIe外部コネクタ11nが配置されており、このPCIe外部コネクタ11nにはPCIe外部ケーブル5が装着される。
そして、CPCIブリッジボード11の基板上には、PCIeバス規格準拠のPCIeスイッチ11aと、ユーザ定義信号制御デバイス11bと、PCIe−PCIブリッジ11cが配置されている。PCIe外部コネクタ11nとPCIeスイッチ11aとは、CPCIブリッジボード11の基板上の配線を介して接続されており、ユーザ定義信号制御デバイス11b及びPCIe−PCIブリッジ11cは、CPCIブリッジボード11の基板上の配線を介してPCIeスイッチ11aと接続されている。
ユーザ定義信号制御デバイス11bは、CPCIブリッジボード11の基板上の配線を介してCPCIリアコネクタ11f〜11hと接続されており、PCIe−PCIブリッジ11cは、CPCIブリッジボード11の基板上の配線を介してCPCIバス内部コネクタ11j,11kと接続されている。
図3は、本発明の実施例1である制御システム10の第2の制御装置2に備えられたCPCIeスイッチボード22の斜視図である。
図3に示すように、CPCIeスイッチボード22は、摘み部22h,22jが内側に摘まれた状態で第2の制御装置2に挿入され、CPCIe規格準拠のCPCIeリアコネクタ22eがCPCIeバックボードに備えられた1つのスロットに装着される。
また、CPCIeスイッチボード22の前面パネル22fには、外部接続用であるPCIe外部ケーブリング規格準拠のPCIe外部コネクタ22gが配置されており、このPCIe外部コネクタ22gにはPCIe外部ケーブル5が装着される。
そして、CPCIeスイッチボード22の基板上には、PCIeバス規格準拠のPCIeスイッチ22aが配置されている。PCIe外部コネクタ22gとPCIeスイッチ22aとは、CPCIeスイッチボード22の基板上の配線を介して接続されており、同様に、PCIeスイッチ22aとCPCIeリアコネクタ22eは、CPCIeスイッチボード22の基板上の配線を介して接続されている。
<制御システム10の構成>
図4は、本発明の実施例1である制御システム10の構成を示す構成図である。
図4は、本発明の実施例1である制御システム10の構成を示す構成図である。
図4に示すように、本発明の実施例1である制御システム10は、第1の制御装置1と、第2の制御装置2とを備え、第1の制御装置1と第2の制御装置2とはPCIe外部ケーブル5を介して接続されている。
第1の制御装置1は、CPCIバックボード15と、このCPCIバックボード15に装着されたCPCIブリッジボード11と、I/Oボード12とを備えている。
第2の制御装置2は、CPCIeバックボード25と、このCPCIeバックボード25に装着されたCPCIeCPUボード21と、CPCIeスイッチボード22と、I/Oボード23とを備えている。
また、第1の制御装置1に備えられたCPCIブリッジボード11と、第2の制御装置2に備えられたCPCIeスイッチボード22と、PCIe外部ケーブル5とで変換装置20を構成する。
第1の制御装置1に備えられたCPCIバックボード15は、7つのスロットを備えており、このスロットに装着されたCPCIブリッジボード11と、I/Oボード12との間で、PCIバス信号やユーザ定義信号を送受信する。
具体的には、CPCIバックボード15は、CPCIリアコネクタ11j,11kと接続される下部スロット15aと、CPCIリアコネクタ11f〜11hと接続される上部スロット15bとを備えており、CPCIブリッジボード11との間で下部スロット15aを介してPCIバス信号を送受信し、上部スロット15bを介してユーザ定義信号を送受信する。
CPCIブリッジボード11は、PCIeスイッチ11aと、ユーザ定義信号制御デバイス11bと、PCIe−PCIブリッジ11cとを備えている。
PCIeスイッチ11aは、PCIe外部ケーブル5を介して第2の制御装置2と接続され、第2の制御装置2との間で、PCIeバス規格に基づいてPCIeバス信号を送受信する。また、PCIeスイッチ11aは、ユーザ定義信号制御デバイス11bと、PCIe−PCIブリッジ11cとの間で、PCIeバス規格に基づいてPCIeバス信号を送受信する。
ユーザ定義信号制御デバイス11bは、CPCIバックボード15に接続され、エンドポイントとの機能を有する。ユーザ定義信号制御デバイス11bは、CPCIバックボード15の上部スロット15bから供給されたユーザ定義信号を、PCIeバス規格に基づいてPCIeバス信号へ変換し、このPCIeバス信号をPCIeスイッチ11aへ供給する。
また、ユーザ定義信号制御デバイス11bは、PCIeスイッチ11aから供給されたPCIeバス信号を、ユーザ定義信号へ変換して、このユーザ定義信号をCPCIバックボード15へ供給する。
PCIe−PCIブリッジ11cは、PCIeスイッチ11aから供給されたPCIeバス信号をPCIバス信号に変換してCPCIバックボード15に供給する。また、PCIe−PCIブリッジ11cは、CPCIバックボード15の下部スロット15aから供給されたPCIバス信号をPCIeバス信号に変換してPCIeスイッチ11aに供給する。
第2の制御装置2に備えられたCPCIeバックボード25は、7つのスロットを備えており、このスロットに装着されたCPCIeCPUボード21と、CPCIeスイッチボード22と、I/Oボード23との間で、PCIeバス信号を送受信する。
CPCIeCPUボード21は、CPUを備え、制御システム10の中枢的な制御を行う。
CPCIeスイッチボード22は、PCIeスイッチ22aを備えている。
PCIeスイッチ22aは、PCIe外部ケーブル5を介して第1の制御装置1のCPCIブリッジボード11と接続され、CPCIブリッジボード11との間で、PCIeバス規格に基づいてPCIeバス信号を送受信する。
I/Oボード23は、CPCIe規格に準拠した入出力インタフェース用の拡張ボードである。
以上の構成により、本発明の実施例1である制御システム10は、6UサイズのCPCI規格準拠の第1の制御装置1と3UサイズのCPCIe規格準拠の第2の制御装置2とを接続してPCIeバス規格に基づいてPCIeバス信号を送受信する。
これにより、第1の制御装置1を、第2の制御装置2にリプレースする場合、利用者は、第1の制御装置1に装着されたI/Oボード12などの資源を有効に活用しつつ、段階的に第2の制御装置2への小型化を行うことができる。
また、上述したように、第1の制御装置1が、ユーザ定義信号を利用している場合、第2の制御装置2のCPCIeCPUボード21に備えられたCPUは、CPCIブリッジボード11を介して、PCIeバス信号によりユーザ定義信号の送受信、即ちユーザ定義信号の書き込み、及び読み込みを行う必要がある。
<ユーザ定義信号の送受信処理>
以下に、本発明の実施例1である制御システム10におけるユーザ定義信号の送受信処理について説明する。
以下に、本発明の実施例1である制御システム10におけるユーザ定義信号の送受信処理について説明する。
図5は、本発明の実施例1である制御システム10のユーザ定義信号の送受信処理を模式的に示した図である。図5(a)は、CPCIeCPUボード21が、ユーザ定義信号をLowからHighに変化させる場合の動作を説明した図であり、図5(b)は、CPCIeCPUボード21が、ユーザ定義信号がHighからLowへ切り替えられたことを検出する場合の動作を説明した図である。
図5(a)に示すように、CPCIeCPUボード21が、ユーザ定義信号をLowからHighに変化させる場合、CPCIeCPUボード21のCPU21aは、物理アドレスの0xA0000000 番地に“1”を書き込む(ステップS101)。ここで、物理アドレスの0xA0000000 番地はPCIメモリ空間であり、ユーザ定義信号制御デバイス11bのベースアドレスとする。
そして、ユーザ定義信号制御デバイス11bは、0番地に“1”が書き込まれると、ユーザ定義信号101をHighにする(ステップS102)。
また、図5(b)に示すように、ユーザ定義信号制御デバイス11bは、ユーザ定義信号102がHighからLowに切り替わると(ステップS201)、4 番地のレジスタを“1”から“0”に書き換えた後、CPCIeCPUボード21へ割り込み信号を供給する(ステップS202)。
割り込み信号が供給されたCPCIeCPUボード21のCPU21aは、物理アドレスの0xA0000004 番地をリードし、ユーザ定義信号制御デバイスの4 番地のレジスタが書き換えられたことを検出する(ステップS203)。これにより、CPCIeCPUボード21のCPU21aは、ユーザ定義信号102の状態がHighからLowに変化したと認識する。
以上のように、本発明の実施例1である制御システム10において、第1の制御装置1が、ユーザ定義信号を利用している場合、第1の制御装置1と、第2の制御装置2との間において、ユーザ定義信号を送受信することができる。
なお、ここでは、CPCIeCPUボード21のCPU21aが、PCIメモリ空間からユーザ定義信号にアクセスすることによりユーザ定義信号を送受信する例を示したが、これに限らず、PCIコンフィグレーション空間からユーザ定義信号にアクセスすることによりユーザ定義信号を送受信するようにしてもよい。
<リプレース手順>
次に、本発明の実施例1である制御システム10のリプレースの手順について説明する。
次に、本発明の実施例1である制御システム10のリプレースの手順について説明する。
図6は、本発明の実施例1である制御システム10のリプレースの手順を説明した図である。図6(a)は、リプレース前である6UサイズのCPCI規格準拠の第5の制御装置の外観を示した図であり、図6(b)は、本発明の実施例1である制御システム10の外観を示した図であり、図6(c)は、リプレース完了後の第2の制御装置2の外観を示した図である。
図6(a)に示すように、リプレース前である6UサイズのCPCI規格準拠の第5の制御装置101は、ラック102に収納されている。
そして、第5の制御装置101は、電源ユニット13と、CPCI規格に準拠した6Uボード対応のバックボードであるCPCIバックボード(図示しない)とを備えており、CPCIバックボードは、電源ユニット13から電源が供給される。
CPCIバックボードには、CPCI規格に準拠した7つのスロットが備えられ、各スロットには、CPCICPUボード103と、I/Oボード12とが装着されている。
リプレースの際には、まず、CPCICPUボード103をCPCIバックボードから取り外し、この取り外されたスロットに、CPCIブリッジボード11を装着する。
さらに、交換が必要なI/Oボード12が存在する場合には、その交換対象であるI/Oボード12を取り外す。
そして、図6(b)に示すように、CPCIブリッジボード11が装着され、交換が必要なI/Oボードが取り外された第1の制御装置1と、第2の制御装置2とをラック6に収納し、第1の制御装置1と第2の制御装置2とをPCIe外部ケーブル5で接続することによって、本発明の実施例1である制御システム10を構成する。なお、図6において、ラック102とラック6は同じものであってもよい。
図6(b)に示した例では、第1の制御装置1は、2枚のI/Oボード12が取り外され、第2の制御装置2は、2枚のI/Oボード23が装着されている。
そして、さらに、I/Oボード12が故障等により交換が必要となった場合に、その交換が必要なI/Oボード12のみを取り外して、その代わりとなる3UサイズのI/Oボード23を第2の制御装置2のCPCIeバックボード25に装着する。これにより、第1の制御装置1の資源、即ち第1の制御装置1に備えられたI/Oボード12を有効に活用しつつ、段階的に第2の制御装置2へのリプレースを行うことができる。
最終的には、図6(c)に示すように、第1の制御装置1とPCIe外部ケーブル5とを取り外し、第2の制御装置2のみとすることで、リプレースが完了する。
以上のように、本発明の実施例1である制御システム10によれば、6UサイズのCPCI規格準拠の第1の制御装置1と3UサイズのCPCIe規格準拠の第2の制御装置2とを接続して稼働するので、現在稼働中である第1の制御装置1を、第2の制御装置2にリプレースする場合、利用者は、第1の制御装置1に装着されたI/Oボード12などの資源を有効に活用しつつ、第2の制御装置2への小型化を行うことができる。
また、第1の制御装置1に装着されたI/OボードなどのCPCIボードのうち必要なものの全てを継続して利用することができるので、リプレースの際には、必要なCPCIボードを活用し、CPCIボードが故障した場合に、その故障したCPCIボードのみを取り外して、3UサイズのCPCIeボードに取り替えるような運用をすることができる。これにより、第1の制御装置1に装着された資源を有効に活用しつつ、段階的に第2の制御装置2へのリプレースを行うことができる。
また、CPCIe規格に基づき,同一のバックボードにCPCIeボードとCPCIボードとを混在させる制御システムとした場合、このバックボードに装着されたPCIeバス信号とPCIバス信号とを変換するブリッジボードでは、64ビットのPCIバス信号に変換することができないため、64ビット版のCPCIボードを装着することができない。しかしながら、本発明の実施例1である制御システム10によれば、CPCI規格準拠の第1の制御装置1とCPCIe規格準拠の第2の制御装置2とを接続して稼働するので、64ビット版のCPCIボードを使用し続けることができる。
また、6UサイズのCPCI規格準拠の第1の制御装置1に装着されたCPCIボードで用いられるユーザ定義信号に、古いタイプのインタフェース信号が用いられていた場合においても、6UサイズのCPCI規格準拠の第1の制御装置1と3UサイズのCPCIe規格準拠の第2の制御装置2との間をPCIeバスで,ユーザ定義信号の情報を送受信するため、古いタイプのインタフェース信号を新設のCPCIeバックボードに採り入れずに済ますことができる。
本発明の実施例1である制御システム10の第2の制御装置2は、CPCIeCPUボード21と、CPCIeスイッチボード22と、I/Oボード23とを有する構成としたが、これに限らず、CPCIeCPUボード21と、I/Oボード23とを有する構成としてもよい。
また、本発明の実施例1である制御システム10の第1の制御装置1は、ユーザ定義信号とPCIeバス信号とを変換するCPCIブリッジボード11を有する構成としたが、これに限らず、ユーザ定義信号とPCIバス信号とを変換するCPCIブリッジボードを有する構成としてもよい。
そこで、本発明の実施例2では、CPCIeCPUボードと、I/Oボードとを有するCPCIe規格に準拠した制御装置と、ユーザ定義信号とPCIバス信号とを変換するCPCIブリッジボードを有するCPCI規格に準拠した制御装置とを備える制御システムを例に挙げて説明する。
<制御システムの概要>
図7は、本発明の実施例2である制御システムの外観を示す外観図である。
図7は、本発明の実施例2である制御システムの外観を示す外観図である。
図7に示すように、本発明の実施例2である制御システム10Aは、第3の制御装置3と、第4の制御装置4とを備え、第3の制御装置3と第4の制御装置4とはラック6に収納されている。
また、第3の制御装置3と第4の制御装置4とは、PCIe外部ケーブル5を介して接続されている。
第3の制御装置3は、電源ユニット13と、CPCI規格に準拠した6UサイズのバックボードであるCPCIバックボード(図示しない)とを備えており、CPCIバックボードは、電源ユニット13から電源が供給される。
CPCIバックボードには、CPCI規格に準拠した7つのスロットが備えられ、各スロットには、CPCIブリッジボード31と、I/Oボード12とが装着されている。
CPCIブリッジボード31は、CPCIバックボードに備えられた他のスロットに装着されたI/Oボード12との間で、CPCI規格準拠に基づいてPCIバス信号やユーザ定義信号を送受信する。
また、CPCIブリッジボード31は、CPCIバックボードに対する前面、即ち前面パネルにPCIe外部ケーブリング規格準拠のPCIe外部コネクタが配置されており、このPCIe外部コネクタに接続されたPCIe外部ケーブル5を介して、第4の制御装置4と接続され、第4の制御装置4との間で、PCIeバス規格に基づいてPCIeバス信号を送受信する。
I/Oボード12は、CPCI規格に準拠した入出力インタフェース用の拡張ボードであり、図7に示した例では、合計4枚のI/OボードがCPCIバックボードに装着されている。
第4の制御装置4は、電源ユニット24と、CPCIe規格に準拠した3UサイズのバックボードであるCPCIeバックボード(図示しない)とを備えており、CPCIeバックボードは、電源ユニット24から電源が供給される。
CPCIeバックボードには、CPCIe規格に準拠した7つのスロットが備えられ、各スロットには、CPCIeCPUボード41と、I/Oボード23とが装着されている。
CPCIeCPUボード41は、CPUを内蔵し、制御システム10の中枢的な制御を行う。
また、CPCIeCPUボード41は、CPCIeバックボードに備えられた他のスロットに装着されたI/Oボード12との間で、内蔵するCPUの指示により、PCIeバス規格に基づいてPCIeバス信号を送受信する。また、CPCIeCPUボード41は、前面パネル上にPCIe外部ケーブリング規格準拠のPCIe外部コネクタが配置され、このPCIe外部コネクタに接続されたPCIe外部ケーブル5を介して、CPCIブリッジボード11と接続され、CPCIブリッジボード11との間で、PCIeバス規格に基づいてPCIeバス信号を送受信する。
I/Oボード23は、CPCIe規格に準拠した入出力インタフェース用の拡張ボードであり、図7に示した例では、合計2枚のI/OボードがCPCIeバックボードに装着されている。
<制御システム10Aの構成>
図8は、本発明の実施例2である制御システム10Aの構成を示す構成図である。
図8は、本発明の実施例2である制御システム10Aの構成を示す構成図である。
図8に示すように、本発明の実施例2である制御システム10Aは、第3の制御装置3と、第4の制御装置4とを備え、第3の制御装置3と第4の制御装置4とはPCIe外部ケーブル5を介して接続されている。
第3の制御装置3は、CPCIバックボード15と、このCPCIバックボード15に装着されたCPCIブリッジボード31と、I/Oボード12とを備えている。
第4の制御装置4は、CPCIeバックボード25と、このCPCIeバックボード25に装着されたCPCIeCPUボード41と、I/Oボード23とを備えている。
なお、第3の制御装置3に備えられたCPCIブリッジボード31と、第4の制御装置4に備えられたCPCIeCPUボード41と、PCIe外部ケーブル5とで変換装置20Aを構成する。
第3の制御装置3に備えられたCPCIバックボード15は、本発明の実施例1の制御システム10の第1の制御装置1に備えられたCPCIバックボード15と同一であるので、説明を省略する。
CPCIブリッジボード31は、PCIe−PCIブリッジ31aと、ユーザ定義信号制御デバイス31bと、PCI−PCIブリッジ31cとを備えている。
PCIe−PCIブリッジ31aは、PCIe外部ケーブル5を介して第4の制御装置4と接続されると共に、CPCIバックボード15上の内部配線を介してユーザ定義信号制御デバイス31b及びPCI−PCIブリッジ31cと接続される。そして、PCIe−PCIブリッジ31aは、第4の制御装置4から供給されたPCIeバス信号をPCIバス信号に変換して、ユーザ定義信号制御デバイス31b又はPCI−PCIブリッジ31cへ供給すると共に、ユーザ定義信号制御デバイス31b又はPCI−PCIブリッジ31cから供給されたPCIバス信号をPCIeバス信号に変換して第4の制御装置4に供給する。
ユーザ定義信号制御デバイス31bは、CPCIバックボード15に接続され、CPCIバックボード15の上部スロット15aから供給されたユーザ定義信号を、PCIバス規格に基づいてPCIバス信号へ変換し、このPCIバス信号をPCIe−PCIブリッジ31aへ供給する。
また、ユーザ定義信号制御デバイス31bは、PCIe−PCIブリッジ31aから供給されたPCIバス信号を、ユーザ定義信号へ変換して、このユーザ定義信号をCPCIバックボード15へ供給する。
PCI−PCIブリッジ31cは、CPCIバックボード15に接続され、CPCIバックボード15との間で、PCIバス規格に基づいてPCIバス信号を送受信する。
第4の制御装置4に備えられたCPCIeバックボード25は、本発明の実施例1の制御システム10の第2の制御装置2に備えられたCPCIeバックボード25と同一であるので、説明を省略する。
CPCIeCPUボード21は、CPU41aと、ルート・コンプレックス41bと、PCIeスイッチ41cとを備えている。
CPU41aは、制御システム10Aの中枢的な制御を行う。
ルート・コンプレックス41bは、PCIeのツリー構造の最上位に位置し、CPU41aとPCIeスイッチ41cとを接続する。
PCIeスイッチ41cは、PCIe外部ケーブル5を介して第3の制御装置3のCPCIブリッジボード31と接続され、CPCIブリッジボード31との間で、PCIeバス規格に基づいてPCIeバス信号を送受信する。
I/Oボード23は、CPCIe規格に準拠した入出力インタフェース用の拡張ボードである。
以上の構成により、本発明の実施例2である制御システム10Aは、6UサイズのCPCI規格準拠の第3の制御装置3と3UサイズのCPCIe規格準拠の第4の制御装置4とを接続してPCIeバス規格に基づいてPCIeバス信号を送受信する。
これにより、第3の制御装置3を、第4の制御装置4にリプレースする場合、利用者は、第3の制御装置3に装着されたI/Oボード12などの資源を有効に活用しつつ、段階的に第4の制御装置4への小型化を行うことができる。
さらに、本発明の実施例2である制御システム10Aによれば、CPCIeCPUボード41が、CPU41aと、PCIeスイッチ41cとを備え、CPCIeバックボードの1つのスロットに装着されるので、空いたスロットを用いて、より多くの拡張ボードをCPCIeバックボードに装着することができる。
なお、ユーザ定義信号の送受信処理と、リプレース手順については、本発明の実施例1の制御システムと同一であるので、説明を省略する。
また、本発明の実施例2である制御システム10Aは、第3の制御装置3と、第3の制御装置3にPCIe外部ケーブル5を介して接続された第4の制御装置4とを備える構成としたが、これに限らない。例えば、本発明の実施例1である制御システム10の第1の制御装置1と、この第1の制御装置1にPCIe外部ケーブル5を介して接続された第4の制御装置4とを備える構成としてもよいし、第3の制御装置3と、この第3の制御装置3にPCIe外部ケーブル5を介して接続された本発明の実施例1である制御システム10の第2の制御装置2とを備える構成としてもよい。
本発明は、石油化学や鉄鋼プラント等のようなPA用途の制御装置、又は、製造組立ラインのFA(Factory Automation)用途の制御装置に利用可能である。
1…第1の制御装置
2…第2の制御装置
3…第3の制御装置
4…第4の制御装置
5…PCIe外部ケーブル
6…ラック
10,10A…制御システム
11,31…CPCIブリッジボード
11a…PCIeスイッチ
11b,31b…ユーザ定義信号制御デバイス
11c,31a…PCIe−PCIブリッジ
11f〜11k…CPCIリアコネクタ
11m…前面パネル
11n…PCIe外部コネクタ
12,23…I/Oボード
13,24…電源ユニット
15…CPCIバックボード
20,20A…変換装置
21,41…CPCIeCPUボード
22…CPCIeスイッチボード
22a…PCIeスイッチ
22e…CPCIeリアコネクタ
22f…前面パネル
22g…PCIe外部コネクタ
25…CPCIeバックボード
31c…PCI−PCIブリッジ
41a…CPU
41b…ルート・コンプレックス
41c…PCIeスイッチ
2…第2の制御装置
3…第3の制御装置
4…第4の制御装置
5…PCIe外部ケーブル
6…ラック
10,10A…制御システム
11,31…CPCIブリッジボード
11a…PCIeスイッチ
11b,31b…ユーザ定義信号制御デバイス
11c,31a…PCIe−PCIブリッジ
11f〜11k…CPCIリアコネクタ
11m…前面パネル
11n…PCIe外部コネクタ
12,23…I/Oボード
13,24…電源ユニット
15…CPCIバックボード
20,20A…変換装置
21,41…CPCIeCPUボード
22…CPCIeスイッチボード
22a…PCIeスイッチ
22e…CPCIeリアコネクタ
22f…前面パネル
22g…PCIe外部コネクタ
25…CPCIeバックボード
31c…PCI−PCIブリッジ
41a…CPU
41b…ルート・コンプレックス
41c…PCIeスイッチ
Claims (5)
- CPCIe規格に準拠した3UサイズのバックボードであるCPCIeバックボードに備えられた1つのスロットに装着され、前記CPCIeバックボードに備えられた当該スロット以外の他のスロットに装着されたCPCIe拡張ボード、及びCPCIeCPUボードとの間で、PCIeバス規格に基づいてPCIeバス信号を送受信するCPCIeスイッチボードと、
CPCI規格に準拠した6UサイズのバックボードであるCPCIバックボードに備えられた1つのスロットに装着され、前記CPCIバックボードに備えられた当該スロット以外の他のスロットに装着されたCPCI拡張ボードとの間で、PCIバス規格に基づいてPCIバス信号を送受信すると共に、前面パネルに配置されたPCIe外部ケーブリング規格準拠のコネクタに接続されたPCIe外部ケーブリング規格準拠の外部ケーブルを介して、前記CPCIeスイッチボードと接続され、前記CPCIeスイッチボードとの間で、PCIeバス規格に基づいてPCIeバス信号を送受信するCPCIブリッジボードと、
を備えたことを特徴とする変換装置。 - CPCIe規格に準拠した3UサイズのバックボードであるCPCIeバックボードに備えられた1つのスロットに装着され、前記CPCIeバックボードに備えられた当該スロット以外の他のスロットに装着されたCPCIe拡張ボードとの間で、内蔵するCPUの指示により、PCIeバス規格に基づいてPCIeバス信号を送受信するCPCIeCPUボードと、
CPCI規格に準拠した6UサイズのバックボードであるCPCIバックボードに備えられた1つのスロットに装着され、前記CPCIバックボードに備えられた当該スロット以外の他のスロットに装着されたCPCI拡張ボードとの間で、PCIバス規格に基づいてPCIバス信号を送受信すると共に、前面パネルに配置されたPCIe外部ケーブリング規格準拠のコネクタに接続されたPCIe外部ケーブリング規格準拠の外部ケーブルを介して、前記CPCIeCPUボードと接続され、前記CPCIeCPUボードとの間で、PCIeバス規格に基づいてPCIeバス信号を送受信するCPCIブリッジボードと、
を備えたことを特徴とする変換装置。 - 前記CPCIブリッジボードは、
前記CPCIバックボードに接続され、このCPCIバックボードから供給された利用者により制御設定可能な信号であるユーザ定義信号を、PCIeバス規格に基づいてPCIeバス信号へ変換すると共に、供給されたPCIeバス信号を前記ユーザ定義信号に変換するユーザ定義信号制御デバイスと、
前記外部ケーブルを介して、前記CPCIeスイッチボード又は前記CPCIeCPUボードに接続されると共に、PCIeバス規格準拠の内部配線を介して前記ユーザ定義信号制御デバイスと接続されたPCIeスイッチと、
を備えたことを特徴とする請求項1又は2記載の変換装置。 - 前記CPCIブリッジボードは、
前記CPCIバックボードに接続され、このCPCIバックボードから供給された利用者により制御設定可能な信号であるユーザ定義信号を、PCIバス規格に基づいてPCIバス信号へ変換すると共に、供給されたPCIバス信号を前記ユーザ定義信号に変換するユーザ定義信号制御デバイスと、
前記外部ケーブルを介して、前記CPCIeスイッチボード又は前記CPCIeCPUボードに接続されると共に、PCIバス規格準拠の内部配線を介して前記ユーザ定義信号制御デバイスと接続され、前記CPCIeスイッチボード又は前記CPCIeCPUボードから供給されたPCIeバス信号をPCIバス信号に変換して前記ユーザ定義信号制御デバイスへ供給すると共に、前記ユーザ定義信号制御デバイスから供給されたPCIバス信号をPCIeバス信号に変換して前記CPCIeスイッチボード又は前記CPCIeCPUボードに供給するPCIe−PCIブリッジと、
を備えたことを特徴とする請求項1又は2記載の変換装置。 - CPCI規格に準拠した第1の制御装置と、前記第1の制御装置1にPCIe外部ケーブリング規格準拠の外部ケーブルを介して接続されたCPCIe規格に準拠した第2の制御装置とを備える制御システムであって、
前記第2の制御装置は、
CPCIe規格に準拠した3UサイズのバックボードであるCPCIeバックボードと、
前記CPCIeバックボードが備える1つのスロットに装着され、CPUを内蔵するCPCIe規格準拠のCPCIeCPUボードと、
前記CPCIeバックボードが備える1つ又は複数のスロットに装着されたCPCIe規格準拠の1又は複数のCPCIe拡張ボードと、
前記CPCIeバックボードに備えられた1つのスロットに装着され、前記1又は複数のCPCIe拡張ボード及び前記CPCIeCPUボードとの間で、PCIeバス規格に基づいてPCIeバス信号を送受信するCPCIeスイッチボードと、を備え、
前記第1の制御装置は、
CPCI規格に準拠した6UサイズのバックボードであるCPCIバックボードと、
前記CPCIバックボードが備える1つ又は複数のスロットに装着されたCPCI規格準拠の1又は複数のCPCI拡張ボードと、
前記CPCIバックボードに備えられた1つのスロットに装着され、前記1又は複数のCPCI拡張ボードとの間で、PCIバス規格に基づいてPCIバス信号を送受信すると共に、前面パネルに配置されたPCIe外部ケーブリング規格準拠のコネクタに接続された前記外部ケーブルを介して、前記CPCIeスイッチボードと接続され、前記CPCIeスイッチボードとの間で、PCIeバス規格に基づいてPCIeバス信号を送受信するCPCIブリッジボードと、を備えた
ことを特徴とする制御システム。
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