JP2010021065A - 電子源及び画像表示装置 - Google Patents
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Abstract
【課題】 放電による電子放出素子の破壊を抑制し得る電子源を提供する。
【解決手段】 複数の電子放出素子と、前記複数の電子放出素子をマトリクス状に接続する複数の走査配線及び複数の変調配線と、前記電子放出素子と前記走査配線とを接続する走査配線接続電極と、前記電子放出素子と前記変調配線とを接続する変調配線接続電極と、前記走査配線及び前記変調配線と絶縁され、該走査配線又は該変調配線と平行に配置されたバイパス配線と、を有し、前記走査配線接続電極及び前記変調配線接続電極のうち前記バイパス配線に近い方に位置する接続電極は、該接続電極に一定以上の電流が流れるのを防止する過電流防止部を有することを特徴とする電子源。
【選択図】 図３
【解決手段】 複数の電子放出素子と、前記複数の電子放出素子をマトリクス状に接続する複数の走査配線及び複数の変調配線と、前記電子放出素子と前記走査配線とを接続する走査配線接続電極と、前記電子放出素子と前記変調配線とを接続する変調配線接続電極と、前記走査配線及び前記変調配線と絶縁され、該走査配線又は該変調配線と平行に配置されたバイパス配線と、を有し、前記走査配線接続電極及び前記変調配線接続電極のうち前記バイパス配線に近い方に位置する接続電極は、該接続電極に一定以上の電流が流れるのを防止する過電流防止部を有することを特徴とする電子源。
【選択図】 図３
Description
本発明は、電子源および電子源を有する画像表示装置に関する。
電子放出素子を有する画像表示装置は、電子放出素子から放出された電子が高電圧の印加されたアノード電極により加速され、蛍光体に衝突して蛍光体を発光させる。電子放出素子は、走査配線や変調配線によりマトリクス状に接続されており、複数の電子放出素子から電子を放出することにより、画像表示装置に画像を表示させている。
電子放出素子を有する画像表示装置の内部は、一般に、高い真空度に保たれている。また、上述したように、アノード電極には高電圧が印加されている。そのため、走査配線、信号配線などの配線や電子放出素子は、高電界にさらされることになる。したがって、電子放出素子や配線などに電界が集中しやすい３重点や異物などが存在すると、そこが電界集中点となり、画像表示装置内部の真空中で放電が発生することがある。
放電が発生すると、アノード電極に蓄積された電荷が電子放出素子や配線などに流れ込み、配線と接続された駆動回路にも電流が流れ込むことがある。その結果、駆動回路の破壊を引き起こすこともあり得る。
また、走査配線や信号配線などの配線に大きな電流が流れ込み、配線の電位が上昇すると、それらの配線に接続された電子放出素子に過剰な電圧が印加されることになる。その結果、一つの配線につながる複数の電子放出素子が破壊され、連続画素欠陥を引き起こすこともあり得る。
このような放電による過電流を抑制するために、過電流防止膜を設ける構成が提案されている（特許文献１参照）。
特開平９−２９８０３０号公報
本発明は、放電による電子放出素子の破壊を抑制し得る新規な電子源及び画像表示装置を提供することを目的とする。
本発明の電子源は、複数の電子放出素子と、前記複数の電子放出素子をマトリクス状に接続する複数の走査配線及び複数の変調配線と、前記電子放出素子と前記走査配線とを接続する走査配線接続電極と、前記電子放出素子と前記変調配線とを接続する変調配線接続電極と、前記走査配線及び前記変調配線と絶縁され、該走査配線又は該変調配線と平行に配置されたバイパス配線と、を有し、前記走査配線接続電極及び前記変調配線接続電極のうち前記バイパス配線に近い方に位置する接続電極は、該接続電極に一定以上の電流が流れるのを防止する過電流防止部を有することを特徴とする。
本発明によれば、放電による電子放出素子の破壊を抑制することができる。
以下に、本発明の実施形態について、図面を参照して説明する。
＜第１の実施形態＞
（画像表示装置の構成）
本発明に係る電子放出素子を複数備える電子源を有する画像表示装置について、図１、図２を用いて説明する。
（画像表示装置の構成）
本発明に係る電子放出素子を複数備える電子源を有する画像表示装置について、図１、図２を用いて説明する。
図１は、本実施形態の画像表示装置の構造の一例を示す斜視図であり、その内部構造を示すために一部を切り欠いて示している。図中、１は基板、３２は走査配線、３３は変調配線、３４は電子放出素子である。４１は基板１を固定したリアプレート、４６はガラス基板４３の内面に蛍光体４４とアノード電極としてのメタルバック４５等が形成されたフェースプレートである。４２は支持枠であり、この支持枠４２にリアプレート４１、フェースプレート４６がフリットガラス等を介して取り付けられ、外囲器４７を構成している。ここで、リアプレート４１は主に基板１の強度を補強する目的で設けられるため、基板１自体で十分な強度を持つ場合には、別体のリアプレート４１は不要である。また、フェースプレート４６とリアプレート４１との間に、スペーサーとよばれる不図示の支持体を設置することにより、大気圧に対して十分な強度を持たせた構成とすることもできる。
ｍ本の走査配線３２は、端子Ｄｘ１，Ｄｘ２，…Ｄｘｍと接続されている。ｎ本の変調配線３３は、端子Ｄｙ１，Ｄｙ２，…Ｄｙｎと接続されている（ｍ，ｎは、共に正の整数）。これらｍ本の走査配線３２とｎ本の変調配線３３との間には、不図示の層間絶縁層が設けられており、両者を電気的に分離している。
高圧端子はメタルバック４５に接続され、例えば１０［ｋＶ］の直流電圧が供給される。これは電子放出素子から放出される電子ビームに蛍光体を励起するのに十分なエネルギーを付与する為の加速電圧である。
図２は、本実施形態の電子源を示す模式図である。本実施形態の電子源は、走査配線３２と変調配線３３とによりマトリクス状に接続された複数の電子放出素子３４を有している。
走査配線３２には、Ｘ方向に配列した電子放出素子３４の行を選択するための走査信号を印加する走査回路（不図示）が接続される。一方、変調配線３３には、Ｙ方向に配列した電子放出素子３４の各列を入力信号に応じて変調するための、変調回路（不図示）が接続される。各電子放出素子に印加される駆動電圧は、電子放出素子に印加される走査信号と変調信号の差電圧として供給される。
電子放出素子３４としては、表面伝導型電子放出素子、スピント型、ＭＩＭ型、カーボンナノチューブ型、弾道電子面放出（ＢＳＤ）型などの電子放出素子を用いることができる。以下、電子放出素子３４として表面伝導型電子放出素子を用いた場合の電子源の構成について詳細に説明する。
（電子放出素子の構成）
図３は、本実施形態の電子放出素子の構成を示す図である。
図３は、本実施形態の電子放出素子の構成を示す図である。
走査配線３２、変調配線３３は、Ａｇ、Ｃｕ、Ａｌ、Ａｕ、Ｐｔなどの金属や、ＩＴＯ、ＡＴＯ、ＳｎＯ２，ＺｎＯなどの金属酸化物などが用いられる。これらの配線３２、３３は、フォトリソグラフィー法、導電ペーストを用いた印刷法などを用いて形成することができる。なお、走査配線の方向をＸ方向、変調配線の方向をＹ方向、基板１の法線方向をＺ方向とした。
走査配線接続電極１０は、電子放出素子３４と走査配線３２とを電気的に接続するものである。変調配線接続電極１２は、電子放出素子３４と変調配線３３とを電気的に接続するものである。これらの接続電極１０、１２は、Ａｇ、Ｃｕ、Ａｌ、Ａｕ、Ｐｔなどの金属や、ＩＴＯ、ＡＴＯ、ＳｎＯ２，ＺｎＯなどの金属酸化物などが用いられる。接続電極１０、１２は、フォトリソグラフィー法、導電ペーストを用いた印刷法などを用いて形成することができる。特に、配線よりも微細なパターンが必要となるため、フォトリソグラフィー法で好適に形成することができる。
本実施形態では、バイパス配線３６が走査配線３２と平行に形成されている。バイパス配線３６は接地することが好ましい。バイパス配線３６は低抵抗な部材である必要があり、Ａｇ、Ｃｕ、Ａｌ、Ａｕ、Ｐｔなどの金属や、ＩＴＯ、ＡＴＯ、ＳｎＯ２，ＺｎＯなどの金属酸化物などが用いられる。バイパス配線３６は、フォトリソグラフィー法、導電ペーストを用いた印刷法などを用いて形成することができる。画像表示装置内で放電が発生した場合、バイパス配線３６を経由して放電電流を接地電位に流し込むことにより、放電電流による連続画素欠陥や駆動回路の破壊を抑制することができる。
バイパス配線３６は、絶縁層３０により、走査配線３２および変調配線３３と絶縁されている。絶縁層３０は、ガラスフリットやアルミナなどのセラミックス、ＳｉＯ２などを用いることができる。絶縁層３０は、フォトリソグラフィー法、印刷法などを用いて形成することができる。
また、本実施形態では、走査配線接続電極１０の一部に過電流防止部１４が設けられている。ここで、過電流防止部１４とバイパス配線３６の関係を説明する前に、画像表示装置の内部で発生する放電の現象について、詳しく説明する。
電子源を有する画像表示装置の内部で発生する放電は、リアプレート４１とフェースプレート４６との間を瞬時に短絡するようなアーク放電となる。このアーク放電は、陰極側であるリアプレートの表面の電極材料を蒸発、プラズマ化し、放電が維持されると考えられている。すなわち、電極材料が蒸気になる領域の近傍に陰極点が発生すると考えられる。従って、電子放出素子や配線などに放電電流が流れ込んだ場合、放電電流が流れる経路に電極材料が蒸発しやすい領域を形成しておくことにより、陰極点を移動させることができる。
ここで、陰極点はある一点で固定するわけではなく、周囲の電位分布等の影響を受けて移動する。電極材料が蒸発しやすい領域の近傍に配線が存在する場合、配線に放電電流が流れ込むこととなる。
本実施形態では、走査配線接続電極１０と変調配線接続電極１２のうち、バイパス配線３６に近い方に位置する接続電極である走査配線接続電極１０に過電流防止部１４を設けた。この過電流防止部１４は、走査配線接続電極１０に一定以上の電流が流れるのを防止するものである。
過電流防止部１４は、放電時に溶融や蒸発することで熱断線しやすい構造とすることが好ましい。
過電流防止部１４として溶融しやすい構成とするために、走査配線接続電極１０に比べて融点の低い材料を過電流防止部材１４として使用する構成とすることが出来る。例えば、走査配線接続電極１０としてＷ、Ｍｏ、Ｃｒ、Ｐｒ、Ｔｉ、Ｃｕ、Ａｕ、Ａｇなどを用い、過電流防止部１４としてＡｌ、Ｚｎ、Ｓｎ、Ｉｎなどを用いることができる。
また、過電流防止部１４として発熱しやすい構成とするために、走査配線接続電極１０に比べて過電流防止部材１４の抵抗値が高くなる構成や、電流を集中させる構成とすることが出来る。例えば、過電流防止部材１４の材料として抵抗値の高い材料を用いる構成とすることが出来る。抵抗の高い材料としては、金属酸化物が好適に用いられ、ＩＴＯ、ＡＴＯ、ＺｎＯ、ＳｎＯ等を用いることができる。また、過電流防止部材１４の形状として、電流が集中しやすい構成とすることが出来る。例えば、図４（ａ）のように、過電流防止部１４の幅を走査配線接続電極１０の幅よりも小さくしたり、図４（ｂ）のように、過電流防止部１４の厚さを走査配線接続電極１０の厚さよりも小さくしたりする構成とすることが出来る。また、図４（ｃ）のように、走査配線接続電極１０の一部を電流が集中しやすい形状としてもよい。電流が集中することにより局所的に温度が上昇し、過電流防止部１４が発熱しやすくなるためである。更に、図４（ａ）から図４（ｃ）までの構成を併用した構成としてもよい。
本実施形態によれば、放電が発生し過電流防止部１４に放電電流が流れ込むと、過電流防止部１４の温度が上昇すると共に電位も上昇する。そして、過電流防止部１４が溶融したり蒸発したりすることで、過電流防止部１４の近傍に陰極点が発生する。陰極点は、過電流防止部１４の近くに設けられているバイパス配線３６に移動する。バイパス配線３６は接地されており、アノード電極４５に蓄積された電荷がバイパス配線３６を介して流れ出ていき、放電が終了する。そのため、放電電流が走査配線３２や変調配線３３に流れ込み、一つの配線につながる複数の電子放出素子が破壊される連続画素欠陥を抑制することができる。また、放電電流が駆動回路に流れ込むことによる駆動回路の破壊を抑制することができる。
＜第２の実施形態＞
第１の実施形態では、バイパス配線３６を走査配線３２と平行に配置した。そして、走査配線接続電極１０と変調配線接続電極１２のうちバイパス配線３６に近い方に位置する接続電極である走査配線接続電極１０に過電流防止部１４を設ける構成としたが、本発明はかかる構成に限定されるものではない。
第１の実施形態では、バイパス配線３６を走査配線３２と平行に配置した。そして、走査配線接続電極１０と変調配線接続電極１２のうちバイパス配線３６に近い方に位置する接続電極である走査配線接続電極１０に過電流防止部１４を設ける構成としたが、本発明はかかる構成に限定されるものではない。
すなわち、バイパス配線を変調配線３３と平行に配置し、走査配線接続電極１０と変調配線接続電極１２のうちバイパス配線３６に近い方に位置する接続電極である変調配線接続電極１２に過電流防止部を設ける構成とすることも可能である。
＜第３の実施形態＞
第１の実施形態では、バイパス配線３６を走査配線と平行に配置した。この際、走査配線接続電極１０と変調配線接続電極１２のうち、走査配線接続電極１０の方がバイパス配線３６に近いとしたが、本発明はかかる構成に限定されるものではない。
第１の実施形態では、バイパス配線３６を走査配線と平行に配置した。この際、走査配線接続電極１０と変調配線接続電極１２のうち、走査配線接続電極１０の方がバイパス配線３６に近いとしたが、本発明はかかる構成に限定されるものではない。
すなわち、バイパス配線３６を走査配線と平行に配置した場合であっても、変調配線接続電極１２の方が、図３のバイパス配線３６に隣接するバイパス配線に近い場合があり得る。この場合は、変調配線接続電極１２に過電流防止部を設ける構成とする。
＜第４の実施形態＞
上述した実施形態では、走査配線接続電極１０と変調配線接続電極１２の一方に過電流防止部を設ける構成としたが、本発明は、走査配線接続電極１０と変調配線接続電極１２の両方に過電流防止部を設ける構成を除外するものではない。
上述した実施形態では、走査配線接続電極１０と変調配線接続電極１２の一方に過電流防止部を設ける構成としたが、本発明は、走査配線接続電極１０と変調配線接続電極１２の両方に過電流防止部を設ける構成を除外するものではない。
また、走査配線接続電極１０と変調配線接続電極１２の両方に過電流防止部を設ける構成とした場合、走査配線と平行なバイパス配線だけでなく、変調配線と平行なバイパス配線も設ける構成としてもよい。
以下、具体的な例をあげて、本発明を詳しく説明する。
（実施例１）
本実施例の電子源の製造方法について、図５から図７を用いて説明する。
本実施例の電子源の製造方法について、図５から図７を用いて説明する。
（工程１：走査配線形成）
リアプレートの基板１として、ＰＤ２００のガラス基板を用いた。
リアプレートの基板１として、ＰＤ２００のガラス基板を用いた。
次に基板１に走査配線３２を形成した（図５（ａ））。本実施例では、走査配線３２をガラス基板１に埋め込んで形成した。まず、ガラス基板１にドライフィルムレジストをラミネートし、走査配線が形成される部分を露光、現像した後、弗酸にてエッチングし、基板１に溝を形成した。エッチングは深さ３０μｍ、幅２００μｍとした。ドライフィルムレジストを剥離し、その後、スクリーン印刷法により、Ａｇ粒子およびガラスフリットおよび樹脂バインダーで構成されたペーストを用いて、厚さ３０μｍ、幅２００μｍの走査配線３２を形成した。その後、４５０度で焼成した。
（工程２：素子電極および接続電極形成）
表面伝導型電子放出素子（ＳＣＥ）の素子電極１１、走査配線接続電極１０、変調配線接続電極１２をリフトオフ法により形成した。具体的には、ドライフィルムレジストをラミネートし、素子電極１１、接続電極１０、１２のパターンを露光、現像し、スパッタにより厚さ２００ｎｍのＰｔを成膜した。成膜後にドライフィルムレジストを剥離し、素子電極１１、接続電極１０、１２を形成した（図５（ｂ））。形成したＰｔ電極のシート抵抗値は１０Ω／□以下であった。
表面伝導型電子放出素子（ＳＣＥ）の素子電極１１、走査配線接続電極１０、変調配線接続電極１２をリフトオフ法により形成した。具体的には、ドライフィルムレジストをラミネートし、素子電極１１、接続電極１０、１２のパターンを露光、現像し、スパッタにより厚さ２００ｎｍのＰｔを成膜した。成膜後にドライフィルムレジストを剥離し、素子電極１１、接続電極１０、１２を形成した（図５（ｂ））。形成したＰｔ電極のシート抵抗値は１０Ω／□以下であった。
（工程３：過電流防止部形成）
走査配線接続電極１０の一部に過電流防止部１４を形成した。具体的には、ＩＴＯの微粒子を分散した液体を、インクジェット法にて所望の場所に形成した（図５（ｃ））。形成したＩＴＯ膜のシート抵抗値は、１０００Ω／□程度であった。
走査配線接続電極１０の一部に過電流防止部１４を形成した。具体的には、ＩＴＯの微粒子を分散した液体を、インクジェット法にて所望の場所に形成した（図５（ｃ））。形成したＩＴＯ膜のシート抵抗値は、１０００Ω／□程度であった。
（工程４：絶縁層形成）
走査配線３２と後に形成する変調配線３３を絶縁する必要があるため、少なくとも走査配線３２と変調配線３３とが交差する部分に絶縁層３５を形成した（図６（ｄ））。絶縁層３５の材料としては、低融点ガラスフリットを用いた。ガラスフリットおよび樹脂バインダーで形成されたペーストをスクリーン印刷し、幅３００μｍ、厚さ１０μｍの絶縁層３５を形成した。その後、４５０度で焼成した。
走査配線３２と後に形成する変調配線３３を絶縁する必要があるため、少なくとも走査配線３２と変調配線３３とが交差する部分に絶縁層３５を形成した（図６（ｄ））。絶縁層３５の材料としては、低融点ガラスフリットを用いた。ガラスフリットおよび樹脂バインダーで形成されたペーストをスクリーン印刷し、幅３００μｍ、厚さ１０μｍの絶縁層３５を形成した。その後、４５０度で焼成した。
なお、本実施例では、画像表示装置内部で走査配線３２が露出する部分が存在しないように、走査配線３２の全面を覆うように絶縁層３５を形成した。このような構成とすることにより、放電電流が直接走査配線３２に流れ込むことを抑制することができる。
（工程５：変調配線形成）
走査配線３２と交差する変調配線３３を形成した（図６（ｅ））。スクリーン印刷法により、Ａｇ粒子およびガラスフリットおよび樹脂バインダーで構成されたペーストを用いて、厚さ１０μｍ、幅３０μｍの変調配線３３を形成した。その後、４５０度で焼成した。
走査配線３２と交差する変調配線３３を形成した（図６（ｅ））。スクリーン印刷法により、Ａｇ粒子およびガラスフリットおよび樹脂バインダーで構成されたペーストを用いて、厚さ１０μｍ、幅３０μｍの変調配線３３を形成した。その後、４５０度で焼成した。
（工程６：絶縁層形成）
変調配線３３と後に形成するバイパス配線３６を絶縁必要があるため、少なくとも変調配線３３とバイパス配線３６とが交差する部分に絶縁層３７を形成した（図６（ｆ））。絶縁層３７の材料としては、低融点ガラスフリットを用いた。ガラスフリットおよび樹脂バインダーで形成されたペーストをスクリーン印刷し、幅５０μｍ、厚さ１０μｍの絶縁層３７を形成した。その後、４５０度で焼成した。
変調配線３３と後に形成するバイパス配線３６を絶縁必要があるため、少なくとも変調配線３３とバイパス配線３６とが交差する部分に絶縁層３７を形成した（図６（ｆ））。絶縁層３７の材料としては、低融点ガラスフリットを用いた。ガラスフリットおよび樹脂バインダーで形成されたペーストをスクリーン印刷し、幅５０μｍ、厚さ１０μｍの絶縁層３７を形成した。その後、４５０度で焼成した。
なお、本実施例では、画像表示装置内部で変調配線３３が露出する部分が存在しないように、変調配線３３の全面を覆うように絶縁層３７を形成した。このような構成とすることにより、放電電流が直接変調配線３３に流れ込むことを抑制することができる。
ここで、本実施例における絶縁層３５、３７を合わせたものが、前述した図３の絶縁層３０に相当する。
（工程７：バイパス配線形成）
走査配線３２と平行にバイパス配線３６を形成した（図７（ｇ））。スクリーン印刷法により、Ａｇ粒子およびガラスフリットおよび樹脂バインダーで構成されたペーストを用いて、厚さ１０μｍ、幅３０μｍのバイパス配線３６を形成した。その後、４５０度で焼成した。
走査配線３２と平行にバイパス配線３６を形成した（図７（ｇ））。スクリーン印刷法により、Ａｇ粒子およびガラスフリットおよび樹脂バインダーで構成されたペーストを用いて、厚さ１０μｍ、幅３０μｍのバイパス配線３６を形成した。その後、４５０度で焼成した。
（工程８：素子膜形成）
ＰｄＯをインクジェット法で塗布することにより、素子膜５０を形成した（図７（ｈ））。
ＰｄＯをインクジェット法で塗布することにより、素子膜５０を形成した（図７（ｈ））。
その後、表面伝導型電子放出素子の製造方法として知られているフォーミング、活性化を行うことにより、電子放出部５１を形成した（図７（ｉ））。
以上の工程により作成したリアプレートと、別途作成したフェースプレートを用いて、図１のような画像表示装置を形成した。アノード電圧として１０ｋＶをメタルバック４５に印加し、電子源を駆動することで、画像表示を行った。また、アノード電圧を上昇させたところ、１５ｋＶで放電が発生したが、その後、１０ｋＶで画像表示を行ったところ、欠陥はほとんど発生していなかった。
（実施例２）
本実施例は、過電流防止部１４として図４（ａ）の構成とした点が実施例１と異なる。そのため、工程２及び工程３以外は実施例１と同様であるため、説明を省略する。
本実施例は、過電流防止部１４として図４（ａ）の構成とした点が実施例１と異なる。そのため、工程２及び工程３以外は実施例１と同様であるため、説明を省略する。
（工程２：素子電極、接続電極及び過電流防止部形成）
表面伝導型電子放出素子（ＳＣＥ）の素子電極１１、走査配線接続電極１０、変調配線接続電極１２及び過電流防止部１４をリフトオフ法により形成した。具体的には、ドライフィルムレジストをラミネートし、素子電極１１、接続電極１０、１２、過電流防止部１４のパターンを露光、現像し、スパッタによりＰｔを成膜した。接続電極１０、１２の幅は５０μｍとし、過電流防止部１４の幅はこれより小さい２５μｍとした。成膜後にドライフィルムレジストを剥離し、素子電極１１、接続電極１０、１２、過電流防止部１４を形成した。
表面伝導型電子放出素子（ＳＣＥ）の素子電極１１、走査配線接続電極１０、変調配線接続電極１２及び過電流防止部１４をリフトオフ法により形成した。具体的には、ドライフィルムレジストをラミネートし、素子電極１１、接続電極１０、１２、過電流防止部１４のパターンを露光、現像し、スパッタによりＰｔを成膜した。接続電極１０、１２の幅は５０μｍとし、過電流防止部１４の幅はこれより小さい２５μｍとした。成膜後にドライフィルムレジストを剥離し、素子電極１１、接続電極１０、１２、過電流防止部１４を形成した。
本実施例においては、工程２において過電流防止部１４も同時に形成するため、実施例１における工程３は不要となり、引き続き実施例１の工程４以降の工程を行う。
以上の工程により作成したリアプレートと、別途作成したフェースプレートを用いて、図１のような画像表示装置を形成した。アノード電圧として１０ｋＶをメタルバック４５に印加し、電子源を駆動することで、画像表示を行った。また、アノード電圧を上昇させたところ、１５ｋＶで放電が発生したが、その後、１０ｋＶで画像表示を行ったところ、欠陥はほとんど発生していなかった。
（実施例３）
本実施例は、過電流防止部１４として図４（ｂ）の構成とした点が実施例１と異なる。そのため、工程３以外は実施例１と同様であるため、説明を省略する。
本実施例は、過電流防止部１４として図４（ｂ）の構成とした点が実施例１と異なる。そのため、工程３以外は実施例１と同様であるため、説明を省略する。
（工程３：過電流防止部形成）
走査配線接続電極１０の一部に過電流防止部１４を形成した。具体的には、ドライフィルムレジストをラミネートし、過電流防止部１４のパターンを露光、現像し、スパッタにより厚さ７０ｎｍのＰｔを成膜した。成膜後にドライフィルムレジストを剥離し、過電流防止部１４を形成した（図５（ｂ））。
走査配線接続電極１０の一部に過電流防止部１４を形成した。具体的には、ドライフィルムレジストをラミネートし、過電流防止部１４のパターンを露光、現像し、スパッタにより厚さ７０ｎｍのＰｔを成膜した。成膜後にドライフィルムレジストを剥離し、過電流防止部１４を形成した（図５（ｂ））。
以上の工程により作成したリアプレートと、別途作成したフェースプレートを用いて、図１のような画像表示装置を形成した。アノード電圧として１０ｋＶをメタルバック４５に印加し、電子源を駆動することで、画像表示を行った。また、アノード電圧を上昇させたところ、１５ｋＶで放電が発生したが、その後、１０ｋＶで画像表示を行ったところ、欠陥はほとんど発生していなかった。
（実施例４）
本実施例は、過電流防止部１４として図４（ｃ）の構成とした点が実施例１と異なる。そのため、工程２及び工程３以外は実施例１と同様であるため、説明を省略する。
本実施例は、過電流防止部１４として図４（ｃ）の構成とした点が実施例１と異なる。そのため、工程２及び工程３以外は実施例１と同様であるため、説明を省略する。
（工程２：素子電極、接続電極及び過電流防止部形成）
表面伝導型電子放出素子（ＳＣＥ）の素子電極１１、走査配線接続電極１０、変調配線接続電極１２及び過電流防止部１４をリフトオフ法により形成した。具体的には、ドライフィルムレジストをラミネートし、素子電極１１、接続電極１０、１２、過電流防止部１４のパターンを露光、現像し、スパッタによりＰｔを成膜した。走査配線接続電極１０には、電流が集中しやすい形状となるように過電流防止部１４を形成した。成膜後にドライフィルムレジストを剥離し、素子電極１１、接続電極１０、１２、過電流防止部１４を形成した。
表面伝導型電子放出素子（ＳＣＥ）の素子電極１１、走査配線接続電極１０、変調配線接続電極１２及び過電流防止部１４をリフトオフ法により形成した。具体的には、ドライフィルムレジストをラミネートし、素子電極１１、接続電極１０、１２、過電流防止部１４のパターンを露光、現像し、スパッタによりＰｔを成膜した。走査配線接続電極１０には、電流が集中しやすい形状となるように過電流防止部１４を形成した。成膜後にドライフィルムレジストを剥離し、素子電極１１、接続電極１０、１２、過電流防止部１４を形成した。
本実施例においては、工程２において過電流防止部１４も同時に形成するため、実施例１における工程３は不要となり、引き続き実施例１の工程４以降の工程を行う。
以上の工程により作成したリアプレートと、別途作成したフェースプレートを用いて、図１のような画像表示装置を形成した。アノード電圧として１０ｋＶをメタルバック４５に印加し、電子源を駆動することで、画像表示を行った。また、アノード電圧を上昇させたところ、１５ｋＶで放電が発生したが、その後、１０ｋＶで画像表示を行ったところ、欠陥はほとんど発生していなかった。
１０ 走査配線接続電極
１２ 変調配線接続電極
１４ 過電流防止部
３２ 走査配線
３３ 変調配線
３４ 電子放出素子
３６ バイパス配線
４１ リアプレート
４５ アノード電極
４６ フェースプレート
１２ 変調配線接続電極
１４ 過電流防止部
３２ 走査配線
３３ 変調配線
３４ 電子放出素子
３６ バイパス配線
４１ リアプレート
４５ アノード電極
４６ フェースプレート
Claims (7)
- 複数の電子放出素子と、
前記複数の電子放出素子をマトリクス状に接続する複数の走査配線及び複数の変調配線と、
前記電子放出素子と前記走査配線とを接続する走査配線接続電極と、
前記電子放出素子と前記変調配線とを接続する変調配線接続電極と、
前記走査配線及び前記変調配線と絶縁され、該走査配線又は該変調配線と平行に配置されたバイパス配線と、を有し、
前記走査配線接続電極及び前記変調配線接続電極のうち前記バイパス配線に近い方に位置する接続電極は、該接続電極に一定以上の電流が流れるのを防止する過電流防止部を有すること
を特徴とする電子源。 - 前記バイパス配線は接地されていることを特徴とする請求項１に記載の電子源。
- 前記過電流防止部は、該過電流防止部を有する接続電極の中で、融点が低い領域であることを特徴とする請求項１又は２に記載の電子源。
- 前記過電流防止部は、該過電流防止部を有する接続電極の中で、抵抗が高い領域であることを特徴とする請求項１乃至３のいずれかに記載の電子源。
- 前記過電流防止部は、該過電流防止部を有する接続電極の中で、厚さが小さい領域であることを特徴とする請求項１乃至４のいずれかに記載の電子源。
- 前記過電流防止部は、該過電流防止部を有する接続電極の中で、幅が小さい領域であることを特徴とする請求項１乃至５のいずれかに記載の電子源。
- 請求項１乃至６のいずれかに記載の電子源を備えるリアプレートと、
前記電子源から放出された電子を加速するアノード電極を備えるフェースプレートと、
を有することを特徴とする画像表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008181504A JP2010021065A (ja) | 2008-07-11 | 2008-07-11 | 電子源及び画像表示装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008181504A JP2010021065A (ja) | 2008-07-11 | 2008-07-11 | 電子源及び画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010021065A true JP2010021065A (ja) | 2010-01-28 |
Family
ID=41504702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008181504A Pending JP2010021065A (ja) | 2008-07-11 | 2008-07-11 | 電子源及び画像表示装置 |
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2009
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