JP2010011560A - スイッチング電源装置 - Google Patents

Abstract

【課題】スイッチングトランジスタを流れる過電流の検出精度を高めて、動作の信頼性及び安定性を向上させたスイッチング電源装置を提供する。
【課題の解決手段】スイッチング電源装置は、第１の導電型のスイッチングトランジスタであるＰＭＯＳ１の過電流を第１の検出部５，６，９で検出することに加え、ＰＭＯＳ１がオフ状態にあって、そのオンデューティ区間に到達した時でも、ＰＭＯＳ１に直列に接続した第２の導電型のスイッチングトランジスタであるＮＭＯＳ２に過電流が流れていることを第２の検出部１１，１２，１３で検出すると、ＰＭＯＳ１をオンすることなく、オフ状態を維持することにより、過電流を抑制する。
【選択図】図１

Description

本発明は、スイッチングトランジスタを用いた電源装置に関し、特に、スイッチングトランジスタを過電流から保護するとともに安定した出力電圧を確保することができる電源装置に関する。

従来から、この種の電源装置は知られているが、例えば、図２に示すように、電源回路の出力電圧を一定に保つために、Ｐ型スイッチングトランジスタ１１０と、これに直列接続したＮ型スイッチングトランジスタ１１１とを、制御信号発生回路１４０から出力されドライバ１５０を介して供給されるＰＷＭ制御信号によって相補的にオンオフ制御し、Ｐ型スイッチングトランジスタ１１０の過電流は、このスイッチングトランジスタ１１０に並列接続された第１、第２のトランジスタ１２１，１２３に流れる電流を過電流検出回路１２０で検出して行うものである（特許文献１参照）。なお、図２において、１１２はインダクタ、１１３はキャパシタ、１６０はエラーアンプ、１６１，１６２はキャパシタ１１３の充電電圧を分圧する抵抗である。

そして、前記第1，第２のトランジスタ１２１，１２３に流れる電流があらかじめ設定されたリミット値を超えた場合、すなわち、Ｐ型スイッチングトランジスタ１１０に過電流が流れた場合に、ＰＭＷ制御信号に関わらず、Ｐ型スイッチングトランジスタ１１０と第２のトランジスタ１２３を強制的にオフにする。また、この時、ＰＷＭ制御信号におけるＰ型スイッチングトランジスタ１１０のオンデューティ区間が最小に設定される。

特開２００７−７８４２７号公報

上述の従来例によれば、ＰＷＭ制御信号のオンデューティ区間が到来したときに、短時間とはいえ、Ｐ型スイッチングトランジスタは必ずオン状態になるので、この際にリミット値を超える電流が流れてしまう事態を生じる虞がある。本発明は、この不都合を解消したスイッチング電源装置を提供することを目的とする。

本発明に係るスイッチング電源装置は、
第１の導電型のスイッチングトランジスタ、例えばＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという。）１と、
このスイッチングトランジスタであるＰＭＯＳ１に直列に接続された第２の導電型のスイッチングトランジスタ、例えばＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという。）２と、
前記ＰＭＯＳ１に直列に接続されたインダクタ３と、
このインダクタ３に電流が流れることにより蓄えられた電気エネルギーを出力電圧に変換する変換部、例えばキャパシタ４と、
前記ＰＭＯＳ１を一定周期でオンする制御信号を出力する制御信号出力部、例えば発振器２１と、
前記ＰＭＯＳ１に流れる電流があらかじめ設定されたリミット値を超えたことを検出する第１の検出部５，６，９と、
前記ＮＭＯＳ２に流れる電流があらかじめ設定されたリミット値を超えたことを検出する第２の検出部１１，１２，１３と、
前記第１の検出部５，６，９の検出信号を受けると前記ＰＭＯＳ１をオフ、前記ＮＭＯＳ２をオンとし、前記ＰＭＯＳ１がオフ状態で、前記ＮＭＯＳ２がオン状態の時に、前記制御信号にしたがって前記ＰＭＯＳ１がオンする時に、前記第２の検出部１１，１２，１３が検出信号を出力した場合は、前記制御信号に関わらず前記ＰＭＯＳ１のオフ状態を維持するオンオフ制御部１７，１８，１９，２０，２２，２３と、
を備えることを特徴とする。

上述の第１の検出部は、より具体的には、例えば、直列に接続した第１の導電型の２つのトランジスタであるＰＭＯＳ５、ＰＭＯＳ６を、第１の導電型のスイッチングトランジスタであるＰＭＯＳ１に対して並列に接続し、これらＰＭＯＳ５とＰＭＯＳ６の接続点に、前記ＰＭＯＳ５に流れる電流があらかじめ設定されたリミット値を超えたことを検出するＰＭＯＳカレントリミット回路９を接続して構成すると好適である。

また、上述の第２の検出部は、例えば、直列に接続した第２の導電型の２つのトランジスタであるＮＭＯＳ１１、ＮＭＯＳ１２を、第１の導電型のスイッチングトランジスタであるＰＭＯＳ１に直列に接続したＮＭＯＳ２対して並列に接続し、これらＮＭＯＳ１１とＮＭＯＳ１２の接続点に、前記ＮＭＯＳ１１に流れる電流があらかじめ設定されたリミット値を超えたことを検出するＮＭＯＳカレントリミット回路１３を接続して構成すると好適である、

さらに、上述のオンオフ制御部は、例えば、上述した発振器２１の出力とＮＭＯＳカレントリミット回路１３の出力とが入力する第１のＯＲ回路２２の出力が反転されて入力する一方、ＰＭＯＳカレントリミット回路９の出力と電源装置の負帰還された出力電圧が参照電圧ＶＲＥＦを超えた場合に出力される信号とを第２のＯＲ回路１９を介して入力するＤフリップフロップ２０と、このＤフリップフロップ２０のＱ端子出力を反転するインバータ２３と、によって構成すると好適である。

本発明によれば、第１の導電型のスイッチングトランジスタだけではなく、このスイッチングトランジスタに直列に接続した第２の導電型のスイッチングトランジスタをもモニタすることにより、第１の導電型のスイッチングトランジスタを流れる過電流の検出精度が高まって、電源装置の動作の信頼性及び安定性が向上するという効果を奏する。

以下、本発明に係る電源装置の好適な実施形態を添付図面に基づいて説明する。図１は本発明に係る電源装置の回路図である。図１に示すように、第１の導電型のスイッチングトランジスタとして用いられるＰＭＯＳ１のソースは直流電源ＶＤＤに接続され、そのドレインは第２の導電型のスイッチングトランジスタであるＮＭＯＳ２のドレインに接続されるとともに、インダクタ３の一端に接続されている。このインダクタ３の他端は、出力端子ＯＵＴに接続されるとともに、変換部であるキャパシタ４の一方の電極に接続され、キャパシタ４の他方の電極は接地されている。また、前記ＮＭＯＳ２のソースは、接地されている。

直流電源ＶＤＤとＰＭＯＳ１のソースにＰＭＯＳ５のソースが接続され、ＰＭＯＳ５のドレインはＰＭＯＳ６のソースと接続され、ＰＭＯＳ６のドレインは前記ＰＭＯＳ１のドレインに接続されている。一端が直流電源ＶＤＤ、ＰＭＯＳ５及びＰＭＯＳ１の各ソースに接続された抵抗７の他端は、ＰＭＯＳ８のソースに接続され、前記ＰＭＯＳ８のドレインは前記各ＰＭＯＳ１，６のドレインに接続されている。このように直列接続されたＰＭＯＳ５とＰＭＯＳ６は、ＰＭＯＳ１を流れる電流値があらかじめ設定されたリミット値を超えたことを検出するカレントリミット値検出用で、ＰＭＯＳ５のドレイン側とＰＭＯＳ６のソース側がＰＭＯＳカレントリミット回路９に接続されている。そして、ＰＭＯＳカレントリミット回路９は、入力信号がリミット値を超えている場合は「Ｈ」、超えていない場合は「Ｌ」のカレントリミット信号を出力する。前記各ＰＭＯＳ５，６及びＰＭＯＳカレントリミット回路９で第１の検出部を構成する。また、直列接続された抵抗７とＰＭＯＳ８は、ＰＭＯＳ１を流れる電流値を測定する電流モニタ用で、互いの接続点が電流モニタ増幅回路１０に接続され、電流値を電圧値に変換してモニタするものである。

また、ＮＭＯＳ２のドレインにＮＭＯＳ１１のドレインが接続され、ＮＭＯＳ１１のソースはＮＭＯＳ１２のドレインと接続され、ＮＭＯＳ１２のソースは前記ＮＭＯＳ２のソースに接続されている。また、ＮＭＯＳ１２のゲートには電源電圧ＶＤＤが供給される。このように直列接続されたＮＭＯＳ１１とＮＭＯＳ１２は、ＮＭＯＳ２を流れる電流値があらかじめ設定されたリミット値を超えたことを検出するカレントリミット値検出用で、ＮＭＯＳ１１のソース側とＮＭＯＳ１２のドレイン側がＮＭＯＳカレントリミット回路１３に接続されている。そして、ＮＭＯＳカレントリミット回路１３は、入力信号がリミット値を超えている場合は「Ｈ」、超えていない場合は「Ｌ」のカレントリミット信号を出力する。前記各ＮＭＯＳ１１，１２及びＮＭＯＳカレントリミット回路１３で第２の検出部を構成する。

キャパシタ４の一方の電極には抵抗１４，１５が直列に接続され、抵抗１５の一端は接地されている。また、前記抵抗１４と並列にキャパシタ１６が接続されている。各抵抗１４，１５の接続点はエラーアンプ１７の負側入力端に負帰還接続され、エラーアンプ１７の正側入力端には参照電圧ＶＲＥＦが供給されている。エラーアンプ１７の出力端はコンパレータ１８の負側入力端に接続され、コンパレータ１８の正側入力端は電流モニタ増幅回路１０の出力端に接続されている。

コンパレータ１８の出力端はＯＲ回路１９の一方の入力端に接続され、ＯＲ回路１９の他方の入力端はＰＭＯＳカレントリミット回路９の出力端に接続されている。前記ＯＲ回路１９の出力端はＤフリップフロップ回路（以下、Ｄ−ＦＦという。）２０のクロック信号入力端ＣＬＫに接続されている。また、Ｄ−ＦＦ２０の反転入力端には、ＮＭＯＳカレントリミット回路１３と発振器２１の各出力が、ＯＲ回路２２を介して入力するよう構成されている。Ｄ−ＦＦ２０のＱ端子出力は、インバータ２３を介して各ＰＭＯＳ１，６，８のゲートにそれぞれ接続されるとともに、各ＮＭＯＳ２，１１のゲートにもそれぞれ接続されている。上述したエラーアンプ１７、コンパレータ１８、ＯＲ回路１９、Ｄ−ＦＦ２０、ＯＲ回路２２、インバータ２３によって、オンオフ制御部を構成する。

なお、発振器２１は制御信号出力部を構成し、ＰＭＯＳ１のオンオフを制御する発振信号を出力するもので、発振信号がＰＭＯＳ１のオンデューティ区間に対応する「Ｌ」の時にＰＭＯＳ１がオン、発振信号がＰＭＯＳ１のオフデューティ区間に対応する「Ｈ」の時にＰＭＯＳ１がオフとなる。ＰＭＯＳ１がオンしている時にインダクタ３に電気エネルギーが蓄積され、キャパシタ４に充電されるとともに、出力端子ＯＵＴから出力電圧が供給される。また、ＰＭＯＳ１がオフの時に、蓄積された電気エネルギーはキャパシタ４にさらに充電されるとともに、出力電圧として供給されるが、インダクタ３に蓄積された電気エネルギーが減少しても、キャパシタ４の充電電圧が所定の直流電圧に近づくように、発振信号によってＰＭＯＳ１のオンオフ状態が制御される。

続いて、上述した電源装置の動作を説明する。電源装置が起動されると、発振器２１の発振信号に基づいて、ＰＭＯＳ１とＮＭＯＳ２は相補的にオンオフする。すなわち、発振器２１が発振信号「Ｌ」を出力し、ＮＭＯＳカレントリミット回路１３がカレントリミット信号「Ｌ」を出力すると、ＯＲ回路２２の出力は「Ｌ」となり、これが反転されてＤ−ＦＦ２０への入力信号は「Ｈ」となる。したがって、Ｄ−ＦＦ２０のＱ端子出力は「Ｈ」となり、インバータ２３で反転された信号「Ｌ」が、各ＰＭＯＳ１，６，８及び各ＮＭＯＳ２，１１に入力し、ＰＭＯＳ１はオン、ＮＭＯＳ２はオフの状態になる。

ここで、ＰＭＯＳ１に流れた電流があらかじめ設定されたリミット値を超えたことを、ＰＭＯＳカレントリミット回路９が検出すると、ＰＭＯＳカレントリミット回路９は、検出信号としてカレントリミット信号「Ｈ」を出力する。これによって、ＯＲ回路１９の出力は「Ｈ」となり、Ｄ−ＦＦ２０のクロック信号入力端ＣＬＫに信号「Ｈ」が入力する。したがって、Ｄ−ＦＦ２０はＤ端子入力を取り込むが、Ｄ端子は接地されているため、Ｑ端子出力は「Ｌ」となる。このため、インバータ２３で反転された信号「Ｈ」が各ＰＭＯＳ１，６，８及び各ＮＭＯＳ２，１１に入力し、ＰＭＯＳ１はオフ、ＮＭＯＳ２はオンになる。

また、ＰＭＯＳ１に流れた電流があらかじめ設定されたリミット値を超えていなくても、電源装置の出力を抵抗分圧した電圧が参照電圧ＶＲＥＦを超えた場合には、エラーアンプ１７出力が「Ｌ」となるので、コンパレータ１８の出力は「Ｈ」となり、ＯＲ回路１９の出力も「Ｈ」となって、Ｄ−ＦＦ２０のクロック信号入力端ＣＬＫに信号「Ｈ」が入力する。したがって、Ｄ−ＦＦ２０はＤ端子入力を取り込むが、Ｄ端子は接地されているため、Ｑ端子出力は「Ｌ」となる。このため、インバータ２３で反転された信号「Ｈ」が各ＰＭＯＳ１，６，８及び各ＮＭＯＳ２，１１に入力し、ＰＭＯＳ１はオフ、ＮＭＯＳ２はオンになる。

一方、ＰＭＯＳ１がオフ、ＮＭＯＳ２がオンの状態にあって、発振器２１の発振信号が「Ｌ」を出力するタイミング、すなわちＰＭＯＳ１のオンデューティ区間に移行しても、ＮＭＯＳ２に流れた電流があらかじめ設定されたリミット値を超えたことを、ＮＭＯＳカレントリミット回路１３が検出すると、ＮＭＯＳカレントリミット回路１３は、検出信号としてカレントリミット信号「Ｈ」を出力する。これによって、ＯＲ回路２２の出力は「Ｈ」となり、Ｄ−ＦＦ２０の入力端に反転された信号「Ｌ」が入力する。したがって、Ｄ−ＦＦ２０は、それまでの状態を維持し、Ｑ端子出力は「Ｌ」のままとなる。このため、インバータ２３で反転された信号「Ｈ」が各ＰＭＯＳ１，６，８及び各ＮＭＯＳ２，１１に入力し、ＰＭＯＳ１はオフ、ＮＭＯＳ２はオンを維持する。

そして、ＰＭＯＳ１がオフ、ＮＭＯＳ２がオンの状態にあって、ＮＭＯＳ２に流れた電流があらかじめ設定されたリミット値を超えていない場合は、ＮＭＯＳカレントリミット回路１３は、カレントリミット信号「Ｌ」を出力する。これによって、ＯＲ回路２２の出力は「Ｌ」となり、Ｄ−ＦＦ２０には反転された信号「Ｈ」が入力する。したがって、Ｄ−ＦＦ２０のＱ端子出力は「Ｈ」となり、インバータ２３で反転された信号「Ｌ」が各ＰＭＯＳ１，６，８及び各ＮＭＯＳ２，１１に入力し、ＰＭＯＳ１はオン、ＮＭＯＳ２はオフとなる。

このようにして、上述の実施形態によれば、出力電圧が参照電圧よりも高くなった場合のほか、ＮＭＯＳ２にあらかじめ設定したリミット値を超える電流が流れた場合にも、発振信号に関わりなく強制的に、ＰＭＯＳ１をオフ状態とするので、過電流を抑制して、所望値に近い電源電圧を安定して供給できるものである。

本発明にかかる電源装置の回路図。 従来の電源装置の回路図。

符号の説明

１ ＰＭＯＳ
２ ＮＭＯＳ
３ インダクタ
４，１６ キャパシタ
５，６，８ ＰＭＯＳ
７，１４，１５ 抵抗
９ ＰＭＯＳカレントリミット回路
１０ 電流モニタ増幅回路
１１，１２ ＮＭＯＳ
１３ ＮＭＯＳカレントリミット回路
１７ エラーアンプ
１８ コンパレータ
１９，２２ ＯＲ回路
２０ Ｄ−ＦＦ
２１ 発振器
２３ インバータ

Claims (1)

1. 第１の導電型のスイッチングトランジスタと、
   このスイッチングトランジスタに直列に接続された第２の導電型のスイッチングトランジスタと、
   前記第1の導電型のスイッチングトランジスタに直列に接続されたインダクタと、
   このインダクタに電流が流れることにより蓄えられた電気エネルギーを出力電圧に変換する変換部と、
   前記第1の導電型のスイッチングトランジスタを一定周期でオンする制御信号を出力する制御信号出力部と、
   前記第１の導電型のスイッチングトランジスタに流れる電流があらかじめ設定されたリミット値を超えたことを検出する第１の検出部と、
   前記第２の導電型のスイッチングトランジスタに流れる電流があらかじめ設定されたリミット値を超えたことを検出する第２の検出部と、
   前記第１の検出部の検出信号を受けると前記第１の導電型のスイッチングトランジスタをオフ、前記第２の導電型のスイッチングトランジスタをオンとし、前記第１の導電型のスイッチングトランジスタがオフ状態で、前記第２の導電型のスイッチングトランジスタがオン状態の時に、前記制御信号にしたがって前記第１の導電型のスイッチングトランジスタがオンする時に、前記第２の検出部が検出信号を出力した場合は、前記制御信号に関わらず前記第１の導電型のスイッチングトランジスタのオフ状態を維持するオンオフ制御部と、
   を備えることを特徴とするスイッチング電源装置。

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