JP2010010494A

JP2010010494A - 配線基板およびその製造方法

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Publication number: JP2010010494A
Application number: JP2008169647A
Authority: JP
Inventors: Yoshitaka Shiga; 美隆志賀
Original assignee: Kyocera SLC Technologies Corp
Current assignee: Kyocera SLC Technologies Corp
Priority date: 2008-06-27
Filing date: 2008-06-27
Publication date: 2010-01-14

Abstract

【課題】電気テスト用のプローブを半導体素子接続パッドに常に良好に接続することによって確実に電気テストを行なうことができる配線基板およびその製造方法を提供すること。
【解決手段】絶縁層４と配線導体層５とが交互に積層されており、最上層の絶縁層４上に半導体素子１０１の電極端子１０１ａが接続される半導体素子接続パッド１２がその側面および上面を最上層の絶縁層４上から突出させるようにして多数並んで配設されているとともに、最上層の絶縁層４上に半導体素子接続パッド１２の側面を覆い、かつ半導体素子接続パッド１２の上面を露出させるソルダーレジスト層６が被着されている配線基板であって、ソルダーレジスト層６は、前記側面の上端まで覆い、かつ半導体素子接続パッド１２の間の上面が半導体素子接続パッド１２の上面より凹んで形成されている。
【選択図】図１

Description

本発明は配線基板およびその製造方法に関し、より詳細には、例えばペリフェラル型の半導体集積回路素子をフリップチップ接続により搭載するのに好適な配線基板およびその製造方法に関する。

従来から、半導体集積回路素子として、多数の電極端子を、その一方の主面の外周に沿って配設した、いわゆるペリフェラル型の半導体集積回路素子がある。このような半導体集積回路素子を配線基板に搭載する方法として、フリップチップ接続により接続する方法がある。フリップチップ接続は、配線基板上に設けた配線導体層の一部を半導体集積回路素子の電極端子の配置に対応した並びに露出させて半導体素子接続パッドとし、この半導体素子接続パッドと前記半導体集積回路素子の電極端子とを対向させるとともに両者を例えば半田層を介して電気的に接続する方法である。

本出願人は、このようなペリフェラル型の半導体集積回路素子を搭載するのに好適な配線基板として、先に特許文献１に記載のような配線基板を開発した。図１４は、ペリフェラル型の半導体集積回路素子をフリップチップ接続により搭載した特許文献１に記載の配線基板の例を示す概略断面図であり、図１５は、図１４の配線基板を示す平面図である。なお、図１４は図１５におけるＣ−Ｃ切断線に対応している。また、図１６は配線基板の要部拡大断面図である。図１４，図１５に示すように、この配線基板１２０は、上面から下面にかけてコア用の配線導体１０２が配設されたコア用の絶縁基板１０３を有している。このコア用の絶縁基板１０３の上下面には、ビルドアップ用の絶縁層１０４と、ビルドアップ用の配線導体層１０５とが交互に積層されている。さらに、その最表面には、保護用のソルダーレジスト層１０６が被着されている。

コア用の絶縁基板１０３の上面から下面にかけては、複数のスルーホール１０７が形成されている。絶縁基板１０３の上下面およびスルーホール１０７の内面には、コア用の配線導体層１０２が被着されている。スルーホール１０７の内部には、埋め込み樹脂１０８が充填されている。ビルドアップ用の絶縁層１０４には、それぞれに複数のビアホール１０９が形成されている。各絶縁層１０４の表面およびビアホール１０９の内面には、ビルドアップ用の配線導体層１０５がそれぞれ被着形成されている。

この配線導体層１０５のうち、配線基板１２０の上面側における最外層の絶縁層１０４上に被着された一部は、半導体素子接続用の帯状配線導体１０５Ａをなす。この帯状配線導体１０５Ａには、半導体集積回路素子１０１の電極端子１０１ａがフリップチップ接続される導電突起から成る半導体素子接続パッド１１２が一部に形成されている。半導体素子接続パッド１１２は、複数横に並んだ状態でその上面のみがソルダーレジスト層１０６から露出している。この露出した半導体素子接続パッド１１２の上面に、半導体集積回路素子１０１の電極端子１０１ａが半田等の接合金属を介して電気的に接続される。また、配線基板１２０の下面側における最外層の絶縁層１０４上に被着された一部が、外部電気回路基板の配線導体に電気的に接続される外部接続用の配線導体１０５Ｂを構成し、この外部接続用の配線導体１０５Ｂのうち、ソルダーレジスト層１０６から露出した露出部に、外部電気回路基板の配線導体が半田ボール１１１を介して電気的に接続される。

このような配線基板１２０上に半導体集積回路素子１０１を実装するには、先ず、半導体素子接続パッド１１２上に半田層を形成する。次に、この半田層と半導体集積回路素子１０１の電極端子１０１ａとを当接させた状態で加熱して半田層を溶融させることにより、半導体集積回路素子１０１の電極端子１０１ａと半導体素子接続パッド１１２とを半田を介して電気的に接続する。その後、半導体集積回路素子１０１と配線基板１２０との間の隙間にエポキシ樹脂等の熱硬化性樹脂から成るアンダーフィルと呼ばれる充填樹脂（不図示）を充填し、半導体集積回路素子１０１が配線基板１２０上に実装される。

この配線基板１２０によると、前記導電突起からなる半導体素子接続パッド１１２と、この半導体素子接続パッド１１２の上面に形成される半田層との接続信頼性に優れ、かつ半導体素子接続パッド１１２とソルダーレジスト層１０６との高低差が小さくなるので充填樹脂の充填性に優れ、狭ピッチな電極端子を有する半導体集積回路素子を微小な半田を介してフリップチップ搭載することができる。また、隣接する半導体素子接続パッド１１２間にソルダーレジスト層１０６が介在するので、半導体素子接続パッド１１２間の電気的絶縁信頼性に優れている。

一方、製造された配線基板は、電気テスト用のプローブを用いて電気テストされる。例えば、特許文献１に記載の配線基板では、図１６に示すように、電気テスト用のプローブＰをソルダーレジスト層１０６から露出した各導電突起からなる半導体素子接続パッド１１２に接続させて電気テストを行う。ところが、一般に、電気テストに使用されるプローブＰの径は、半導体素子接続パッド１１２の幅よりも大きく、しかも特許文献１に記載の配線基板１２０では導電突起からなる半導体素子接続パッド１１２の上面とその周囲のソルダーレジスト層１０６の高さが実質的に同じであることから、電気テスト用のプローブＰを半導体素子接続パッド１１２の上面に接続する際、周りのソルダーレジスト層１０６上に電気テスト用のプローブＰが乗り上げてしまい、その結果、電気テスト用のプローブＰと半導体素子接続パッド１１２との電気的接続が阻害されてしまい、合格品であっても不良品とされる、いわゆる擬似不良による歩留り低下が大きくなっている。

特開２００６−３４４６６４号公報

本発明の課題は、電気テスト用のプローブを半導体素子接続パッドに常に良好に接続することによって確実に電気テストを行なうことができる配線基板およびその製造方法を提供することである。

本発明の配線基板は、絶縁層と配線導体層とが交互に積層されており、最上層の絶縁層上に半導体素子の電極端子が接続される前記配線導体層から成る半導体素子接続パッドがその側面および上面を前記最上層の絶縁層上から突出させるようにして多数並んで配設されているとともに、前記最上層の絶縁層上に前記半導体素子接続パッドの側面を覆い、かつ該半導体素子接続パッドの上面を露出させるソルダーレジスト層が被着されている配線基板であって、前記ソルダーレジスト層は、前記側面の上端まで覆い、かつ前記半導体素子接続パッドの間の上面が該半導体素子接続パッドの上面より凹んで形成されていることを特徴とするものである。

また、本発明の配線基板の製造方法は、絶縁層と配線導体層とを交互に積層し、最上層の絶縁層上に前記配線導体層から成る半導体素子接続パッドを、その側面および上面が前記最上層の絶縁層上から突出するようにして複数並べで形成するとともに、前記最上層の絶縁層上に該半導体素子接続パッドを覆うソルダーレジスト層用の樹脂を形成し、しかる後、前記樹脂を研削することにより前記半導体素子接続パッドの上面を露出させるとともに該半導体素子接続パッドの側面を上端まで覆いかつ前記半導体素子接続パッドの間の上面が前記半導体素子接続パッドの上面よりも凹んだソルダーレジスト層を形成することを特徴とするものである。

本発明の配線基板によれば、ソルダーレジスト層が半導体素子接続パッドの側面の上端まで覆い、かつ半導体素子接続パッドの間の上面が半導体素子接続パッドの上面より凹んで形成されていることから、半導体素子接続パッド間の電気的な絶縁信頼性が高いとともに電気テスト用のプローブを半導体素子接続パッドに接続する際に、電気テスト用のプローブが半導体素子接続パッドの周りのソルダーレジスト層上に乗り上げることはなく、常に確実な電気テストを行なうことができる。

また、本発明の配線基板の製造方法によれば、最上層の絶縁層上に半導体素子接続パッドを覆うソルダーレジスト層用の樹脂を形成し、しかる後、前記樹脂を研削することにより半導体素子接続パッドの上面を露出させるとともに半導体素子接続パッドの側面を上端まで覆いかつ半導体素子接続パッドの間の上面が半導体素子接続パッドの上面よりも凹んだソルダーレジスト層を形成することから、半導体素子接続パッド間の電気的な絶縁信頼性が高いとともに電気テスト用のプローブを半導体素子接続パッドに接続する際に、電気テスト用のプローブが半導体素子接続パッドの周りのソルダーレジスト層上に乗り上げることはなく、常に確実な電気テストを行なうことが可能な配線基板を提供することができる。

＜第１の実施形態＞
以下、本発明にかかる配線基板の第１の実施形態について図面を参照して詳細に説明する。図１は、本実施形態にかかる配線基板を示す概略断面図である。図２は、図１に示す配線基板を示す平面図である。なお、図１は図２におけるＡ−Ａ切断線に対応している。また、図３は図１に示す配線基板の要部拡大断面図である。図１，図２に示すように、本実施形態にかかる配線基板１０は、上面から下面にかけてコア用の配線導体層２が配設されたコア用の絶縁基板３を有する。このコア用の絶縁基板３の上下面にビルドアップ用の絶縁層４と、ビルドアップ用の配線導体層５とが交互に積層されている。さらに、その最表面には、保護用のソルダーレジスト層６が被着されている。

絶縁基板３は、厚みが０．３〜１．５ｍｍ程度であり、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料等から成り、配線基板１０のコア部材として機能する。

絶縁基板３の上面から下面にかけて直径が０．０５〜０．３ｍｍ程度の複数のスルーホール７が形成されている。絶縁基板３の上下面およびスルーホール７の内面には、コア用の配線導体層２が被着されている。配線導体層２は、絶縁基板３の上下面では、主として銅箔等から形成されており、スルーホール７内面では、無電解銅めっきおよびその上の電解銅めっきから形成されている。

また、スルーホール７内部には、例えばエポキシ樹脂等の熱硬化性樹脂から成る埋め込み樹脂８が充填されている。絶縁基板３の上下面に形成された配線導体層２同士が、スルーホール７内の配線導体層２を介して電気的に接続されている。

このような絶縁基板３は、例えばガラスクロスに未硬化の熱硬化性樹脂を含浸させたシートの上下面に配線導体層２用の銅箔を張着した後、そのシートを熱硬化させ、これに上面から下面にかけてスルーホール７用のドリル加工を施すこと等により製作される。

配線導体層２は、例えば以下のようにして形成することができる。先ず、絶縁基板３用のシートの上下全面に、厚みが２〜３５μｍ程度の銅箔を上述のように張着しておくとともに、これらの銅箔および絶縁基板３にスルーホール７を穿孔する。次に、このスルーホール７の内面および銅箔表面に無電解銅めっきおよび電解銅めっきを順次施す。次に、スルーホール７内を埋め込み樹脂８で充填する。その後、この上下面の銅箔および銅めっきを、フォトリソグラフィ技術等を用いて所定のパターンにエッチング加工する。これにより、配線導体層２が、絶縁基板３の上下面およびスルーホール７の内面に形成される。

埋め込み樹脂８は、スルーホール７を塞ぐことにより、スルーホール７の直上および直下にビルドアップ用の絶縁層４を形成可能とするためのものである。埋め込み樹脂８は、例えば未硬化のペースト状の熱硬化性樹脂をスルーホール７内にスクリーン印刷法等により充填し、これを熱硬化させた後、その上下面を略平坦に研磨すること等により形成される。

絶縁基板３の上下面に積層された絶縁層４は、それぞれの厚みが２０〜６０μｍ程度である。絶縁層４は、絶縁基板３と同様にガラスクロスに熱硬化性樹脂を含浸させた電気絶縁材料や、あるいはエポキシ樹脂等の熱硬化性樹脂に酸化ケイ素等の無機フィラーを分散させた電気絶縁材料から成る。また、各絶縁層４には、直径が３０〜１００μｍ程度の複数のビアホール９が形成されている。

各絶縁層４の表面およびビアホール９内面には、無電解銅めっきおよびその上の電解銅めっきから成るビルドアップ用の配線導体層５が被着形成されている。そして、絶縁層４を挟んで上層に位置する配線導体層５と、下層に位置する配線導体層５とをビアホール９内の配線導体層５を介して電気的に接続することにより、高密度配線が立体的に形成される。

配線導体層５のうち、配線基板１０の上面側における最外層の絶縁層４上に被着された一部は、半導体素子接続用の帯状配線導体層５Ａをなす。この帯状配線導体層５Ａには、半導体集積回路素子１０１の電極端子１０１ａがフリップチップ接続される導電突起から成る半導体素子接続パッド１２が一部に形成されている。半導体素子接続パッド１２は、複数横に並んだ状態でその上面のみがソルダーレジスト層６から露出している。この露出した半導体素子接続パッド１２の上面に、半導体集積回路素子１０１の電極端子１０１ａが半田等の接合金属を介して電気的に接続される。一方、配線基板１０の下面側における最外層の絶縁層４上に被着された一部は、配線導体層５Ｂをなす。該配線導体層５Ｂは、外部電気回路基板の配線導体に半田ボール１１１を介して電気的に接続される外部接続用の接続パッド１３を有し、複数並設されている。

このような配線導体層５は、例えばセミアディティブ法といわれる方法により形成される。セミアディティブ法は、例えば、先ず、ビアホール９が形成された絶縁層４の表面に電解めっき用の下地金属層を無電解銅めっきにより形成する。次に、その上に配線導体層５に対応した開口を有するめっきレジスト層を形成する。次に、下地金属層を給電用の電極として開口から露出する下地金属層上に電解銅めっきを施すことで配線導体層５を形成する。次に、めっきレジストを剥離した後、露出する下地金属層をエッチング除去することによって各配線導体層５を電気的に独立させる方法である。

帯状配線導体層５Ａは、図２に示すように、半導体集積回路素子１０１の外周部に対応する位置に、半導体集積回路素子１０１の外周辺に対して直角な方向に延びるようにして所定の幅およびピッチで帯状に複数並設されている。各帯状配線導体層５Ａの幅は３５μｍ以下、好ましくは１５〜２５μｍ、互いに隣接する帯状配線導体層５Ａ，５Ａ間の間隔は３５μｍ以下、好ましくは１５〜２５μｍであるのがよい。

各帯状配線導体層５Ａは、半導体集積回路素子１０１の電極端子１０１ａに対応する位置に導電突起から成る半導体素子接続パッド１２を有している。

半導体素子接続パッド１２は、帯状配線導体層５Ａの幅と一致する幅で形成されている（図６（ｇ）参照）。したがって、半導体素子接続パッド１２は、帯状配線導体層５Ａからはみ出ることがないとともに、半導体集積回路素子１０１の電極端子１０１ａと接続するための十分な幅を確保することができる。半導体素子接続パッド１２は、その長さがその幅よりも例えば５０μｍ以上長く形成されている。これにより、例えば半導体素子接続パッド１２の形成位置が帯状配線導体層５Ａの長さ方向に多少ずれた場合であっても、半導体集積回路素子１０１の電極端子１０１ａと半導体素子接続パッド１２との位置が合い、両者が正確に接続される。半導体素子接続パッド１２の長さは、７０〜１００μｍ程度であるのが好ましい。

最外層の絶縁層４およびその上の配線導体層５上には、ソルダーレジスト層６が被着されている。該ソルダーレジスト層６は、最外層の配線導体層５を熱や外部環境から保護するための保護膜である。上面側のソルダーレジスト層６は、半導体素子接続パッド１２の上面を露出させるようにして、また下面側のソルダーレジスト層６は、外部接続用の接続パッド１３を露出させるようにしてそれぞれ被着されている。

ここで、上面側のソルダーレジスト層６は、図３に要部拡大断面図で示すように、半導体素子接続パッド１２の側面の上端まで覆っているとともに、半導体素子接続パッド１２の間の上面が半導体素子接続パッド１２の上面より凹んで形成されている。このような構成をとることによって、半導体素子接続パッド１２間の電気的な絶縁信頼性を高いものとすることができるとともに電気テストに使用されるプローブＰをソルダーレジスト層６から露出した半導体素子接続パッド１２に接続させて電気テストを行なう際、プローブＰが半導体素子接続パッド１２の周りのソルダーレジスト層６に乗り上げてしまうことはなく、それにより確実な電気テストを行なうことができる。

なお、半導体素子接続パッド１２間のソルダーレジスト層６は、半導体素子接続パッド１２の側面を良好に覆うとともに電気テスト用のプローブＰとの接触を避けるため、深さが２〜７μｍ程度の断面が円弧状の凹みを形成することが好ましい。

次に、前記した配線基板１０の製造方法について図面を参照して詳細に説明する。図４（ａ）〜（ｃ），図５（ｄ）〜（ｆ）および図６（ｇ）〜（ｉ）は、本実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。

先ず、図４（ａ）に示すように、上面側における最外層の絶縁層４の表面に、電解めっき用の下地金属層５１を無電解めっきにより被着形成する。下地金属層５１を形成する無電解めっきとしては、無電解銅めっきが好ましい。

次に、図４（ｂ）に示すように、下地金属層５１の表面に第１レジスト層Ｒ１を形成する。第１レジスト層Ｒ１は、帯状配線導体層５Ａに対応する形状の第１開口Ａ１を有しており、光感光性アルカリ現像型ドライフィルムレジストを下地金属層５１上に張着するとともに、それにフォトリソグラフィ技術を用いて露光および現像を行なうことにより帯状配線導体層５Ａに対応する形状の第１開口Ａ１を有するパターンに形成される。第１レジスト層Ｒ１の厚みは、帯状配線導体層５Ａおよびその上に形成される半導体素子接続パッド１２の合計厚みよりも若干大きい厚みであるのがよい。

図４（ｃ）に示すように、第１レジスト層Ｒ１の第１開口Ａ１内に露出する下地金属層５１上に、電解めっきにより帯状配線導体層５Ａを被着形成する。帯状配線導体層５Ａを形成するための電解めっきとしては、電解銅めっきが好ましい。帯状配線導体層５Ａの厚みは、第１レジスト層Ｒ１の厚みよりも薄い。具体的には、帯状配線導体層５Ａの厚みは、８〜２０μｍ、好ましくは１０〜１５μｍであるのがよい。

帯状配線導体層５Ａを被着形成した後、図５（ｄ）に示すように、第１レジスト層Ｒ１および帯状配線導体層５Ａの表面に第２レジスト層Ｒ２を形成する。第２レジスト層Ｒ２は、導電突起から成る半導体素子接続パッド１２が形成される位置に半導体素子接続パッド１２の長さに対応した幅で第１開口Ａ１を真横に横切る第２開口Ａ２を有している。このような第２レジスト層Ｒ２は、光感光性アルカリ現像型ドライフィルムレジストを第１レジスト層Ｒ１および帯状配線導体層５Ａ上に張着するとともに、それにフォトリソグラフィ技術を用いて露光および現像を行なうことにより第２開口Ａ２を有するパターンに形成される。なお、第２レジスト層Ｒ２の厚みは、第１レジスト層Ｒ１の厚み以上であるのが好ましい。

次に、図５（ｅ）に示すように、第１開口Ａ１および第２開口Ａ２で囲まれた帯状配線導体層５Ａ上に導電突起から成る半導体素子接続パッド１２を電解めっきにより形成する。半導体素子接続パッド１２を形成するための電解めっきとしては、電解銅めっきが好ましい。なお、半導体素子接続パッド１２の高さは、第１レジスト層Ｒ１の上面よりも若干低い位置とするのが好ましい。

このとき、半導体素子接続パッド１２は、第１開口Ａ１および第２開口Ａ２で囲まれた帯状配線導体層５Ａ上に形成されるので、その幅が第１開口Ａ１で画定される幅、すなわち帯状配線導体層５Ａの幅と一致する幅で形成されるとともに、その長さが第２開口Ａ２で画定される幅で形成される。

また、第２開口Ａ２は、第１開口Ａ１を横切るように形成されているので、第２レジスト層Ｒ２を形成する際の位置合わせの誤差に起因して、第２開口Ａ２の位置が帯状配線導体層５Ａの幅方向にずれたとしても、帯状配線導体層５Ａの露出幅が変わることはなく、したがって形成される半導体素子接続パッド１２の幅に影響を与えることはない。

なお、第２開口Ａ２の幅を、第１開口Ａ１の幅よりも例えば５０μｍ以上広い幅で形成しておくと、その分、半導体素子接続パッド１２の長さが長く形成されることになり、第２レジスト層Ｒ２を形成する際の位置合わせの誤差に起因して第２開口Ａ２の位置が帯状配線導体層５Ａの長さ方向に例えば２５μｍ程度ずれたとしても、半導体素子接続パッド１２上に半導体集積回路素子１０１の電極端子１０１ａと正確に対向する領域を確保することができるので、半導体集積回路素子１０１の電極端子１０１ａと半導体素子接続パッド１２とを正確に接続することができる。したがって、第２開口Ａ２の幅は、第１開口Ａ１の幅よりも、例えば５０μｍ以上広くしておくことが好ましい。

半導体素子接続パッド１２を形成した後、図５（ｆ）に示すように、第１レジスト層Ｒ１および第２レジスト層Ｒ２を除去する。前記第１レジスト層Ｒ１および第２レジスト層Ｒ２の除去は、例えば水酸化ナトリウム水溶液等のアルカリ水溶液への浸漬により行なう。

図６（ｇ）に示すように、帯状配線導体層５Ａが形成された部分以外の下地金属層５１を除去する。これにより、隣接する帯状配線導体層５Ａ間が電気的に独立することになる。このとき、帯状配線導体層５Ａ上に形成された半導体素子接続パッド１２は、その幅が帯状配線導体層５Ａと一致する幅で形成されており、帯状配線導体層５Ａからはみ出していないので、隣接する帯状配線導体層５Ａ間の電気的な絶縁が良好に保たれる。なお、帯状配線導体層５Ａが形成された部分以外の下地金属層５１を除去するには、第１レジスト層Ｒ１および第２レジスト層Ｒ２を除去した後、露出する下地金属層５１を、例えば過硫酸ナトリウムを含有するエッチング液等によりエッチング除去する方法が採用可能である。

図６（ｈ）に示すように、ソルダーレジスト層用の樹脂６Ｐで最外層の絶縁層４，帯状配線導体層５Ａ，半導体素子接続パッド１２を被覆する。ソルダーレジスト層用の樹脂６Ｐとしては、配線基板の表面を保護するソルダーレジスト層として機能する各種の公知の樹脂が採用可能であり、例えばエポキシ樹脂等にシリカやタルク等の無機物粉末フィラーを３０〜７０質量％程度分散させた絶縁材料から成る熱硬化性樹脂等が好ましく、該樹脂を被覆後に硬化させるのがよい。

次に、図６（ｉ）に示すように、ソルダーレジスト層用の樹脂６Ｐを例えば微細砥粒と液体との混合物を拭きつけて研削を行なうウエットブラスト法を採用してその表面から研削することにより半導体素子接続パッド１２の上面を露出させるとともに半導体素子接続パッド１２の側面を上端まで覆いかつ半導体素子接続パッド１２の間の上面が半導体素子接続パッド１２の上面よりも凹んだソルダーレジスト層６を形成する。

なお、ウエットブラスト法を採用してソルダーレジスト層用の樹脂６Ｐを研削する場合、ウエットブラストに用いる砥粒の番手を＃１０００〜＃８０００のものを用いることにより、半導体素子接続パッド１２の側面を上端まで覆うとともに半導体素子接続パッド１２の間に深さが２〜７μｍ程度の断面が円弧状の凹みを有するソルダーレジスト層６を良好に形成することができる。ウエットブラストに用いる砥粒の番手が＃１０００未満であると、ソルダーレジスト層用の樹脂６Ｐを研削する際に樹脂６Ｐと半導体素子接続パッド１２とが略同等に研削され、半導体素子接続パッド１２の間のソルダーレジスト層６を凹ますことが困難となり、＃８０００を超えると、ソルダーレジスト層用の樹脂６Ｐを研削するのに要する時間が長いものとなる。したがって、ソルダーレジスト層用の樹脂６Ｐをウエットブラスト法により研削する場合には、ウエットブラストに用いる砥粒の番手を＃１０００〜＃８０００とすることが好ましい。このように、砥粒の番手が＃１０００〜＃８０００のウエットブラストによりソルダーレジスト層用の樹脂６Ｐを研削すると、半導体素子接続パッド１２が露出するまで研削された後は、砥粒が＃１０００〜＃８０００と微細なことから、金属から成る半導体素子接続パッド１２の上面は殆ど研削されなくなり、その周りの樹脂６Ｐだけが優先的に研削されるようになる。そして半導体素子接続パッド１２とその周りの樹脂６Ｐとの境界においては、半導体素子接続パッド１２の縁部に衝突した砥粒と液体との混合物から成る流体の流れが乱れるため、半導体素子接続パッド１２との境界近傍の樹脂６Ｐ面への流体による研削の圧力が低下して研削量が少なくなるとともに半導体素子接続パッド１２から離れるにつれて研削の圧力が高くなり研削量が増加するので、半導体素子接続パッド１２の間のソルダーレジスト層６上面が深さ２〜７μｍ程度の断面円弧状の凹みとなる。なお、ソルダーレジスト層用の樹脂６Ｐの研削には、ウエットブラスト法の他、砥粒をエアにより吹付けるサンドブラスト法等が採用可能である。

＜第２の実施形態＞
次に、本発明にかかる配線基板の第２の実施形態について図面を参照して詳細に説明する。図７は、本実施形態にかかる配線基板を示す概略断面図である。図８は、図７に示す配線基板を示す平面図である。図９は、本実施形態にかかる配線基板の接続パッド近傍を示す部分拡大概略説明図である。なお、図７は図８におけるＢ−Ｂ切断線に対応している。また、図７〜図９において、前述した図１〜図６と同一の構成部分には同一の符号を付して説明は省略する。

図７に示すように、本実施形態の配線基板２０は、最外層の絶縁層４上に帯状配線導体層５Ａが複数並設されている。各帯状配線導体層５Ａは、半導体集積回路素子１０１の電極１０１ａがフリップチップ接続される半導体素子接続パッド２２を一部に有している。具体的には、帯状配線導体層５Ａは、図８に示すように、半導体集積回路素子１０１の外周部に対応する位置に、半導体集積回路素子１０１の外周辺に対して直角な方向に延びるようにして所定のピッチで帯状に複数並設されている。

上面側のソルダーレジスト層６は、各半導体素子接続パッド２２を一括して露出させるスリット状の開口６Ｓを有している。この開口６Ｓの幅に対応した長さで帯状配線導体層５Ａの一部を露出させることにより、長方形状の半導体素子接続パッド２２が画定される。また、各半導体素子接続パッド２２は、複数横に並んだ状態でソルダーレジスト層６の開口６Ｓから露出している。

図９に示すように、ソルダーレジスト層６が、さらにスリット状の開口６Ｓ内に露出した互いに隣接する半導体素子接続パッド２２，２２間の間隙を充填するように被着されている。ソルダーレジスト層６は、半導体素子接続パッド２２の側面の上端まで覆っているとともに、半導体素子接続パッド２２の間の上面が半導体素子接続パッド２２の上面より凹んで形成されている。それにより、第１実施形態と同様に、半導体素子接続パッド２２間の電気的な絶縁信頼性を高いものとすることができるとともに電気テストに使用されるプローブＰをソルダーレジスト層６から露出した半導体素子接続パッド２２に接続させて電気テストを行なう際、プローブＰが半導体素子接続パッド２２の周りのソルダーレジスト層６に乗り上げてしまうことはなく、確実な電気テストを行なうことができる。

次に、本実施形態にかかる配線基板の製造方法を、図面を参照して詳細に説明する。図１０（ａ），（ｂ）、図１１（ｃ），（ｄ）は、本実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。

先ず、絶縁層４と配線導体層５とを交互に積層した後、図１０（ａ）に示すように、最外層の絶縁層４の表面に帯状配線導体層５Ａを形成する。帯状配線導体層５Ａは、例えば５０μｍピッチで複数が帯状に並んで形成され、その幅および間隔は例えばそれぞれ２５μｍであり、高さは例えば１３μｍ程度である。そして、その一部に半導体素子接続パッド２２を有している。このような帯状配線導体層５Ａは周知のセミアディティブ法により形成される。

次に、図１０（ｂ）に示すように、最外層の絶縁層４上および帯状配線導体層５Ａ上の全面にソルダーレジスト層６用の樹脂層６Ｐを形成した後、図１１（ｃ）に示すように、各半導体素子接続パッド２２に対応する位置に、スリット状の開口部ＭＳを有するマスクＭを樹脂層６Ｐの上に形成する。マスクＭは、例えば感光性樹脂フィルム等から成り、このマスクＭを樹脂層６Ｐ上に張着するとともに、前記感光性樹脂フィルムを所定パターンに露光現像することにより開口部ＭＳが形成される。

次に、マスクＭの開口部ＭＳから露出する樹脂層６Ｐを、図１１（ｄ）に示すように、例えばウエットブラスト法を採用して研削することにより半導体素子接続パッド２２の上面を露出させるとともに半導体素子接続パッド２２の側面を上端まで覆いかつ半導体素子接続パッド２２の間の上面が半導体素子接続パッド２２上面よりも凹んだソルダーレジスト層６を形成する。なお、ソルダーレジスト層用の樹脂６Ｐの研削には、ウエットブラスト法の他、サンドブラスト法等が採用可能である。

マスクＭを除去すると、図９に示したように、絶縁層４上および帯状配線導体層５Ａ上に、半導体素子接続パッド２２の上面を露出させるスリット状の開口６Ｓを有するソルダーレジスト層６と、このスリット状の開口６Ｓ内に露出した互いに隣接する半導体素子接続パッド２２，２２間の間隙を充填するように被着されたソルダーレジスト層６が形成される。なお、マスクＭの除去方法としては、例えば水酸化ナトリウム水溶液等の弱アルカリ溶液への浸漬等が挙げられる。

以上、本発明に係るいくつかの実施形態を説明したが、本発明は以上の実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において種々の改善や変更が可能である。例えば前記した第１や第２の実施形態では半導体素子接続パッド１２や２２の間のソルダーレジスト層６に断面が円弧状の凹みを設けることにより、半導体素子接続パッド１２や２２の間のソルダーレジスト層６上面を半導体素子接続パッド１２や２２の上面より凹んだものとしたが、半導体素子接続パッド１２や２２の上面を凸面に形成しておくとともにレーザー光、プラズマ等を利用して半導体素子接続パッド１２や２２の間の樹脂６Ｐを選択的に研削することで、図１２や図１３に示すように、上面が凸面の半導体素子接続パッド１２や２２が、側面をソルダーレジスト層６で覆われた状態でソルダーレジスト層６から突出するようにしてもよい。

また、前記した第１および第２の実施形態では、本発明の配線基板をペリフェラル型の半導体集積回路素子１０１を搭載する配線基板１０や２０に適用した例を示したが、本発明の配線基板は、半導体集積回路素子の下面の全域にわたり格子状の並びに電極端子が形成されたエリアアレイ型の半導体集積回路素子を搭載するための配線基板に適用してもよく、更には、ペリフェラル型の半導体集積回路素子とエリアアレイ型の半導体集積回路素子とを混在して搭載する配線基板や、その他の電子装置を搭載する配線基板に適用してもよい。

本発明の第１の実施形態にかかる配線基板を示す概略断面図である。図１に示す配線基板を示す平面図である。図１に示す配線基板の要部拡大概略説明図である。（ａ）〜（ｃ）は、本発明の第１の実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。（ｄ）〜（ｆ）は、本発明の第１の実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。（ｇ）〜（ｉ）は、本発明の第１の実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。本発明の第２の実施形態にかかる配線基板を示す概略断面図である。図７に示す配線基板を示す平面図である。本発明の第２の実施形態にかかる配線基板の要部拡大概略説明図である。（ａ），（ｂ）は、本発明の第２の実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。（ｃ），（ｄ）は、本発明の第２の実施形態にかかる配線基板の製造方法を示す部分拡大工程図である。本発明の他の実施形態を示す図３に相当する要部拡大概略説明図である。本発明の更に他の実施形態を示す図９に相当する要部拡大概略説明図である。従来の配線基板を示す概略断面図である。図１４に示す配線基板を示す平面図である。図１４に示す配線基板の要部拡大概略説明図である。

符号の説明

２，５配線導体層
３絶縁基板
４絶縁層
５Ａ帯状配線導体層
１２，２２半導体素子接続パッド
６ソルダーレジスト層
６Ｐソルダーレジスト用の樹脂
７スルーホール
８埋め込み樹脂
９ビアホール
１０，２０配線基板
５１下地金属層
１０１半導体集積回路素子
１０１ａ電極端子
１１１半田ボール

Claims

絶縁層と配線導体層とが交互に積層されており、最上層の絶縁層上に半導体素子の電極端子が接続される前記配線導体層から成る半導体素子接続パッドがその側面および上面を前記最上層の絶縁層上から突出させるようにして多数並んで配設されているとともに、前記最上層の絶縁層上に前記半導体素子接続パッドの側面を覆い、かつ該半導体素子接続パッドの上面を露出させるソルダーレジスト層が被着されている配線基板であって、前記ソルダーレジスト層は、前記側面の上端まで覆い、かつ前記半導体素子接続パッドの間の上面が該半導体素子接続パッドの上面より凹んで形成されていることを特徴とする配線基板。
絶縁層と配線導体層とを交互に積層し、最上層の絶縁層上に前記配線導体層から成る半導体素子接続パッドを、その側面および上面が前記最上層の絶縁層上から突出するようにして複数並べで形成するとともに、前記最上層の絶縁層上に該半導体素子接続パッドを覆うソルダーレジスト層用の樹脂を形成し、しかる後、該樹脂を研削することにより前記半導体素子接続パッドの上面を露出させるとともに該半導体素子接続パッドの側面を上端まで覆いかつ前記半導体素子接続パッドの間の上面が前記半導体素子接続パッドの上面よりも凹んだソルダーレジスト層を形成することを特徴とする配線基板の製造方法。
前記研削が微細砥粒と液体との混合物の拭きつけにより行なわれることを特徴とする請求項２記載の配線基板の製造方法。