JP2010004532A - インバータ素子及びその動作方法 - Google Patents

Abstract

【課題】本発明は、インバータ素子及びその動作方法を提供することを目的とする。
【解決手段】電源節点と接地部との間に接続された少なくとも１つの第１トランジスタが与えられ、該少なくとも１つの第１トランジスタは、第１ゲート及び第１ターミナルを備え、第１ゲート及び第１ターミナルは、昇圧節点で昇圧電圧を調節するために内部的に容量結合され、第１ターミナルは、第１トランジスタの第１ソース及び第１ドレインのいずれか一つである。
【選択図】図３

Description

本発明は、半導体素子に係り、特にインバータ素子及びその動作方法に関する。

インバータ素子は、ロジック回路で、入力電圧の位相を反転させて出力させるために使われる。インバータ素子は、エンハンスメント・モード（enhancement mode）トランジスタのみによって構成される、またはエンハンスメント・モード・トランジスタとデプレション・モード（depletion mode）トランジスタを組み合わせて構成されうる。

図１は、一般的なＥ／Ｅ（enhancement／enhancement）モードのインバータ素子を示している。図１を参照すれば、第１トランジスタＴ１及び第２トランジスタＴ２は、電源電圧Ｖ_ｄｄ及び接地部ＧＮＤ間でインバータ構造として接続される。入力電圧Ｖ_ｉは、第２トランジスタＴ２に印加され、電源電圧Ｖ_ｄｄは、第１トランジスタＴ１に印加される。出力電圧Ｖｏは、第１トランジスタＴ１及び第２トランジスタＴ２間に出力される。第１トランジスタＴ１及び第２トランジスタＴ２は、いずれもエンハンスメント・モード・トランジスタである。

そのようなＥ／Ｅモードのインバータ素子で、第１トランジスタＴ１は、一般的にオン（ｏｎ）状態にあるために、負荷抵抗として機能する。従って、出力電圧Ｖｏは、第１トランジスタＴ１及び第２トランジスタＴ２の抵抗比によって決定されうる。これにより、ハイレベル（high level）出力は、電源電圧Ｖ_ｄｄと同一ではなく、電源電圧Ｖ_ｄｄから第１トランジスタＴ１のスレショルド電圧Ｖ_ｔｈ１を差し引いた値（Ｖ_ｄｄ−Ｖ_ｔｈ１）に減る。そのような出力減少は、図１１で後述するように、インバータ素子のチェーン構造で、出力パルスの振幅をだんだんと縮小させうる。

図２は、一般的なＥ／Ｄモードのインバータ素子を示している。図２を参照すれば、第３トランジスタＴ３及び第４トランジスタＴ４は、電源電圧Ｖ_ｄｄ及び接地部ＧＮＤ間でインバータ構造として接続される。入力電圧Ｖ_ｉは第４トランジスタＴ４に印加され、出力電圧Ｖｏは第３トランジスタＴ３及び第４トランジスタＴ４間に出力される。第３トランジスタＴ３は、デプレション・モード・トランジスタであり、第４トランジスタＴ４は、エンハンスメント・モード・トランジスタである。

そのようなＥ／Ｄモードのインバータ素子で、ハイレベル出力は、ほぼ電源電圧Ｖ_ｄｄと同じになりうる。しかし、そのようなインバータ素子は、図９で後述するように、信号伝播時間（signal propagation time）が長いという短所がある。

本発明がなそうとする技術的課題は、十分な出力電圧を与え、かつ信号伝送時間の短いインバータ素子を提供するところにある。

本発明がなそうとする他の技術的課題は、前記インバータ素子の効率的な動作方法を提供するところにある。

前記技術的課題を達成するための本発明の一実施形態によるインバータ素子が提供される。電源節点と接地部との間に接続された少なくとも１つの第１トランジスタが与えられる。前記少なくとも１つの第１トランジスタは、第１ゲート及び第１ターミナルを備え、前記第１ゲート及び第１ターミナルは、昇圧節点で昇圧電圧を調節するために内部的に容量結合され、前記第１ターミナルは、前記第１トランジスタの第１ソース及び第１ドレインのうちいずれか一つである。

前記本発明によるインバータ素子において、前記第１ゲート及び前記第１ソースは、前記第１ゲート及び前記第１ソースの重畳による第１寄生容量によって容量結合される。

前記本発明によるインバータ素子において、前記電源節点と接地部との間に接続された複数のトランジスタが与えられる。前記複数のトランジスタは、前記第１ドレインに電源電圧が印加される前記第１トランジスタと、第２ゲート、第２ソース及び第２ドレインを備え、前記第２ゲートに入力電圧が印加され、前記第２ドレインは、出力電圧が出力節点に出力されるように、前記第１ソースに接続された第２トランジスタと、第３ゲート、第３ソース及び第３ドレインを備え、前記第３ゲート及び前記第３ドレインに前記電源電圧が印加され、前記第３ソースが前記第１ゲートに接続された第３トランジスタとを備える。前記第１ゲート及び前記第１ソースは、前記昇圧節点で前記昇圧電圧を制御するように、前記第１トランジスタで内部的に容量結合される。ここで、前記第３ゲート及び前記第３ソースは、前記第３ゲート及び前記第３ソースの重畳による第２寄生容量によって容量結合されうる。

前記本発明によるインバータ素子において、前記第１トランジスタ及び／または前記第３トランジスタは、薄膜トランジスタ（ＴＦＴ）、例えば逆転構造の薄膜トランジスタでありうる。

前記本発明によるインバータ素子において、前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、エンハンスメント・モード・トランジスタでありうる。

前記本発明によるインバータ素子において、前記第１トランジスタは負荷トランジスタであり、前記第２トランジスタは入力トランジスタであり、前記入力トランジスタの前記第２ソースが接地部に接続され、前記第３トランジスタは予備充電トランジスタである。

前記他の技術的課題を達成するための本発明の一実施形態によるインバータ素子の動作方法が提供される。これによれば、前記第１ゲート及び前記第１ソースの重畳による第１寄生容量によって、前記出力電圧から前記第１トランジスタの前記第１ゲートに誘導される昇圧電圧の大きさを調節することが提供される。

前記インバータ素子の動作方法において、前記昇圧電圧の大きさは、前記第３ゲート及び前記第３ソースの重畳による第２寄生容量によってさらに調節されうる。

前記インバータ素子の動作方法において、前記第１寄生容量及び前記第２寄生容量は、それぞれ前記第１ゲート及び前記第１ソースの重畳面積、前記第３ゲート及び前記３ソースの重畳面積によって調節されうる。

前記インバータ素子の動作方法において、前記第１ゲート及び前記第１ソースの重畳面積は、前記第１ゲート及び前記第１ソースの重畳長及び／または前記第１トランジスタのチャンネル幅によって調節されうる。

前記インバータ素子の動作方法において、前記第３ゲート及び前記第３ソースの重畳面積は、前記第３ゲート及び前記第３ソースの重畳長及び／または前記第３トランジスタのチャンネル幅によって調節されうる。

本発明によるインバータ素子によれば、別途の分離されたキャパシタなしに、負荷トランジスタに内在された第１寄生容量によって、出力電圧を高めることができ、信号伝播時間を縮めることができる。従って、本発明によるインバータ素子は、高い動作速度を具現できる。

本発明によるインバータ素子によれば、負荷トランジスタのゲートに誘導される昇圧電圧を、負荷トランジスタのゲートとソースとの重畳面積を調節し、さらに予備充電トランジスタのゲートとソースとの重畳面積を調節して容易に調節できる。

一般的なＥ／Ｅモードのインバータ素子を示す回路図である。 一般的なＥ／Ｄモードのインバータ素子を示す回路図である。 本発明の一実施例によるインバータ素子を示す回路図である。 図３のインバータ素子の動作について説明するための回路図である。 図３のインバータ素子で、トランジスタを例示的に示す断面図である。 図３のインバータ素子で、トランジスタを例示的に示す断面図である。 図３のインバータ素子に係る、シミュレーションを介して得られたゲート電圧−電流特性を示すグラフである。 図７の結果から得られた重畳長−電流特性を示すグラフである。 図２及び図３のインバータ素子に係る、シミュレーションを介して得られた時間−電流特性を示すグラフである。 図１及び図３のインバータ素子に係る、シミュレーションを介して得られた時間−電圧特性を示すグラフである。 図１ないし図３のインバータ素子の７レベルチェーン構造に係る、シミュレーションを介して得られた時間−電圧特性を示すグラフである。

以下、添付した図面を参照しつつ、本発明による望ましい実施例について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施例に限定されるものではなく、互いに異なる多様な実施形態で具現され、本実施例は、単に本発明の開示を完全なものにするためのものであり、本発明の技術分野の当業者に発明の範疇を完全に知らせるために提供されるものである。図面での構成要素は、説明の便宜のために、その大きさが誇張されうる。

図３は、本発明の一実施例によるインバータ素子を示す回路図であり、図４は、図３のインバータ素子の動作について説明するための回路図である。

図３を参照すれば、インバータ素子は、電源節点（power node）Ｎ３１及び接地部（ground）ＧＮＤ間に少なくとも１つのトランジスタ、例えば第１トランジスタＴ１０、第２トランジスタＴ２０及び第３トランジスタＴ３０を備えることができる。第１トランジスタＴ１０及び第３トランジスタＴ３０は、電源節点Ｎ３１及び出力節点Ｎ１２間に結合され、第２トランジスタＴ２０は、出力節点Ｎ１２及び接地部ＧＮＤ間に結合されうる。電源電圧Ｖ_ｄｄは、電源節点Ｎ３１を介して印加され、出力電圧Ｖｏは、出力節点Ｎ１２を介して出力されうる。第１トランジスタＴ１０は負荷トランジスタと呼ばれ、第２トランジスタＴ２０は入力トランジスタと呼ばれ、第３トランジスタＴ３０は予備充電トランジスタ（pre-charge transistor）と呼ばれもする。

第１トランジスタＴ１０は、第１ゲートＧ１と、第１ターミナル、例えば第１ドレインＤ１及び／または第１ソースＳ１とを備えることができる。第２トランジスタＴ２０は、第２ゲートＧ２と、第２ターミナル、例えば第２ドレインＤ２及び／または第２ソースＳ２とを備えることができる。第３トランジスタＴ３０は、第３ゲートＧ３と、第３ターミナル、例えば第３ドレインＤ３及び／または第３ソースＳ３とを備えることができる。

例えば、第１トランジスタＴ１０、第２トランジスタＴ２０及び第３トランジスタＴ３０は、いずれもエンハンスメント・モード（enhancement-mode）のＮ型ＭＯＳ（metal oxide semiconductor）トランジスタでありうる。エンハンスメント・モードは、デプレション・モード（depletion-mode）と対比的に使われうる。エンハンスメント・モードのトランジスタは、一般的に（normally）オフ（off）状態にあり、デプレション・モードのトランジスタは、一般的にオン（on）状態にある。

電源電圧Ｖ_ｄｄは、電源節点Ｎ３１を介して第１ドレインＤ１、第３ドレインＤ３及び第３ゲートＧ３に印加されうる。入力電圧Ｖ_ｉは、第２ゲートＧ２に印加されうる。第３ソースＳ３は昇圧節点（boost node）Ｎ１３を介して第１ゲートＧ１に接続されうる。第１ソースＳ１及び第２ドレインＤ２は、出力節点Ｎ１２を介して互いに接続されうる。これにより、出力電圧Ｖｏは、第１ソースＳ１または第２ドレインＤ２から、出力節点Ｎ１２を介して出力されうる。第２ソースＳ２は、接地部ＧＮＤに接続されうる。

本実施例のインバータ素子で、昇圧節点Ｎ１３及び出力節点Ｎ１２間に分離されたキャパシタがない。代わりに、第１ゲートＧ１及び第１ソースＳ１は、第１トランジスタＴ１０内部的に容量結合（capacitive-coupled）されうる。例えば、図４に図示されているように、第１ゲートＧ１及び第１ソースＳ１は、その重畳による第１寄生容量Ｃ１０によって容量結合されうる。しかし、そのような第１寄生容量Ｃ１０は、別途の構成要素なしに第１トランジスタＴ１０に内在的であるということから点線で表示され、別途に分離されて与えられるキャパシタによる容量とは区別されうる。そのような第１寄生容量Ｃ１０によって、昇圧節点Ｎ１３及び出力節点Ｎ１２は、容量的に結合されうる。

選択的に、第３ゲートＧ３及び第１ソースＳ３は、第３トランジスタＴ３０内部的に容量結合されうる。例えば、図４に図示されているように、第３ゲートＧ３及び第３ソースＳ３は、その重畳による第２寄生容量Ｃ３０によって容量結合されうる。しかし、そのような第２寄生容量Ｃ３０は、第１寄生容量Ｃ１０と同様に、別途の構成要素なしに第３トランジスタＴ３０に内在的であるという点で、別途に分離されて与えられるキャパシタの容量とは区別されうる。そのような第２寄生容量Ｃ３０によって、電源節点Ｎ３１及び昇圧節点Ｎ１３は容量的に結合されうる。

図４を参照し、図３のインバータ素子の動作特性について説明する。

図４を参照すれば、入力電圧Ｖ_ｉがハイレベル（high level）である場合、第２トランジスタＴ２０がターンオン（turn-on）される。これにより、出力節点Ｎ１２と接地部ＧＮＤとが互いに接続されるとともに、出力電圧Ｖｏは、入力電圧Ｖｉの反対であるローレベル（low level）になりうる。

一方、入力電圧Ｖｉがローレベルである場合、第２トランジスタＴ２０は、ターンオフ（turn-off）される。これにより、出力節点Ｎ１２と接地部ＧＮＤとは断絶されうる。電源電圧Ｖ_ｄｄはハイレベルであるので、第３トランジスタＴ３０がターンオンされて昇圧節点Ｎ１３が充電されうる。昇圧節点Ｎ１３が、電源電圧Ｖ_ｄｄから第３トランジスタＴ３０のスレショルド電圧Ｖ_ｔｈ３０を差し引いた値（Ｖ_ｄｄ−Ｖ_ｔｈ３０）ほど充電された後、第３トランジスタＴ３０はターンオフされる。これにより、昇圧節点Ｎ１３はフローティングされる。

昇圧節点Ｎ１３が充電されることによって第１トランジスタＴ１０がターンオンされ、出力節点Ｎ１２の電圧が上昇する。出力節点Ｎ１２の電圧が上がることにより、第１寄生容量Ｃ１０によって昇圧節点Ｎ１３の電圧が昇圧されうる。これにより、第１ゲートＧ１に印加された電圧が大きくなり、出力電圧Ｖｏが大きくなりうる。すなわち、出力電圧Ｖｏは、電源電圧Ｖ_ｄｄから第１トランジスタＴ１０のスレショルド電圧Ｖ_ｔｈ１０を差し引いた値（Ｖ_ｄｄ−Ｖ_ｔｈ１０）より大きくなり、理想的には電源電圧Ｖ_ｄｄに近接した値でありうる。すなわち、別途の分離されたキャパシタなしでも、第１寄生容量Ｃ１０によって、出力電圧Ｖｏを高めることができる。

第１寄生容量Ｃ１０と第２寄生容量Ｃ３０が共にある場合、昇圧節点Ｎ１３での昇圧電圧ΔＶは、第１寄生容量Ｃ１０及び第２寄生容量Ｃ３０の結合によって、次の式（１）のように求めることができる。

一方、第１寄生容量Ｃ１０は、第１ゲートＧ１と第１ソースＳ１との重畳面積を調節することによって調節され、第２寄生容量Ｃ３０は、第３ゲートＧ３と第３ソースＳ３との重畳面積によって調節されうる。従って、式（１）は、下の式（２）のように展開できる。

Ｌ１０は、第１ゲートＧ１と第１ソースＳ１との重畳長を示し、Ｌ３０は、第３ゲートＧ３と第３ソースＳ３との重畳長を示す。Ｗ１０は、第１トランジスタＴ１０のチャンネル幅を示し、Ｗ３０は、第３トランジスタＴ３０のチャンネル幅を示す。ここで、第１ゲートＧ１と第１ソースＳ１との間の誘電定数と、第３ゲートＧ３と第３ソースＳ３との間の誘電定数とが同じであると仮定したが、本実施例がそのような例に限定されるものではない。

前記式（１）及び式（２）から、第１寄生容量Ｃ１０を大きくして第２寄生容量Ｃ３０を小さくするほど、昇圧電圧ΔＶが大きくなることが分かる。さらに、第１ゲートＧ１と第１ソースＳ１との重畳長Ｌ１０、及び／または第１トランジスタのチャンネル幅Ｗ１０を大きくし、第３ゲートＧ３と第１ソースＳ３の重畳長Ｌ３０及び／または第３トランジスタのチャンネル幅Ｗ３０を小さくするほど、昇圧電圧ΔＶが大きくなることが分かる。

第１寄生容量Ｃ１０及び第２寄生容量Ｃ３０は、バルク基板を利用した場合よりも、薄膜トランジスタ（ＴＦＴ：thin film transistor；ＴＦＴ）で容易に調節されうる。図５及び図６は、図３のインバータ素子で使われうる薄膜トランジスタを例示的に示している。

図５を参照すれば、例えば、基板１０５上に、絶縁層１１０を介在してボトムゲート電極１１５が与えられうる。ゲート絶縁層１２０は、ボトムゲート電極１１５上に与えられうる。チャンネル層１２５は、ゲート絶縁層１２０上に与えられうる。ソース電極１３０及びドレイン電極１４０は、チャンネル層１２５上に離隔配置されうる。そのような構造は、ボトムゲート電極１１５上に、チャンネル層１２５、ソース電極１３０及びドレイン電極１４０が存在するということから、逆転構造（inverted structure）と呼ばれうる。

ボトムゲート電極１１５は、図３の第１ゲートＧ１、第２ゲートＧ２または第３ゲートＧ３に対応しうる。ソース電極１３０は、図３の第１ソースＳ１、第２ソースＳ２または第３ソースＳ３に対応しうる。ドレイン電極１４０は、図３の第１ドレインＤ１、第２ドレイン２または第３ドレインＤ３に対応しうる。

例えば、チャンネル層１２５は、半導体酸化物を含むことができる。そのような半導体酸化物は、亜鉛酸化物（例えば、ＺｎＯ）、スズ酸化物（例えば、ＳｎＯ_２）、インジウム−スズ酸化物（例えば、ＩＴＯ）、インジウム−亜鉛酸化物（例えば、ＩＺＯ）、銅酸化物（例えば、Ｃｕ_２Ｏ）、ニッケル酸化物（例えば、ＮｉＯ）、チタン酸化物（例えば、ＴｉＯ_２）、（アルミニウム，ガリウム，インジウム）−ドープされた亜鉛酸化物（ＺｎＯ）、（窒素，リン，ヒ素）−ドープされた亜鉛酸化物（ＺｎＯ）または非晶質−ＧＩＺＯ（例えば、Ｇａ_２Ｏ_３−Ｉｎ_２Ｏ_３−ＺｎＯ）を含むことができる。他の例として、チャンネル層１２５は、非晶質シリコン、ポリシリコン、ゲルマニウム（Ｇｅ）またはポリマーを含むことができる。

ボトムゲート電極１１５とソース電極１３０との間、またはボトムゲート電極１１５とドレイン電極１４０との間の重畳長Ｌｏは、ソース電極１３０またはドレイン電極１４０の位置を調節することによって、容易に調節されうる。

図６を参照すれば、基板２０５上にチャンネル層２２５が与えられ、チャンネル層２２５０の両側に、ソース電極２３０及びドレイン電極２４０が接続されうる。ゲート絶縁層２２０は、チャンネル層２２５上に与えられ、上部ゲート電極２１５は、ゲート絶縁層２２０上に与えられうる。そのような構造は、上部ゲート電極２１５がチャンネル層２２５、ソース電極２３０及びドレイン電極２４０上に形成されるという点で、図５の構造と対比されうる。

上部ゲート電極２１５は、図３の第１ゲートＧ１、第２ゲートＧ２または第３ゲートＧ３に対応しうる。ソース電極２３０は、図３の第１ソースＳ１、第２ソースＳ２または第３ソースＳ３に対応しうる。ドレイン電極２４０は、図３の第１ドレインＤ１、第２ドレインＤ２または第３ドレインＤ３に対応しうる。

上部ゲート電極２１５とソース電極２３０との間、または上部ゲート電極２１５とドレイン電極２４０との間の重畳長Ｌｏは、上部ゲート電極２１５のゲート長さを調節する、またはソース電極２３０またはドレイン電極２４０の位置を調節することによって、調節されうる。上部ゲート電極２１５の寸法は、厳格に制限される場合が多いということを考慮すれば、ソース電極２３０またはドレイン電極２４０の位置調節がさらに好まれるであろう。

ただし、ソース電極２３０またはドレイン電極２４０の位置調節後、上部ゲート電極２１５の整列をさらに考慮せねばならないという点で、図５の逆転構造の方が図６の普通構造に比べ、重畳長Ｌｏ調節面ではさらに容易でありうる。

図７は、図３のインバータ素子に対してシミュレーションを介して得られたゲート電圧−電流特性を示すグラフである。図８は、図７の結果から得られた重畳長−電流特性を示すグラフである。図７及び図８は、図５の薄膜トランジスタを利用した結果であり、重畳長Ｌｏは、図３での第１ゲートＧ１と第１ソースＳ１との重畳長を示す。

図７及び図８を参照すれば、重畳長Ｌｏが大きくなるほど飽和状態の電流値が大きくなることが分かる。ここで、電流は、図３の出力節点Ｎ１２から出力される出力電流を示す。そのような出力電流の上昇は、図３での出力電圧Ｖｏの上昇を意味し、結果的に動作速度の上昇を意味する。従って、重畳長Ｌｏを大きくすることにより、出力電圧Ｖｏを高めることができ、動作速度を速めることができる。

特に、図８に図示されているように、重畳長Ｌｏがおよそ０．１μｍより大きい場合、出力電流はほぼ飽和する。従って、効果的な出力電圧Ｖｏの上昇のためには、重畳長Ｌｏを約０．１μｍより大きくする必要がある。

以下では、第１インバータ素子ないし第３インバータ素子の特性を比較して説明する。

図９は、図２及び図３のインバータ素子に係る、シミュレーションを介して得られた時間−電流特性を示すグラフである。

図９を参照すれば、入力電圧Ｖ_ｉに対して、図３のインバータ素子に対する出力電圧Ｖｏ_３と図２のインバータ素子に対する出力電圧Ｖｏ_２とが比較されうる。出力電圧Ｖｏ_３は、ハイレベルでおよそ５Ｖであり、ローレベルでおよそ０．７Ｖである。出力電圧Ｖｏ_２は、ハイレベルでおよそ５Ｖであり、ローレベルでおよそ０．１７Ｖである。一方、信号伝播時間は、出力電圧Ｖｏ_３の場合、約０．７５ｎｓであり、出力電圧Ｖｏ_２の場合、およそ４．５ｎｓである。従って、図３のインバータ素子は、図２のインバータ素子と比較し、ハイレベルの出力は類似しているが、信号伝播時間面で有利であるということが分かる。

図１０は、図１及び図３のインバータ素子に係る、シミュレーションを介して得られた時間−電圧特性を示すグラフである。

図１０を参照すれば、入力電圧Ｖ_ｉに係る、図３のインバータ素子に対する出力電圧Ｖｏ_３と図１のインバータ素子に対する出力電圧Ｖｏ_１とが比較されうる。出力電圧Ｖｏ_３は、ハイレベルでおよそ４．７Ｖであり、ローレベルでおよそ０．４３Ｖである。出力電圧Ｖｏ_１は、ハイレベルでおよそ４．３Ｖであり、ローレベルでおよそ０．７Ｖである。一方、信号伝播時間は、出力電圧Ｖｏ_３の場合、およそ１．６ｎｓであり、出力電圧Ｖｏ_１の場合、およそ１．７ｎｓである。従って、図３のインバータ素子は、図１のインバータ素子と比較し、信号伝播時間面では類似しているが、ハイレベル出力面では、有利である。

図１１は、図１ないし図３のインバータ素子の７レベルチェーン構造に係る、シミュレーションを介して得られた時間−電圧特性を示すグラフである。

図１１を参照すれば、入力電圧Ｖ_ｉに対して、図３のインバータ素子のチェーンに係る出力電圧Ｖｏ_３、図１のインバータ素子のチェーンに係る出力電圧Ｖｏ_１、及び図２のインバータ素子のチェーンに係る出力電圧Ｖｏ_２が比較されうる。出力電圧Ｖｏ_１は、ハイレベルでおよそ１．９Ｖであり、ローレベルでおよそ１．５８Ｖであり、およそ６ｎｓの信号伝播時間を有する。出力電圧Ｖｏ_２は、ハイレベルでおよそ３．４Ｖであり、ローレベルでおよそ０．２１Ｖであり、およそ３８ｎｓの信号伝播時間を有する。出力電圧Ｖｏ_３は、ハイレベルでおよそ２．５Ｖであり、ローレベルでおよそ１．２Ｖであり、およそ６ｎｓの信号伝播時間を有する。

従って、図３のインバータ素子のチェーン構造を利用して十分なハイレベル出力を得て、同時に信号伝播時間を縮めることができる。

発明の特定実施例に係る以上の説明は、例示及び説明を目的として提供されたものである。従って、本発明は、前記実施例に限定されるものではなく、本発明の技術的思想内で、当該分野で当業者によって、前記実施例を組み合わせて実施するなど、多くの様々な修正及び変更が可能であることは明白である。

本発明のインバータ素子及びその動作方法は、例えば、電源関連の技術分野に効果的に適用可能である。

１０５，２０５ 基板
１１０ 絶縁層
１１５ ボトムゲート電源
１２０，２２０ ゲート絶縁層
１２５，２２５ チャンネル層
１３０，２３０ ソース電極
１４０，２４０ ドレイン電極
２１５ 上部ゲート電極
Ｄ１ 第１ドレイン
Ｄ２ 第２ドレイン
Ｄ３ 第３ドレイン
Ｇ１ 第１ゲート
Ｇ２ 第２ゲート
Ｇ３ 第３ゲート
Ｓ１ 第１ソース
Ｓ２ 第２ソース
Ｓ３ 第３ソース
Ｔ１，Ｔ１０ 第１トランジスタ
Ｔ１，Ｔ２０ 第２トランジスタ
Ｔ３，Ｔ３０ 第３トランジスタ
Ｔ４ 第４トランジスタ
Ｎ１２ 出力節点
Ｎ１３ 昇圧節点
Ｎ３１ 電源節点
Ｖ_ｄｄ 電源電圧
Ｖ_ｉ 入力電圧
Ｖｏ 出力電圧
ＧＮＤ 接地部
Ｃ１０ 第１寄生容量
Ｃ３０ 第２寄生容量
Ｌｏ 重畳長

Claims (30)

1. 電源節点と接地部との間に接続された少なくとも１つの第１トランジスタを備え、
   前記少なくとも１つの第１トランジスタは、第１ゲート及び第１ターミナルを備え、
   前記第１ゲート及び第１ターミナルは、昇圧節点で昇圧電圧を調節するために内部的に容量結合され、
   前記第１ターミナルは、前記第１トランジスタの第１ソース及び第１ドレインのうちいずれか一つであることを特徴とするインバータ素子。
2. 前記第１ゲート及び前記第１ターミナルは、寄生容量を介して内部的に容量結合されることを特徴とする請求項１に記載のインバータ素子。
3. 前記寄生容量は、少なくとも前記第１ターミナル及び前記第１ゲートの重畳によって与えられることを特徴とする請求項１に記載のインバータ素子。
4. 前記昇圧電圧は、前記第１トランジスタのチャンネル幅と、前記第１ターミナル及び前記第１ゲートの重畳長とに基づいて調節されることを特徴とする請求項１に記載のインバータ素子。
5. 前記昇圧電圧は、分離されたキャパシタなしに調節されることを特徴とする請求項１に記載のインバータ素子。
6. 前記電源節点と接地部との間に接続された複数のトランジスタを備えることを特徴とする請求項１に記載のインバータ素子。
7. 前記複数のトランジスタは、
   前記第１ドレインに電源電圧が印加される前記第１トランジスタと、
   第２ゲート、第２ソース及び第２ドレインを備え、前記第２ゲートに入力電圧が印加され、前記第２ドレインは、出力電圧が出力節点に出力されるように、前記第１ソースに接続された第２トランジスタと、
   第３ゲート、第３ソース及び第３ドレインを備え、前記第３ゲート及び前記第３ドレインに前記電源電圧が印加され、前記第３ソースが前記第１ゲートに接続された第３トランジスタとを備え、
   前記第１ゲート及び前記第１ソースは、前記昇圧節点で前記昇圧電圧を制御するように、前記第１トランジスタで内部的に容量結合されたことを特徴とする請求項６に記載のインバータ素子。
8. 前記第１ゲート及び前記第１ソースは、前記第１ゲート及び前記第１ソースの重畳による第１寄生容量によって、容量結合されたことを特徴とする請求項７に記載のインバータ素子。
9. 前記第１トランジスタは、薄膜トランジスタであることを特徴とする請求項８に記載のインバータ素子。
10. 前記第１トランジスタは、前記第１ゲート上に前記第１ソース及び前記第１ドレインが存在する逆転構造を有することを特徴とする請求項９に記載のインバータ素子。
11. 前記第１ゲート及び前記第１ソースの重畳長は、０．１μｍより大きいことを特徴とする請求項７に記載のインバータ素子。
12. 前記第３ゲート及び前記第３ソースは、前記第３ゲート及び前記第３ソースの重畳による第２寄生容量によって、容量結合されたことを特徴とする請求項７に記載のインバータ素子。
13. 前記第３トランジスタは、薄膜トランジスタであることを特徴とする請求項１２に記載のインバータ素子。
14. 前記第３トランジスタは、前記第３ゲート上に前記第３ソース及び前記第３ドレインが存在する逆転構造を有することを特徴とする請求項１３に記載のインバータ素子。
15. 前記第２ソースは、接地部に接続されることを特徴とする請求項７に記載のインバータ素子。
16. 前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、エンハンスメント・モード・トランジスタであることを特徴とする請求項７に記載のインバータ素子。
17. 前記第１トランジスタは負荷トランジスタであり、
    前記第２トランジスタは入力トランジスタであり、前記入力トランジスタの前記第２ソースが接地部に接続され、
    前記第３トランジスタは予備充電トランジスタであり、
    前記第１ゲート及び前記第１ソースは、前記第１ゲート及び前記第１ソースの重畳による第１寄生容量によって、容量結合されたことを特徴とする請求項７に記載のインバータ素子。
18. 請求項７に記載のインバータ素子を利用したものであって、
    前記第１ゲート及び前記第１ソースの重畳による第１寄生容量によって、前記第１トランジスタの前記第１ゲートに誘導される昇圧電圧の大きさを調節することを含むことを特徴とするインバータ素子の動作方法。
19. 前記第１寄生容量は、前記第１ゲート及び前記第１ソースの重畳面積によって調節することを特徴とする請求項１８に記載のインバータ素子の動作方法。
20. 前記第１ゲート及び前記第１ソースの重畳面積は、前記第１ゲート及び前記第１ソースの重畳長によって調節することを特徴とする請求項１９に記載のインバータ素子の動作方法。
21. 前記第１ゲート及び前記第１ソースの重畳面積は、前記第１トランジスタのチャンネル幅によって調節することを特徴とする請求項１９に記載のインバータ素子の動作方法。
22. 前記昇圧電圧の大きさは、前記第３ゲート及び前記第３ソースの重畳による第２寄生容量によってさらに調節されることを特徴とする請求項１８に記載のインバータ素子の動作方法。
23. 前記第２寄生容量は、前記第３ゲート及び前記第３ソースの重畳面積によって調節することを特徴とする請求項２２に記載のインバータ素子の動作方法。
24. 前記第３ゲート及び前記第３ソースの重畳面積は、前記第３ゲート及び前記第３ソースの重畳長によって調節することを特徴とする請求項２３に記載のインバータ素子の動作方法。
25. 前記第３ゲート及び前記第３ソースの重畳面積は、前記第３トランジスタのチャンネル幅によって調節することを特徴とする請求項２３に記載のインバータ素子の動作方法。
26. 請求項１に記載のインバータ素子を利用したものであって、
    前記第１ゲート及び前記第１ターミナルの重畳による寄生容量によって、前記第１トランジスタの前記第１ゲートに誘導される昇圧電圧の大きさを調節することを含むことを特徴とするインバータ素子の動作方法。
27. 前記寄生容量は、前記第１ゲート及び前記第１ターミナルの重畳面積によって調節することを特徴とする請求項２６に記載のインバータ素子の動作方法。
28. 前記第１ゲート及び前記第１ターミナルの重畳面積は、前記第１ゲート及び前記第１ターミナルの重畳長によって調節することを特徴とする請求項２７に記載のインバータ素子の動作方法。
29. 前記第１ゲート及び前記第１ターミナルの重畳面積は、前記第１トランジスタのチャンネル幅によって調節することを特徴とする請求項２７に記載のインバータ素子の動作方法。
30. 前記第１ゲート及び前記第１ターミナルは、寄生容量によって内部的に容量結合され、前記寄生容量は、前記第１ターミナルと前記第１ゲートとの重畳によって与えられることを特徴とする請求項２９に記載のインバータ素子の動作方法。

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