KR20090131555A - 인버터 소자 및 그 동작 방법 - Google Patents

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Abstract

충분한 출력 전압을 제공하면서도 신호 전송 시간이 짧은 인버터 소자 및 그 동작 방법이 제공된다. 이러한 인버터 소자에서, 제 1 트랜지스터는 제 1 게이트, 제 1 소오스 및 제 1 드레인을 포함하도록 제공된다. 상기 제 1 드레인에 전원 전압이 인가되고 상기 제 1 소오스에서 출력 전압이 출력된다. 제 2 트랜지스터는 제 2 게이트, 제 2 소오스 및 제 2 드레인을 포함하도록 제공된다. 상기 제 2 게이트에 입력 전압인 인가되고 상기 제 2 드레인은 상기 출력 전압이 출력되도록 상기 제 1 소오스에 연결된다. 제 3 트랜지스터는 제 3 게이트, 제 3 소오스 및 제 3 드레인을 포함하도록 제공된다. 상기 제 3 게이트 및 상기 제 3 드레인에 상기 전원 전압이 인가되고 상기 제 3 소오스가 상기 제 1 게이트에 연결된다. 상기 제 1 게이트 및 상기 제 1 소오스는 분리된 커패시터를 이용하지 않고 상기 제 1 트랜지스터 내부적으로 용량 결합된다.
인버터, 출력 전압, 신호 전송 시간, 기생 용량

Description

인버터 소자 및 그 동작 방법{Inverter device and method of operating the same}
본 발명은 반도체 소자에 관한 것으로서, 특히 인버터 소자 및 그 동작 방법에 관한 것이다.
인버터 소자는 로직 회로에서 입력 전압의 위상을 반전시켜 출력시키기 위해서 사용된다. 인버터 소자는 인핸스먼트 모드(enhancement mode) 트랜지스터들로만 구성되거나 또는 인핸스먼트-모드 트랜지스터와 디플리션 모드(depletion mode) 트랜지스터를 조합하여 구성될 수 있다.
도 1은 통상적인 E/E 모드의 인버터 소자를 보여준다. 도 1을 참조하면, 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)는 전원 전압(Vdd) 및 접지부(GND) 사이에서 인버터 구조로 연결된다. 입력 전압(Vi)은 제 2 트랜지스터(T2)에 인가되고, 입력 전원(Vdd)은 제 1 트랜지스터(T1)에 인가된다. 출력 전압(Vo)은 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2) 사이에서 출력된다. 제 1 및 제 2 트랜지스터들(T1, T2)은 모두 인핸스먼트-모드 트랜지스터들이다.
이러한 E/E 모드의 인버터 소자에서 제 1 트랜지스터(T1)는 통상적으로 온(on) 상태에 있기 때문에 부하 저항으로 기능한다. 따라서, 출력 전압(Vo)은 제 1 및 제 2 트랜지스터들(T1, T2)의 저항비에 의해서 결정될 수 있다. 이에 따라, 하이 레벨(high level) 출력은 전원 전압(Vdd)과 동일하지 않고 전원 전압(Vdd)으로부터 제 1 트랜지스터(T1)의 문턱 전압(Vth1)을 뺀 값(Vdd-Vth1)으로 줄어든다. 이러한 출력 감소는, 도 11에서 후술하는 바와 같이, 인버터 소자의 체인 구조에서 출력 펄스의 진폭을 점차 감소시킬 수 있다.
도 2는 통상적인 E/D 모드의 인버터 소자를 보여준다. 도 2를 참조하면, 제 2 트랜지스터(T3) 및 제 4 트랜지스터(T4)는 전원 전압(Vdd) 및 접지부(GND) 사이에서 인버터 구조로 연결된다. 입력 전압(Vi)은 제 4 트랜지스터(T4)에 인가되고, 출력 전압(Vo)은 제 3 트랜지스터(T3) 및 제 4 트랜지스터(T4)의 사이에서 출력된다. 제 3 트랜지스터(T3)는 디플리션-모드 트랜지스터이고, 제 4 트랜지스터(T4)는 인핸스먼트-모드 트랜지스터이다.
이러한 E/D 모드의 인버터 소자에서 하이 레벨 출력은 거의 전원 전압(Vdd)과 같을 수 있다. 하지만, 이러한 인버터 소자는 도 9에서 후술하는 바와 같이, 신호 전파 시간(signal propagation time)이 길다는 단점이 있다.
이에, 본 발명이 이루고자 하는 기술적 과제는 충분한 출력 전압을 제공하면서도 신호 전송 시간이 짧은 인버터 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 인버터 소자의 효율적인 동작 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 인버터 소자가 제공된다. 제 1 트랜지스터는 제 1 게이트, 제 1 소오스 및 제 1 드레인을 포함하도록 제공된다. 상기 제 1 드레인에 전원 전압이 인가되고 상기 제 1 소오스에서 출력 전압이 출력된다. 제 2 트랜지스터는 제 2 게이트, 제 2 소오스 및 제 2 드레인을 포함하도록 제공된다. 상기 제 2 게이트에 입력 전압인 인가되고 상기 제 2 드레인은 상기 출력 전압이 출력되도록 상기 제 1 소오스에 연결된다. 제 3 트랜지스터는 제 3 게이트, 제 3 소오스 및 제 3 드레인을 포함하도록 제공된다. 상기 제 3 게이트 및 상기 제 3 드레인에 상기 전원 전압이 인가되고 상기 제 3 소오스가 상기 제 1 게이트에 연결된다. 상기 제 1 게이트 및 상기 제 1 소오스는 분리된 커패시터를 이용하지 않고 상기 제 1 트랜지스터 내부적으로 용량(capacitively) 결합된다.
상기 본 발명에 따른 인버터 소자에 있어서, 상기 제 1 게이트 및 상기 제 1 소오스는 상기 제 1 게이트 및 상기 제 1 소오스의 중첩(overlapping)에 의한 제 1 기생 용량(first parasitic capacitance)에 의해서 용량 결합되고, 나아가 선택적으로 상기 제 3 게이트 및 상기 제 3 소오스는 상기 제 3 게이트 및 상기 제 3 소오스의 중첩에 의한 제 2 기생 용량에 의해서 용량 결합될 수 있다.
상기 본 발명에 따른 인버터 소자에 있어서, 상기 제 1 트랜지스터 및/또는 상기 제 3 트랜지스터는 박막 트랜지스터(thin film transistor; TFT), 예컨대 역전 구조의 박막 트랜지스터일 수 있다.
상기 본 발명에 따른 인버터 소자에 있어서, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 인핸스먼트-모드(enhancement-mode) 트랜지스터일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 인버터 소자가 제공된다. 부하 트랜지스터(load transistor)는 제 1 게이트, 제 1 소오스 및 제 1 드레인을 포함하도록 제공되고, 상기 제 1 드레인에 전원 전압이 인가되고, 상기 제 1 소오스에서 출력 전압이 출력된다. 입력 트랜지스터(input transistor)는 제 2 게이트, 제 2 소오스 및 제 2 드레인을 포함하도록 제공되고, 상기 제 2 게이트에 입력 전압이 인가되고, 상기 제 2 드레인은 상기 출력 전압이 출력되도록 상기 제 1 소오스에 연결되고, 상기 제 2 소오스가 접지부에 연결된다. 예비충전 트랜지스터(precharge transistor)는 제 3 게이트, 제 3 소오스 및 제 3 드레인을 포함하도록 제공되고, 상기 제 3 게이트 및 상기 제 3 드레인에 상기 전원 전압이 인가되고 상기 제 3 소오스가 상기 제 1 게이트에 연결된다. 상기 제 1 게이트 및 상기 제 1 소오스는 분리된 커패시터를 이용하지 않고 상기 제 1 게이트 및 상기 제 1 소오스의 중첩에 의한 제 1 기생 용량에 의해서 용량 결합된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 인버터 소자의 동작 방법이 제공된다. 이에 따르면, 상기 제 1 게이트 및 상기 제 1 소오스의 중첩에 의한 제 1 기생 용량에 의해서 상기 출력 전압으로부터 상기 제 1 트랜지스터의 상기 제 1 게이트에 유도되는 승압 전압(boosting voltage)의 크기를 조절하는 단계가 제공된다.
상기 인버터 소자의 동작 방법에 있어서, 상기 승압 전압의 크기는 상기 제 3 게이트 및 상기 제 3 소오스의 중첩에 의한 제 2 기생 용량에 의해서 더 조절될 수 있다.
상기 인버터 소자의 동작 방법에 있어서, 상기 제 1 기생 용량 및/또는 상기 제 3 커패시터의 용량은 상기 제 1 게이트 및 상기 제 1 소오스의 중첩 면적에 의해서 조절할 수 있다.
상기 인버터 소자의 동작 방법에 있어서, 상기 제 1 게이트 및 상기 제 1 소오스의 중첩 면적은 상기 제 1 게이트 및 상기 제 1 소오스의 중첩 길이 및/또는 상기 제 1 트랜지스터의 채널 폭에 의해서 조절할 수 있다.
본 발명에 따른 인버터 소자에 따르면, 별도의 분리된 커패시터 없이 부하 트랜지스터에 내재된 제 1 기생 용량에 의해서 출력 전압을 높일 수 있고 신호 전파 시간을 줄일 수 있다. 따라서, 본 발명에 따른 인버터 소자는 높은 동작 속도를 구현할 수 있다.
본 발명에 따른 인버터 소자에 따르면, 부하 트랜지스터의 게이트에 유도되는 승압 전압을 부하 트랜지스터의 게이트와 소오스의 중첩 면적을 조절하고, 나아가 예비충전 트랜지스터의 게이트와 소오스의 중첩 면적을 조절하여 용이하게 조절할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 3은 본 발명의 일 실시예에 따른 인버터 소자를 보여주는 회로도이고, 도 4는 도 3의 인버터 소자의 동작을 설명하기 위한 회로도이다.
도 3을 참조하면, 인버터 소자는 제 1 트랜지스터(T10), 제 2 트랜지스터(T20) 및 제 3 트랜지스터(T30)를 포함할 수 있다. 제 1 트랜지스터(T10) 및 제 3 트랜지스터(T30)는 전원 절점(N31) 및 출력 절점(N12) 사이에 결합되고, 제 2 트랜지스터(T20)는 출력 절점(N12) 및 접지부(GND) 사이에 결합될 수 있다. 전원 전압(Vdd)은 전원 절점(N31)을 통해서 인가되고, 출력 전압(Vo)은 출력 절점(N12)을 통해서 출력될 수 있다. 제 1 트랜지스터(T10)는 부하 트랜지스터로 불리고, 제 2 트랜지스터(T20)는 입력 트랜지스터로 불리고, 제 3 트랜지스터(T30)는 예비충전 트랜지스터로 불릴 수도 있다.
제 1 트랜지스터(T10)는 제 1 게이트(G1), 제 1 드레인(D1) 및 제 1 소오스(S1)를 포함할 수 있다. 제 2 트랜지스터(T20)는 제 2 게이트(G2), 제 2 드레인(D2) 및 제 2 소오스(S2)를 포함할 수 있다. 제 3 트랜지스터(T30)는 제 3 게이트(G3), 제 3 드레인(D3) 및 제 3 소오스(S3)를 포함할 수 있다.
예를 들어, 제 1, 제 2 및 제 3 트랜지스터들(T10, T20, T30)은 모두 인핸스먼트-모드(enhancement-mode)의 N형 MOS(metal oxide semiconductor) 트랜지스터일 수 있다. 인핸스먼트-모드는 디플리션-모드(depletion-mode)와 대비적으로 사용될 수 있다. 인핸스먼트-모드의 트랜지스터는 통상적으로(normally) 오프(off) 상태에 있고, 디플리션-모드의 트랜지스터는 통상적으로 온(on) 상태에 있다.
전원 전압(Vdd)은 전원 절점(N12)을 통해서 제 1 드레인(D1), 제 3 드레인(D3) 및 제 3 게이트(G3)에 인가될 수 있다. 입력 전압(Vi)은 제 2 게이트(G2)에 인가될 수 있다. 제 3 소오스(S3)는 승압 절점(N13)을 통해서 제 1 게이트(G1)에 연결될 수 있다. 제 1 소오스(S1) 및 제 2 드레인(D2)은 출력 절점(N12)을 통해서 서로 연결될 수 있다. 이에 따라서, 출력 전압(Vo)은 제 1 소오스(S1) 또는 제 2 드레인(D2)으로부터 출력 절점(N12)을 통해서 출력될 수 있다. 제 2 소오스(S2)는 접지부(GND)에 연결될 수 있다.
이 실시예의 인버터 소자에서, 승압 절점(N13) 및 출력 절점(N12) 사이에 분 리된 커패시터가 없다. 대신, 제 1 게이트(G1) 및 제 1 소오스(S1)는 제 1 트랜지스터(T10) 내부적으로 용량 결합될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 제 1 게이트(G1) 및 제 1 소오스(S1)는 그 중첩에 의한 제 1 기생 용량(C10)에 의해서 용량 결합될 수 있다. 하지만, 이러한 제 1 기생 용량(C10)은 별도의 구성 요소 없이 제 1 트랜지스터(T10)에 내재적이라는 점에서 점선으로 표시되었고, 별도로 분리되어 제공되는 커패시터에 의한 용량과는 구별될 수 있다. 이러한 제 1 기생 용량(C10)에 의해서 승압 절점(N13) 및 출력 절점(N12)은 용량적으로 결합될 수 있다.
선택적으로, 제 3 게이트(G3) 및 제 1 소오스(S3)는 제 3 트랜지스터(T30) 내부적으로 용량 결합될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 제 3 게이트(G3) 및 제 3 소오스(S3)는 그 중첩에 의한 제 2 기생 용량(C30)에 의해서 용량 결합될 수 있다. 하지만, 이러한 제 2 기생 용량(C30)은 제 1 기생 용량(C10)과 마찬가지로 별도의 구성 요소 없이 제 3 트랜지스터(T30)에 내재적이라는 점에서 별도로 분리되어 제공되는 커패시터의 용량과는 구별될 수 있다. 이러한 제 2 기생 용량(C30)에 의해서 전원 절점(N31) 및 승압 절점(N12)은 용량적으로 결합될 수 있다.
도 4를 참조하여, 도 3의 인버터 소자의 동작 특성을 설명한다.
도 4를 참조하면, 입력 전압(Vi)이 하이 레벨(high level)인 경우, 제 2 트랜지스터(T20)가 턴-온(turn-on) 된다. 이에 따라, 출력 절점(N12)과 접지부(GND) 가 연결되면서 출력 전압(Vo)은 입력 전압(Vi)의 반대인 로우 레벨(low level)이 될 수 있다.
한편, 입력 전압(Vi)이 로우 레벨인 경우, 제 2 트랜지스터(T20)는 턴-오프(turn-off) 된다. 이에 따라, 출력 절점(N12)과 접지부(GND)는 단절될 수 있다. 전원 전압(Vdd)은 하이 레벨이므로, 제 3 트랜지스터(T30)가 턴-온 되고 승압 절점(N13)이 충전될 수 있다. 승압 절점(N13)이 전원 전압(Vdd)에서 제 3 트랜지스터(T30)의 문턱 전압(Vth30)을 뺀 값(Vdd-Vth30)만큼 충전된 후, 제 3 트랜지스터(T30)는 턴-오프 된다. 이에 따라, 승압 절점(N13)은 플로팅된다.
승압 절점(N13)이 충전됨에 따라서 제 1 트랜지스터(T10)가 턴-온 되고, 출력 절점(N12)의 전압이 상승된다. 출력 절점(N12)의 전압이 올라감에 따라서, 제 1 기생 용량(C10)에 의해서 승압 절점(N13)의 전압이 승압될 수 있다. 이에 따라, 제 1 게이트(G1)에 인가된 전압이 커지고, 출력 전압(Vo)이 커질 수 있다. 즉, 출력 전압(Vo)은 전원 전압(Vdd)에서 제 1 트랜지스터(T10)의 문턱 전압(Vth10)을 뺀 값(Vdd - Vth10)보다 커질 수 있고, 이상적으로는 전원 전압(Vdd)에 근접할 수 있다. 즉, 별도의 분리된 커패시터 없이도 제 1 기생 용량(C10)에 의해서 출력 전압(Vo)을 높일 수 있다.
제 1 기생 용량(C10)과 제 2 기생 용량(C20)이 같이 있는 경우, 승압 절 점(N13)에서의 승압 전압(ΔV)은 제 1 기생 용량(C10) 및 제 2 기생 용량(C20)의 결합에 의해서, 아래의 수학식 1과 같이 구할 수 있다.
ΔV = Vdd * (C10 / (C10 + C20))
한편, 제 1 기생 용량(C10)은 제 1 게이트(G1)와 제 1 소오스(S1)의 중첩 면적을 조절함으로써 조절되고, 제 2 기생 용량(C20)은 제 3 게이트(G3)와 제 3 소오스(S3)의 중첩 면적에 의해서 조절될 수 있다. 따라서, 수학식 1은 아래의 수학식 2와 같이 전개될 수 있다.
ΔV = Vdd * (W10 * L10 / (W10 * L10 + W30 * L30))
L10은 제 1 게이트(G1)와 제 1 소오스(S1)의 중첩 길이를 나타내고, L30은 제 3 게이트(G3)와 제 3 소오스(S3)의 중첩 길이를 나타낸다. W10은 제 1 트랜지스터(T10)의 채널 폭을 나타내고, W30은 제 3 트랜지스터(T30)의 채널 폭을 나타낸다. 여기에서, 제 1 게이트(G1)와 제 1 소오스(S1) 사이의 유전 상수와 제 3 게이트(G3)와 제 3 소오스(S3) 사이의 유전 상수는 같은 것으로 가정하였지만, 이 실시예가 이러한 예에 제한되는 것은 아니다.
위 수학식 1 및 2로부터, 제 1 기생 용량(C10)을 크게 하고 제 2 기생 용량(C20)을 작게 할수록 승압 전압(ΔV)이 커지는 것을 알 수 있다. 나아가, 제 1 게이트(G1)와 제 1 소오스(S1)의 중첩 길이(L10) 및/또는 제 1 트랜지스터의 채널 폭(W10)을 크게 할수록, 제 3 게이트(G3)와 제 1 소오스(S3)의 중첩 길이(L30) 및/또는 제 3 트랜지스터의 채널 폭(W30)을 작게 할수록 승압 전압(ΔV)이 커지는 것을 알 수 있다.
제 1 기생 용량(C10) 및 제 2 기생 용량(C20)은 벌크 기판을 이용한 경우보다 박막 트랜지스터(thin film transistor; TFT)에서 용이하게 조절될 수 있다. 도 5 및 도 6은 도 3의 인버터 소자에서 사용될 수 있는 박막 트랜지스터들을 예시적으로 보여준다.
도 5를 참조하면, 예를 들어, 기판(105) 상에 절연층(110)을 개재하여 바닥 게이트 전극(115)이 제공될 수 있다. 게이트 절연층(120)은 바닥 게이트 전극(115) 상에 제공될 수 있다. 채널층(125)은 게이트 절연층(120) 상에 제공될 수 있다. 소오스 전극(130) 및 드레인 전극(140)은 채널층(125) 상에 이격 배치될 수 있다. 이러한 구조는 바닥 게이트 전극(115) 상에 채널층(125), 소오스 전극(130) 및 드레인 전극(140)이 존재한다는 점에서, 역전 구조(inverted structure)로 불릴 수 있다.
바닥 게이트 전극(115)은 도 3의 제 1, 제 2 또는 제 3 게이트(G1, G2, G3)에 대응될 수 있다. 소오스 전극(130)은 도 3의 제 1, 제 2 또는 제 3 소오스(S1, S2, S3)에 대응될 수 있다. 드레인 전극(140)은 도 3의 제 1, 제 2 또는 제 3 드레인(D1, D2, D3)에 대응될 수 있다.
예를 들어, 채널층(125)은 반도체 산화물을 포함할 수 있다. 이러한 반도체 산화물은 아연 산화물(예컨대, ZnO), 주석 산화물(예컨대, SnO2), 인듐-주석 산화물(예컨대, ITO), 인듐-아연 산화물(예컨대, IZO), 구리 산화물(예컨대, Cu2O), 니켈 산화물(예컨대, NiO), 티타늄 산화물(예컨대, TiO2), (알루미늄, 갈륨, 인듐)-도핑된 아연 산화물(ZnO), (질소, 인, 비소)-도핑된 아연 산화물(ZnO) 또는 비정질-GIZO(예컨대, Ga2O3-In2O3-ZnO)를 포함할 수 있다. 다른 예로, 채널층(125)은 비정질-실리콘, 폴리-실리콘, 게르마늄(Ge) 또는 폴리머를 포함할 수 있다.
바닥 게이트 전극(115)과 소오스 전극(130) 사이 또는 바닥 게이트 전극(115)과 드레인 전극(140) 사이의 중첩 길이(Lo)는 소오스 전극(130) 또는 드레인 전극(140)의 위치를 조절함으로써 용이하게 조절될 수 있다.
도 6을 참조하면, 기판(205) 상에 채널층(240)이 제공되고, 채널층(240) 양측에 소오스 전극(230) 및 드레인 전극(240)이 연결될 수 있다. 게이트 절연층(220)은 채널층(225) 상에 제공되고, 상부 게이트 전극(215)은 게이트 절연층(220) 상에 제공될 수 있다. 이러한 구조는 상부 게이트 전극(215)이 채널층(225), 소오스 전극(230) 및 드레인 전극(240) 상에 배치된다는 점에서 도 5의 구조와 대비될 수 있다.
상부 게이트 전극(215)은 도 3의 제 1, 제 2 또는 제 3 게이트(G1, G2, G3)에 대응될 수 있다. 소오스 전극(230)은 도 3의 제 1, 제 2 또는 제 3 소오스(S1, S2, S3)에 대응될 수 있다. 드레인 전극(240)은 도 3의 제 1, 제 2 또는 제 3 드레인(D1, D2, D3)에 대응될 수 있다.
상부 게이트 전극(215)과 소오스 전극(230) 사이, 또는 상부 게이트 전극(215)과 드레인 전극(240) 사이의 중첩 길이(Lo)는 상부 게이트 전극(210)의 게이트 길이를 조절하거나 소오스 전극(230) 또는 드레인 전극(240)의 위치를 조절하여 조절될 수 있다. 상부 게이트 전극(210)의 치수는 엄격히 제한되는 경우가 많다는 것을 고려하면, 소오스 전극(230) 또는 드레인 전극(240)의 위치 조절이 더 선호될 수 있다.
다만, 소오스 전극(230) 또는 드레인 전극(240)의 위치 조절 후 상부 게이트 전극(210)의 정렬을 다시 고려해야 한다는 점에서, 도 5의 역전 구조가 도 6의 보통 구조에 비해서 중첩 길이(Lo) 조절 면에서는 더 용이할 수 있다.
도 7은 도 3의 인버터 소자에 대해 시뮬레이션을 통해서 얻어진 게이트 전압-전류 특성을 보여주는 그래프이다. 도 8은 도 7의 결과로부터 얻어진 중첩 길이-전류 특성을 보여주는 그래프이다. 도 7 및 도 8은 도 5의 박막 트랜지스터를 이용한 결과이고, 중첩 길이(Lo)는 도 3에서 제 1 게이트(G1)와 제 1 소오스(S1)의 중첩 길이를 나타낸다.
도 7 및 도 8을 참조하면, 중첩 길이(Lo)가 커질수록 포화 상태의 전류 값이 커지는 것을 알 수 있다. 여기에서 전류는 도 3의 출력 절점(N12)에서 출력되는 출력 전류를 나타낸다. 이러한 출력 전류의 상승은 도 3에서 출력 전압(Vo)의 상승을 의미하고, 결과적으로 동작 속도의 상승을 의미한다. 따라서, 중첩 길이(Lo)를 크게 함으로써, 출력 전압(Vo)을 높일 수 있고, 동작 속도를 높일 수 있다는 것을 알 수 있다.
특히, 도 8에 도시된 바와 같이, 중첩 길이(Lo)가 약 0.1 ㎛ 보다 큰 경우 출력 전류가 거의 포화되는 것을 알 수 있다. 따라서, 효과적인 출력 전압(Vo) 상승을 위해서는 중첩 길이(Lo)를 약 0.1 ㎛ 보다 크게 할 필요가 있다.
이하에서는 제 1 내지 제 3 인버터 소자들의 특성을 비교하여 설명한다.
도 9는 도 2 및 도 3의 인버터 소자들에 대해서 시뮬레이션을 통해서 얻어진 시간-전류 특성을 보여주는 그래프이다.
도 9를 참조하면, 입력 전압(Vi)에 대해서 도 3의 인버터 소자에 대한 출력 전압(VO3)과 도 2의 인버터 소자에 대한 출력 전압(VO2)이 비교될 수 있다. 출력 전압(VO3)은 하이 레벨에서 약 5V이고, 로우 레벨에서 약 0.7V이다. 출력 전압(VO2)은 하이 레벨에서 약 5V이고, 로우 레벨에서 약 0.17V이다. 한편, 신호 전파 시간은 출력 전압(VO3)의 경우 약 0.75 ns이고, 출력 전압(VO2)의 경우 약 4.5 ns이다. 따라서, 도 3의 인버터 소자는 도 2의 인버터 소자와 비교해서, 하이 레벨의 출력은 유사하나 신호 전파 시간 면에서 유리하다는 것을 알 수 있다.
도 10은 도 1 및 도 3의 인버터 소자들에 대해서 시뮬레이션을 통해서 얻어진 시간-전압 특성을 보여주는 그래프이다.
도 10을 참조하면, 입력 전압(Vi)에 대해서 도 3의 인버터 소자에 대한 출력 전압(VO3)과 도 1의 인버터 소자에 대한 출력 전압(VO1)이 비교될 수 있다. 출력 전 압(VO3)은 하이 레벨에서 약 4.7V이고, 로우 레벨에서 약 0.43V이다. 출력 전압(VO1)은 하이 레벨에서 약 4.3V이고, 로우 레벨에서 약 0.7V이다. 한편, 신호 전파 시간은 출력 전압(VO3)의 경우 약 1.6 ns이고, 출력 전압(VO1)의 경우 약 1.7 ns이다. 따라서, 도 3의 인버터 소자는 도 1의 인버터 소자와 비교해서, 신호 전파 시간 면에서는 유사하지만 하이 레벨 출력 면에서는 유리하다는 것을 알 수 있다.
도 11은 도 1 내지 도 3의 인버터 소자들의 7-레벨 체인 구조에 대해서 시뮬레이션을 통해서 얻어진 시간-전압 특성을 보여주는 그래프이다.
도 11을 참조하면, 입력 전압(Vi)에 대해서 도 3의 인버터 소자들의 체인에 대한 출력 전압(VO3), 도 1의 인버터 소자들의 체인에 대한 출력 전압(VO1) 및 도 2의 인버터 소자들의 체인에 대한 출력 전압(VO2)이 비교될 수 있다. 출력 전압(VO1)은 하이 레벨에서 약 1.9V이고, 로우 레벨에서 약 1.58V이며, 약 6 ns의 신호 전파 시간을 갖는다. 출력 전압(VO2)은 하이 레벨에서 약 3.4V이고, 로우 레벨에서 약 0.21V이며, 약 38 ns의 신호 전파 시간을 갖는다. 출력 전압(VO3)은 하이 레벨에서 약 2.5V이고, 로우 레벨에서 약 1.2V이며, 약 6 ns의 신호 전파 시간을 갖는다.
따라서, 도 3의 인버터 소자들의 체인 구조를 이용하여 충분한 하이 레벨 출력을 얻고 동시에 신호 전파 시간을 줄일 수 있다는 것을 알 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 통상적인 E/E 모드의 인버터 소자를 보여주는 회로도이고;
도 2는 통상적인 E/D 모드의 인버터 소자를 보여주는 회로도이고;
도 3은 본 발명의 일 실시예에 따른 인버터 소자를 보여주는 회로도이고;
도 4는 도 3의 인버터 소자의 동작을 설명하기 위한 회로도이고;
도 5 및 도 6은 도 3의 인버터 소자에서 트랜지스터들을 예시적으로 보여주는 단면도들이고;
도 7은 도 3의 인버터 소자에 대해 시뮬레이션을 통해서 얻어진 게이트 전압-전류 특성을 보여주는 그래프이고;
도 8은 도 7의 결과로부터 얻어진 중첩 길이-전류 특성을 보여주는 그래프이고;
도 9는 도 2 및 도 3의 인버터 소자들에 대해서 시뮬레이션을 통해서 얻어진 시간-전류 특성을 보여주는 그래프이고;
도 10은 도 1 및 도 3의 인버터 소자들에 대해서 시뮬레이션을 통해서 얻어진 시간-전압 특성을 보여주는 그래프이고; 그리고
도 11은 도 1 내지 도 3의 인버터 소자들의 7-레벨 체인 구조에 대해서 시뮬레이션을 통해서 얻어진 시간-전압 특성을 보여주는 그래프이다.

Claims (19)

  1. 제 1 게이트, 제 1 소오스 및 제 1 드레인을 포함하고, 상기 제 1 드레인에 전원 전압이 인가되고 상기 제 1 소오스에서 출력 전압이 출력되는, 제 1 트랜지스터;
    제 2 게이트, 제 2 소오스 및 제 2 드레인을 포함하고, 상기 제 2 게이트에 입력 전압인 인가되고, 상기 제 2 드레인은 상기 출력 전압이 출력되도록 상기 제 1 소오스에 연결된, 제 2 트랜지스터; 및
    제 3 게이트, 제 3 소오스 및 제 3 드레인을 포함하고, 상기 제 3 게이트 및 상기 제 3 드레인에 상기 전원 전압이 인가되고 상기 제 3 소오스가 상기 제 1 게이트에 연결된, 제 3 트랜지스터를 포함하고,
    상기 제 1 게이트 및 상기 제 1 소오스는 분리된 커패시터를 이용하지 않고 상기 제 1 트랜지스터 내부적으로 용량 결합된 것을 특징으로 하는 특징으로 하는 인버터 소자.
  2. 제 1 항에 있어서, 상기 제 1 게이트 및 상기 제 1 소오스는 상기 제 1 게이트 및 상기 제 1 소오스의 중첩에 의한 제 1 기생 용량에 의해서 용량 결합된 것을 특징으로 하는 특징으로 하는 인버터 소자.
  3. 제 2 항에 있어서, 상기 제 1 트랜지스터는 박막 트랜지스터(thin film transistor)인 것을 특징으로 하는 특징으로 하는 인버터 소자.
  4. 제 3 항에 있어서, 상기 제 1 트랜지스터는 상기 제 1 게이트 위에 상기 제 1 소오스 및 상기 제 1 드레인이 존재하는 역전 구조의 박막 트랜지스터인 것을 특징으로 하는 특징으로 하는 인버터 소자.
  5. 제 2 항에 있어서, 상기 제 1 게이트 및 상기 제 1 소오스의 중첩 길이는 0.1 ㎛ 보다 큰 것을 특징으로 하는 특징으로 하는 인버터 소자.
  6. 제 2 항에 있어서, 상기 제 3 게이트 및 상기 제 3 소오스는 상기 제 3 게이트 및 상기 제 3 소오스의 중첩에 의한 제 2 기생 용량에 의해서 용량 결합된 것을 특징으로 하는 특징으로 하는 인버터 소자.
  7. 제 6 항에 있어서, 상기 제 3 트랜지스터는 박막 트랜지스터인 것을 특징으로 하는 특징으로 하는 인버터 소자.
  8. 제 7 항에 있어서, 상기 제 3 트랜지스터는 상기 제 1 게이트 위에 상기 제 1 소오스 및 상기 제 1 드레인이 존재하는 역전 구조의 박막 트랜지스터인 것을 특징으로 하는 특징으로 하는 인버터 소자.
  9. 제 1 항에 있어서, 상기 제 2 소오스는 접지부에 연결된 것을 특징으로 하는 특징으로 하는 인버터 소자.
  10. 제 1 항에 있어서, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 인핸스먼트-모드 트랜지스터인 것을 특징으로 하는 특징으로 하는 인버터 소자.
  11. 제 1 게이트, 제 1 소오스 및 제 1 드레인을 포함하고, 상기 제 1 드레인에 전원 전압이 인가되고, 상기 제 1 소오스에서 출력 전압을 출력되는, 부하 트랜지스터;
    제 2 게이트, 제 2 소오스 및 제 2 드레인을 포함하고, 상기 제 2 게이트에 입력 전압이 인가되고, 상기 제 2 드레인은 상기 출력 전압이 출력되도록 상기 제 1 소오스에 연결되고, 상기 제 2 소오스가 접지부에 연결된, 입력 트랜지스터; 및
    제 3 게이트, 제 3 소오스 및 제 3 드레인을 포함하고, 상기 제 3 게이트 및 상기 제 3 드레인에 상기 전원 전압이 인가되고 상기 제 3 소오스가 상기 제 1 게이트에 연결된, 예비충전 트랜지스터를 포함하고,
    상기 제 1 게이트 및 상기 제 1 소오스는 분리된 커패시터를 이용하지 않고 상기 제 1 게이트 및 상기 제 1 소오스의 중첩에 의한 제 1 기생 용량에 의해서 용량 결합된 것을 특징으로 하는 특징으로 하는 인버터 소자.
  12. 제 1 항의 인버터 소자를 이용한 것으로서,
    상기 제 1 게이트 및 상기 제 1 소오스의 중첩에 의한 제 1 기생 용량에 의해서 상기 출력 전압으로부터 상기 제 1 트랜지스터의 상기 제 1 게이트에 유도되는 승압 전압의 크기를 조절하는 단계를 포함하는 것을 특징으로 하는 특징으로 하는 인버터 소자의 동작 방법.
  13. 제 12 항에 있어서, 상기 제 1 기생 용량의 용량은 상기 제 1 게이트 및 상기 제 1 소오스의 중첩 면적에 의해서 조절하는 것을 특징으로 하는 특징으로 하는 인버터 소자의 동작 방법.
  14. 제 13 항에 있어서, 상기 제 1 게이트 및 상기 제 1 소오스의 중첩 면적은 상기 제 1 게이트 및 상기 제 1 소오스의 중첩 길이에 의해서 조절하는 것을 특징으로 하는 특징으로 하는 인버터 소자의 동작 방법.
  15. 제 13 항에 있어서, 상기 제 1 게이트 및 상기 제 1 소오스의 중첩 면적은 상기 제 1 트랜지스터의 채널 폭에 의해서 조절하는 것을 특징으로 하는 특징으로 하는 인버터 소자의 동작 방법.
  16. 제 12 항에 있어서, 상기 승압 전압의 크기는 상기 제 3 게이트 및 상기 제 3 소오스의 중첩에 의한 제 2 기생 용량에 의해서 더 조절되는 것을 특징으로 하는 특징으로 하는 인버터 소자의 동작 방법.
  17. 제 16 항에 있어서, 상기 제 2 기생 용량의 용량은 상기 제 3 게이트 및 상기 제 3 소오스의 중첩 면적에 의해서 조절하는 것을 특징으로 하는 특징으로 하는 인버터 소자의 동작 방법.
  18. 제 17 항에 있어서, 상기 제 3 게이트 및 상기 제 3 소오스의 중첩 면적은 상기 제 3 게이트 및 상기 제 3 소오스의 중첩 길이에 의해서 조절하는 것을 특징으로 하는 특징으로 하는 인버터 소자의 동작 방법.
  19. 제 17 항에 있어서, 상기 제 3 게이트 및 상기 제 3 소오스의 중첩 면적은 상기 제 3 트랜지스터의 채널 폭에 의해서 조절하는 것을 특징으로 하는 특징으로 하는 인버터 소자의 동작 방법.
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