JP2010004422A

JP2010004422A - Ｄ／ａ変換回路

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Publication number: JP2010004422A
Application number: JP2008162804A
Authority: JP
Inventors: Hirofumi Matsui; 裕文松井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2008-06-23
Filing date: 2008-06-23
Publication date: 2010-01-07

Abstract

【課題】単純な回路で、且つ、回路規模をなるべく拡大することなく、グリッチの低減化を可能にするＤ／Ａ変換回路を提供する。
【解決手段】Ｄ／Ａ変換対象であるデジタル信号の各ビット値に応じてＶＬかＶＨの何れか一方を選択してビット別基準電圧信号としてビット毎に出力する複数の基準電圧選択回路２と、複数の抵抗からなるラダー型の抵抗網１１と、抵抗網１１の終端に接続されて前記各ビット毎に入力されたビット別基準電圧信号に基づいて一のアナログ信号を出力する出力端子Ｐｏと、を備える。基準電圧選択回路２に対してビット値が入力されてからビット別基準電圧信号を出力するまでの遅延時間につき、隣接する２つの基準電圧選択回路２において、出力端子Ｐｏに近い位置の方が、他方の遅延時間以上であり、出力端子Ｐｏに最も近い位置に存在する基準電圧選択回路２が、最も離れた位置に存在する基準電圧選択回路２よりも遅延時間が大きい。
【選択図】図１

Description

本発明は、デジタル信号をアナログ信号に変換するＤ／Ａ変換回路に関し、特に、複数の抵抗で構成された抵抗網を有して実現されたＤ／Ａ変換回路に関するものである。

複数の抵抗からなる抵抗網を有するＤ／Ａ変換回路の従来構成例を図８に示す。図８に示すＤ／Ａ変換回路９０は、抵抗値の異なる２種類の複数の抵抗がラダー状に配列された抵抗網１１、並びに複数の基準電圧選択回路９６を備える。また、各基準電圧選択回路９６は、スイッチ回路９３、ドライバ回路９４、ラッチ回路５を備える。

各ラッチ回路５は、デジタル信号の入力をビット別に受け付け、クロック信号によって当該入力されたデジタル信号をラッチする。図８では、Ｄ０・Ｄ１・Ｄ２・Ｄ３からなる４ビットのデジタル信号が入力される場合が図示されており、出力端子Ｐｏに最も近い位置に配置されているラッチ回路５にはＭＳＢ(Most Significant Bit)のデジタル値Ｄ３が入力され、以下、出力端子Ｐｏから離れる方向に位置するラッチ回路５には下位ビットのデジタル値が入力される。そして、最も出力端子Ｐｏから離れている位置に存在するラッチ回路５には、ＬＳＢ(Least Significant Bit)のデジタル値Ｄ０が入力される構成である。なお、図８では入力されるデジタル信号が４ビットの場合を例示しているが、ビット数は４に限定されるものではない。

各ラッチ回路５は、Ｄ端子に入力デジタル信号が入力され、ＣＫ端子に入力されるクロック信号によってラッチされた後、Ｑ端子よりラッチされたデジタル信号値が出力されてドライバ回路９４に送出する。ドライバ回路９４は、ラッチ回路５から与えられた信号値を、スイッチ回路９３を予め設定された時間内で駆動できるような駆動力に変換して、スイッチ回路９３に送出する。

スイッチ回路９３は、２種類の異なる電圧レベルの電圧信号ＶＨ，ＶＬが入力されており、ドライバ回路９４から与えられる信号レベルに応じてＶＨ，ＶＬのいずれか一方の電圧信号を選択してビット別基準電圧信号として抵抗網１１を構成する一の抵抗に送出する。ラッチ回路５に入力されるデジタル値は２値であるため、当該ラッチ回路５から出力される信号レベル、並びにドライバ回路９４から出力される信号レベルも２値であるところ、スイッチ回路９３から出力されるビット別基準電圧信号の信号レベルは、ラッチ回路５に入力されるデジタル値に応じたものとなる。

抵抗網１１は、直列に接続された複数の抵抗（第１抵抗）と、前記各抵抗の一端に一端が接続された別の複数の抵抗（第２抵抗）とで構成される。そして、この抵抗網の終端を出力端子Ｐｏと接続する。そして、適宜この出力端子Ｐｏの後段に出力バッファ（不図示）を設け、出力バッファからの出力信号によってアナログデータとして取得する。なお、各第２抵抗の抵抗値は、出力端子Ｐｏと反対側の終端に接続されている抵抗を除く各第１抵抗の抵抗値の２倍で構成されている。また、第１抵抗のうち、その出力端子Ｐｏと反対側の終端に接続されている抵抗の抵抗値は、第２抵抗の抵抗値と等しく構成されている。つまり、ここでいう「第１抵抗」、「第２抵抗」とは、直列に接続されている抵抗を「第１抵抗」と便宜上呼称し、さらに各第１抵抗の一端に一端が接続されている抵抗を「第２抵抗」と便宜上呼称しているものであって、抵抗値によって呼称を変えているものではない。

すなわち、各第２抵抗は、一端にスイッチ回路９３によって選択されたＶＨ，ＶＬのうちのいずれか一方の電圧がビット別基準電圧信号として与えられる。なお、出力端子Ｐｏから最も離れた位置に配置された第１抵抗の端子のうち、第２抵抗と接続されていない側の端子には、所定の電圧Ｖｏｆｆが印加される。出力端子Ｐｏから出力される電圧レベルＶ_ＡＯは、下記（数１）のように表される。なお、以下において、Ｄｎ（ｎ＝０，…，３）は、入力デジタル信号のビット別の値（１ｏｒ０）である。

（数１）
Ｖ_ＡＯ＝｛（Ｄ０×２^０＋Ｄ１×２^１＋Ｄ２×２^２＋Ｄ３×２^３）／２^４｝（ＶＨ−ＶＬ）＋Ｖｏｆｆ

このような構成にすることで、入力されたデジタル信号Ｄｉ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）をアナログ電圧信号に変換することができる。

一般に、Ｄ／Ａ変換回路においては、図８に示すように、同じ構成要素からなる回路ブロックを必要なビット数だけ並べて構成することが良く行われる。このとき、抵抗網１１の終端（出力点）であるノードＮ３に注目すると、デジタル入力信号の各ビット値Ｄ０〜Ｄ３が各ビットに対応したスイッチ回路９３を制御してから、ノードＮ３のアナログ電圧値として反映されるまでには、ビット毎に遅延量が異なり、その遅延量はノードＮ３までの抵抗値と容量値に影響される。具体的には、最も抵抗値が小さいＭＳＢのデジタル入力信号であるＤ３の変化がノードＮ３に最も早く現れる。そのため、例えばデジタル入力信号Ｄｉ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）が「０１１１」から「１０００」に変化する時には、遅延量が最も少ないＤ３の「０」から「１」の変化の影響が最も早く見えるためノードＮ３ではコード変化の途中で一瞬「１１１１」に対応するアナログ出力が生じ、この結果過渡的な電圧スパイク（グリッチ）を招来する。

図９は、グリッチの有無を説明するための図である。（ａ）は理想的なＤ／Ａ変換後のアナログ電圧信号、（ｂ）はグリッチを伴ったＤ／Ａ変換後のアナログ電圧信号の一例である。このようなグリッチの存在は、後段の回路に対してノイズとして伝搬する他、異なったアナログ値として変換してしまう場合もあり、好ましくない。このため、従来、このようなグリッチの発生を抑制するための技術が提供されている。

例えば、下記特許文献１並びに２には、Ｄ／Ａ変換回路と出力端子の間にサンプルホールド回路を挿入することで、グリッチを伝達しないようにする技術が開示されている。また、下記特許文献３には、出力経路にスイッチを設け、グリッチが発生したときのみ出力スイッチをオフする技術が開示されており、下記特許文献４には、グリッチと同様のパルスを生成し減算することでグリッチをキャンセルする技術が開示されている。

特開平９−０８２６１８号公報特開２００５−２８６５２２号公報特開平５−１６７４４２号公報特開平４−０５１６１２号公報

上記特許文献１並びに２に記載された方法の場合、Ｄ／Ａ変換回路内にサンプルホールド回路を備える必要があり、回路規模が拡大してしまう。

また、上記特許文献３に記載された方法の場合、グリッチ発生時のみスイッチをオフする機能を備える必要があるため、別途グリッチ検出回路が必要になる上、グリッチの立ち上がり時並びに立ち下がり時にそれぞれスイッチをオンオフ動作することになるため、当該スイッチ動作に起因した別のノイズが生じる恐れがある。

また、上記特許文献４に記載された方法の場合、発生するグリッチのパルスを認識した上で、そのパルスを複製する回路、並びに複製されたパルスをグリッチのパルスから減算する回路を備える必要があり、回路規模の拡大化や回路構成の複雑化につながる。

本発明は、上記の問題点に鑑み、単純な回路で、且つ、回路規模をなるべく拡大することなく、グリッチの低減化を可能にするＤ／Ａ変換回路を提供することを目的とする。

上記目的を達成すべく、本発明のＤ／Ａ変換回路は、Ｄ／Ａ変換対象であるデジタル信号の入力をビット毎に受け付け、入力された前記デジタル信号の各ビット値に応じて第１基準電圧信号と第２基準電圧信号の何れか一方を選択してビット別基準電圧信号としてビット毎に出力する複数の基準電圧選択回路と、直列に接続された複数の第１抵抗、並びに、第１端子と第２端子の２端子を有するとともに前記第１端子が前記第１抵抗の各一端に接続し、前記第２端子が前記基準電圧選択回路の出力端と各別に接続する複数の第２抵抗、を備えてなる抵抗網と、前記抵抗網の終端に接続され、前記第２抵抗の前記各第２端子に対して前記各ビット毎に入力された前記ビット別基準電圧信号に基づいて一のアナログ信号を出力する出力端子と、を備え、前記基準電圧選択回路に対して前記ビット値が入力されてから前記ビット別基準電圧信号を出力するまでの遅延時間につき、隣接ビットに対応する２つの前記基準電圧選択回路のうち、前記出力端子から電気的により近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路の前記遅延時間が、他方の前記基準電圧選択回路の前記遅延時間以上であり、前記出力端子から電気的に最も近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路の前記遅延時間が、前記出力端子から電気的に最も離れた位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路の前記遅延時間よりも大きいことを第１の特徴とする。

また、本発明のＤ／Ａ変換回路は、上記第１の特徴に加えて、前記各基準電圧選択回路は、前記第１及び第２基準電圧信号の何れか一方を選択するためのスイッチ回路を前記各ビット毎にそれぞれ備えており、隣接ビットに対応する２つの前記基準電圧選択回路のうち、前記出力端子から電気的により近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記スイッチ回路のオン抵抗が、他方の前記基準電圧選択回路が備える前記スイッチ回路のオン抵抗以下であり、前記出力端子から電気的に最も近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記スイッチ回路のオン抵抗が、前記出力端子から電気的に最も離れた位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記スイッチ回路のオン抵抗よりも小さいことを第２の特徴とする。

また、本発明のＤ／Ａ変換回路は、上記第２の特徴に加えて、前記スイッチ回路がトランジスタを含む回路で構成されており、隣接ビットに対応する２つの前記基準電圧選択回路のうち、前記出力端子から電気的により近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記スイッチ回路のトランジスタサイズが、他方の前記基準電圧選択回路が備える前記スイッチ回路のトランジスタサイズ以下であり、前記出力端子から電気的に最も近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記スイッチ回路のトランジスタサイズが、前記出力端子から電気的に最も離れた位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記スイッチ回路のトランジスタサイズよりも小さいことを第３の特徴とする。

また、本発明のＤ／Ａ変換回路は、上記第１〜第３のいずれか一の特徴に加えて、前記基準電圧選択回路は、前記各ビット毎にそれぞれドライバ回路を備えており、入力された前記各ビット値に応じた電圧信号に対して前記ドライバ回路で増幅処理を施した後、前記各ビット値に応じた前記ビット別基準電圧信号を出力する構成であり、隣接ビットに対応する２つの前記基準電圧選択回路のうち、前記出力端子から電気的により近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記ドライバ回路の駆動力が、他方の前記基準電圧選択回路が備える前記ドライバ回路の駆動力以下であり、前記出力端子から電気的に最も近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記ドライバ回路の駆動力が、前記出力端子から電気的に最も離れた位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記ドライバ回路の駆動力よりも小さいことを第４の特徴とする。

また、本発明のＤ／Ａ変換回路は、上記第１〜第４のいずれか一の特徴に加えて、前記各基準電圧選択回路は、前記各ビット毎にそれぞれ遅延回路を備えており、当該遅延回路の回路構成を異ならせることで前記基準電圧選択回路間の前記遅延時間を相違させていることを第５の特徴とする。

また、本発明のＤ／Ａ変換回路は、上記第５の特徴に加えて、前記遅延回路が、ロジック数を異ならせたロジック回路、各素子の物理量を異ならせたＣＲ遅延素子回路、並びに配線長を異ならせた配線、の少なくともいずれか一で構成されていることを第６の特徴とする。

また、本発明のＤ／Ａ変換回路は、上記第１〜第６のいずれか一の特徴に加えて、隣接ビットに対応する２つの前記基準電圧選択回路のうち、前記出力端子から電気的により近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路の方が、他方の前記基準電圧選択回路よりも上位ビットに対応する前記ビット値の入力を受け付け、前記出力端子から電気的に最も離れた位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が、最下位ビットに対応する前記ビット値の入力を受け付けることを第７の特徴とする。

上記各特徴を有する本発明のＤ／Ａ変換回路によれば、出力端子からの電気的距離の相違に基づくビット間の遅延時間の長さの相違、すなわち、前記基準電圧選択回路に対して前記ビット値が入力されてから前記ビット別基準電圧信号を出力するまでの時間差の存在を緩和することができる。これにより、ビット間で遅延時間の長さの相違に起因したグリッチの発生を抑制することができる。

以下において、本発明のＤ／Ａ変換回路の各実施形態について図面を参照して説明する。なお、図８を参照して説明した従来のＤ／Ａ変換回路と同一の構成要素については同一の符号を付し、詳細な説明を省略する。

［第１実施形態］
以下に、本発明のＤ／Ａ変換回路の第１実施形態（以下、「本実施形態」という）につき、図面を参照して説明する。

図１は、本実施形態のＤ／Ａ変換回路の構成例である。図１に示すＤ／Ａ変換回路１は、抵抗値の異なる２種類の複数の抵抗がラダー状に配列された抵抗網１１、並びに複数の基準電圧選択回路２を備える。また、各基準電圧選択回路２は、それぞれにスイッチ回路３を備える。

基準電圧選択回路２は、図８に示す基準電圧選択回路９６と同様、デジタル信号の入力をビット別に受け付け、入力された各ビット別のデジタル信号が、各基準電圧選択回路９６が備えるスイッチ回路３に送出される。スイッチ回路３は、図８に示すスイッチ回路と同様、２種類の異なる電圧レベルの電圧信号ＶＨ，ＶＬが入力されており、入力される信号レベルに応じてＶＨ，ＶＬのいずれか一方の電圧信号を選択してビット別基準電圧信号として抵抗網１１を構成する一の抵抗（第２抵抗）の一端に送出する。

なお、図１に示すように、本実施形態でも入力されるデジタル信号が４ビットの場合を例示しているが、ビット数は４に限定されるものではない。また、図８の場合と同様、適宜この出力端子Ｐｏの後段に出力バッファ（不図示）を設け、出力バッファからの出力信号によってアナログデータとして取得する構成として良い。

図１に示す本実施形態のＤ／Ａ変換回路１は、図８に示す従来のＤ／Ａ変換回路９０と同様、同じ構成要素からなる基準電圧選択回路２を必要なビット数だけ並べて構成されている。しかしながら本実施形態の場合、各基準電圧選択回路２が備えるスイッチ回路３のスイッチサイズを異ならせる。より具体的には、ＭＳＢのデータ値が入力される基準電圧選択回路２、すなわち、出力端子Ｐｏに接続されるノードＮ３に電圧を出力する基準電圧選択回路２内のスイッチ回路３のスイッチサイズを最も小さくし、以下、ビット列が下位に行くほど、すなわち、接続ノードが出力端子Ｐｏから離れるほどスイッチサイズを大きくする。そして、ＬＳＢのデータ値が入力される基準電圧選択回路２、すなわち、接続ノードが出力端子Ｐｏから最も離れた基準電圧選択回路２内のスイッチ回路３のスイッチサイズを最も大きくする。

ここで、スイッチ回路３のスイッチサイズとは、例えばスイッチ回路３がＭＯＳトランジスタで構成されている場合には、当該ＭＯＳトランジスタサイズを意味するものとして良く、他の素子でスイッチを構成する場合にはその素子サイズを意味するものとして良い。ここでは、スイッチ回路３がＭＯＳトランジスタで構成されているとして説明する。

ＭＯＳトランジスタのサイズ（面積）を大きくすると、チャネル領域の面積が増大し、これによってオン抵抗が低下する。従って、上記のような規則で各スイッチ回路３の大きさを変更した場合、下位ビットに行くに連れてＭＯＳトランジスタのサイズが大きくなることから、下位ビットに行くに連れて当該スイッチ回路３のオン抵抗が低下する。逆に言えば、上位ビットに行くに連れてスイッチ回路３のオン抵抗が増加し、これに伴って、スイッチ回路３並びに抵抗網１１で構成されるＲＣ遅延回路の抵抗（Ｒ）成分が増加し、遅延時間が増加することとなる。

つまり、上記のような構成とすることで、上位ビットに行くに連れて前記ＲＣ遅延回路の遅延時間を増加させることができる。図８に示す従来構成の場合、上位ビットに行くに連れて遅延量が小さい構成であったため、基準電圧選択回路２において、ビット値が入力されてからビット別基準電圧信号を抵抗網１１に送出するまでの時間が上位ビットほど短かった。このため、ＭＳＢと共にＭＳＢ以外のビット列にも値の変化があった場合、ＭＳＢの値の変化がＭＳＢ以外のビット列の値の変化よりも先に出力端子Ｐｏに反映されてしまい、グリッチが発生していた。しかし、図１に示す本実施形態の構成とすることで、上位ビットに行くに連れてスイッチ回路３のオン抵抗由来の抵抗成分を増加させたため、ＲＣ遅延回路の遅延量がビット間でほぼ均一化される。この結果、複数のビット値が変化するようなデジタル信号が連続して入力された場合であっても、ビット値が入力されてからビット別基準電圧信号を抵抗網１１に送出するまでの時間がビット間でほぼ均一化され、これによってグリッチの発生を抑制することが可能となる。

しかも、図１に示すように、本実施形態のＤ／Ａ変換回路１を実現するには、スイッチ回路３のスイッチサイズを各ビット間で異ならせるのみで良い。従来構成においても、各基準電圧選択回路２内にはスイッチ回路９３が備えられているところ、本実施形態のような構成とすることで、従来構成に加えて追加回路を付加することなくグリッチを抑制したＤ／Ａ変換回路を実現することが可能となる。

図２に、スイッチ回路３の一構成例を示す。図２に示すスイッチ回路３はＣＭＯＳトランジスタで構成されており、制御信号ＣＯＮに基づいてＶＨ，ＶＬのいずれか一方の電圧を選択してビット別電圧基準信号として出力する。このスイッチ回路３をＤ／Ａ変換回路１に利用した場合には、制御信号ＣＯＮとして各ビット別の２値のデジタル信号が入力される構成となる。図２の構成の場合には、入力されたビット別のデジタル信号とその反転信号がＣＭＯＳ回路に入力され、デジタル信号がＨｉｇｈレベルの場合には電圧ＶＬが、Ｌｏｗレベルの場合には電圧ＶＨがそれぞれビット別基準電圧信号として出力される。

なお、図２に示すスイッチ回路３の構成はあくまで一例であって、入力されるデジタル信号のレベルに応じてＶＨ，ＶＬのいずれか一方の電圧を選択して出力する構成であれば、図２に示される構成に限られるものではない。

また、上記においては、スイッチ回路３のスイッチサイズをビット毎に異ならせるに際し、ＭＯＳトランジスタの素子サイズそのものを変化させる場合について説明したが、利用するスイッチの個数をビット毎に変化させることで、事実上スイッチサイズを異ならせるものとしても良い。

図３は、本実施形態に係るＤ／Ａ変換回路が備えるスイッチ回路３の別の構成例である（以下、スイッチ回路３ａと示す）。ＣＭＯＳトランジスタで構成された部分スイッチ回路３１がビット数分（図では４つ）並列に接続された構成要素を２組有して実現される。このような構成において、上位ビットに行くに連れて利用する部分スイッチ回路の個数を減少させる。具体的には、ＬＳＢのビット列においては、データ値をＣＯＮ１〜ＣＯＮ４の全てに入力させる。そして、上位ビットに行くに連れて、データ値を入力する部分スイッチ回路３１の個数を減少させ、ＭＳＢのビット列においてはＣＯＮ１にのみデータ値を入力させる。

このような構成としたとき、ＭＳＢのビット列においては、電圧ＶＨ側、ＶＬ側のいずれも、一の部分スイッチ回路３１の制御端子にのみデータ値が入力される結果、データ値がＨｉｇｈ／Ｌｏｗのいずれの場合においても、いずれかの組の部分スイッチ回路３１が１つだけ導通する。これに対し、ＬＳＢのビット列においては、データ値が電圧ＶＨ側、ＶＬ側の両者において４つの部分スイッチ回路３１全ての制御端子に入力される結果、データ値がＨｉｇｈ／Ｌｏｗのいずれの場合においても、いずれかの組の部分スイッチ回路が４つとも導通する。この結果、各部分スイッチ回路３１内のオン抵抗が並列に接続されることとなり、結果的にＭＳＢに比べＬＳＢのビット列の方がスイッチ回路３内のオン抵抗が減少する。

すなわち、下位ビットに行くに連れて導通する部分スイッチ回路３１の個数が増加し、この結果、並列に接続する部分スイッチ回路３１内の抵抗数が増加し、スイッチ回路３ａ全体のオン抵抗の合成値が減少する。逆に、上位ビットに行くに連れてスイッチ回路３ａ全体のオン抵抗の合成値が増加する。この結果、上位ビットに行くに連れて、スイッチ回路３ａ並びに抵抗網１１で構成されるＲＣ遅延回路の抵抗（Ｒ）成分が増加し、遅延時間を増加させることができる。

従って、本実施形態のＤ／Ａ変換回路１が備えるスイッチ回路３ａを、図３に示すような構成とすることで、上位ビットに行くに連れて前記ＲＣ遅延回路の遅延時間を増加させることができるため、ＲＣ遅延回路の遅延量をビット間でほぼ均一化することができる。この結果、複数のビット値が変化するようなデジタル信号が連続して入力された場合であっても、ビット値が入力されてからビット別基準電圧信号を抵抗網１１に送出するまでの時間がビット間で均一化され、これによってグリッチの発生を抑制することが可能となる。

［第２実施形態］
以下に、本発明のＤ／Ａ変換回路の第２実施形態（以下、「本実施形態」という）につき、図面を参照して説明する。なお、第１実施形態と同一の構成要素については同一の符号を付し、その詳細な説明を省略する。

図４は、本実施形態のＤ／Ａ変換回路の構成例である。図４に示すＤ／Ａ変換回路１ａは、図１に示す第１実施形態のＤ／Ａ変換回路１において、各基準電圧選択回路２の代わりに２ａを備える。ここで、基準電圧選択回路２ａは、ドライバ回路４、ラッチ回路５を備え、さらに、第１実施形態に係るスイッチ回路３に代えて図８に示す従来のスイッチ回路９３を備える。つまり、本実施形態に係る基準電圧選択回路２が備えるスイッチ回路は、第１実施形態とは異なり、ビット間でスイッチサイズを異ならさず、共通とする。

一方、基準電圧選択回路２ａが備えるドライバ回路４は、従来の基準電圧選択回路９６が備えるドライバ回路９４とは異なり、ビット間で駆動力を異ならせる。より具体的には、ＭＳＢのデータ値が入力される基準電圧選択回路２ａ、すなわち、出力端子Ｐｏに接続されるノードＮ３に電圧を出力する基準電圧選択回路２内のドライバ回路４の駆動力を最も小さくし、以下、ビット列が下位に行くほど、すなわち、接続ノードが出力端子Ｐｏから離れるほどドライバ回路４の駆動力を大きくする。そして、ＬＳＢのデータ値が入力される基準電圧選択回路２ａ、すなわち、接続ノードが出力端子Ｐｏから最も離れた基準電圧選択回路２ａ内のドライバ回路４の駆動力を最も大きくする。

ドライバ回路４の駆動力が大きいほど、ラッチ回路５から与えられたデジタル信号を駆動力変換するのに要する時間が短縮化される。逆に、ドライバ回路４の駆動力が小さいほど、ラッチ回路５から与えられたデジタル信号を駆動力変換するのに要する時間が増加する。

従って、上記のような規則で各ドライバ回路４の駆動力を変更した場合、下位ビットに行くに連れて、ラッチ回路５よりデジタル信号が与えられてからドライバ回路４より駆動信号が出力されるまでに要する時間が短縮化され、逆に、上位ビットに行くに連れて、ラッチ回路５よりデジタル信号が与えられてからドライバ回路４より駆動信号が出力されるまでに要する時間が増加する。

図８に示す従来構成の場合、上位ビットに行くに連れて遅延量が小さい構成であったため、基準電圧選択回路２において、ビット値が入力されてからビット別基準電圧信号を抵抗網１１に送出するまでの時間が上位ビットほど短かった。しかし、本実施形態のような構成とすることで、上位ビットに行くに連れて、ラッチ回路５よりデジタル信号が与えられてからドライバ回路４より駆動信号が出力されるまでに要する時間が増加するため、ＲＣ遅延回路の遅延分が相殺される。この結果、複数のビット値が変化するようなデジタル信号が連続して入力された場合であっても、ビット値が入力されてからビット別基準電圧信号を抵抗網１１に送出するまでの時間がビット間でほぼ均一化され、これによってグリッチの発生を抑制することが可能となる。

また、本実施形態においても、図８に示す従来構成と比較して、ドライバ回路の駆動力をビット間で異ならせるのみで良いため、従来構成と比較して追加回路を付加することなくグリッチを抑制したＤ／Ａ変換回路を実現することが可能となる。

図５に、ドライバ回路４の一構成例を示す。図５（ａ）に示すように、ドライバ回路４は、複数の部分ドライバ回路３２で構成されており、各部分ドライバ回路３２には制御信号ＣＯＮｎ（ｎ＝５〜８）が入力される。また、図５（ｂ）は、部分ドライバ回路３２の回路構成例が示されており、入力信号ＩＮが入力されると、制御信号ＣＯＮ（及びその反転信号）によって動作制御されて、入力信号に駆動力変換処理が施された出力信号ＯＵＴが送出される。なお、図５（ｂ）に示す回路構成例は一例であって、この構成に限られるものではない。

ここで、本実施形態では、図５（ａ）に示すドライバ回路４において、上位ビットに行くに連れて利用する部分ドライバ回路３２の個数を減少させる。具体的には、ＬＳＢのビット列においては、全ての部分ドライバ回路３２に制御信号を入力する。そして、上位ビットに行くに連れて、制御信号を入力する部分ドライバ回路３２の個数を減少させ、ＭＳＢのビット列においては制御信号ＣＯＮ５のみを部分ドライバ回路３２に入力する。

このような構成としたとき、ＭＳＢのビット列においては、一の部分ドライバ回路３２のみが稼働し、信号増幅が施される。これに対し、ＬＳＢのビット列においては、４つの部分ドライバ回路３２が稼働し、信号増幅が施される。この結果、下位ビットに行くに連れてドライバ回路４における駆動力が上昇し、逆に、上位ビットに行くに連れてドライバ回路４における駆動力が低下する。これにより、ドライバ回路４を出力された信号が、後段のスイッチ回路９３に到達するのに要する時間が、下位ビットに行くにつれて減少し、逆に、上位ビットに行くに連れて増加する。

図８に示す従来構成の場合、上位ビットに行くに連れて遅延量が小さい構成であったため、基準電圧選択回路２において、ビット値が入力されてからビット別基準電圧信号を抵抗網１１に送出するまでの時間が上位ビットほど短かった。このため、ＭＳＢと共にＭＳＢ以外のビット列にも値の変化があった場合、ＭＳＢの値の変化がＭＳＢ以外のビット列の値の変化よりも先に出力端子Ｐｏに反映されてしまい、グリッチが発生していた。しかし、図４に示す本実施形態の構成とすることで、上位ビットに行くに連れてドライバ回路４を出力した信号がスイッチ回路９３に到達するのに要する時間が増加するため、ビット値が入力されてからビット別基準電圧信号を抵抗網１１に送出するまでの時間がビット間でほぼ均一化され、これによってグリッチの発生を抑制することが可能となる。

なお、本実施形態では、各基準電圧選択回路２ａが備えるスイッチ回路をビット間で同一のスイッチ回路で構成されるものとしたが、第１実施形態で説明したようにスイッチ回路を各基準電圧選択回路間で異ならせるものとしても良い。すなわち、図４に示すＤ／Ａ変換回路１ａにおいて、スイッチ回路９３の代わりに第１実施形態で説明したスイッチ回路３を備える構成とすることもできる。このように構成することで、各スイッチ回路間におけるオン抵抗を異ならせつつ、さらに、各ドライバ回路間において、ラッチ回路５よりデジタル信号が与えられてから増幅信号を出力するまでに要する時間を異ならせて、ビット値が入力されてからビット別基準電圧信号を抵抗網１１に送出するまでの時間をビット間でほぼ均一化するものとしても良い。

［第３実施形態］
以下に、本発明のＤ／Ａ変換回路の第３実施形態（以下、「本実施形態」という）につき、図面を参照して説明する。なお、第１、第２実施形態と同一の構成要素については同一の符号を付し、その詳細な説明を省略する。

図６は、本実施形態のＤ／Ａ変換回路の構成例である。図６に示すＤ／Ａ変換回路１ｂは、図４に示す第２実施形態のＤ／Ａ変換回路１ａが備える各基準電圧選択回路２ａの代わりに基準電圧選択回路２ｂを備える。そして、この基準電圧選択回路２ｂは、基準電圧選択回路２ａが備えるドライバ回路４の代わりにドライバ回路４ａを備える構成である。

ドライバ回路４ａは、直列に接続された複数の部分ドライバ回路で構成されており、各ビット間において当該部分ドライバ回路の回路数を異ならせて構成される。より具体的には、ＭＳＢのビット列に係るドライバ回路４内の部分ドライバ回路数を最も多くし、下位ビットに行くに連れて、部分ドライバ回路の個数を減少させ、ＬＳＢのビット列に係るドライバ回路４内の部分ドライバ回路数を最も少なくする。

直列に接続された部分ドライバ回路の個数が増加すると、各部分ドライバ回路でドライブ処理が逐次的に施される結果、ドライバ回路４ａにデータ値が入力されてから、ドライブ処理が施された信号がドライバ回路４ａより出力されるまでに要する時間が増加する。すなわち、直列に接続された部分ドライバ回路の個数が最も多いＭＳＢのビット列において、ドライバ回路４内でドライブ処理に要する時間が最大となり、下位ビットに行くに連れて部分ドライバ回路の個数が減少するためドライバ回路４内でドライブ処理に要する時間が減少する。そして、部分ドライバ回路の個数が最も少ないＬＳＢのビット列において、ドライバ回路４内でドライブ処理に要する時間が最小となる。

図８に示す従来構成の場合、上位ビットに行くに連れて遅延量が小さい構成であったため、基準電圧選択回路２において、ビット値が入力されてからビット別基準電圧信号を抵抗網１１に送出するまでの時間が上位ビットほど短かった。このため、ＭＳＢと共にＭＳＢ以外のビット列にも値の変化があった場合、ＭＳＢの値の変化がＭＳＢ以外のビット列の値の変化よりも先に出力端子Ｐｏに反映されてしまい、グリッチが発生していた。しかし、図６に示す本実施形態の構成とすることで、上位ビットに行くに連れてドライバ回路４ａ内でドライブ処理に要する時間が増加するため、ビット値が入力されてからビット別基準電圧信号を抵抗網１１に送出するまでの時間がビット間でほぼ均一化され、これによってグリッチの発生を抑制することが可能となる。

つまり、本実施形態では、ドライバ回路４ａ内において直列に接続される部分ドライバ回路の個数を変化させることで、実質的には、上位ビットに行くに連れて遅延時間を増大させた遅延回路を実現していると見ることもできる。言い換えれば、ドライバ回路４ａ内において、上位ビットに行くに連れて遅延時間を増大した遅延回路を備える構成であれば、直列に接続された部分ドライバ回路の個数を変化させる形態であっても実現可能である。この具体例を図７に示す。なお、図７は、本実施形態におけるＤ／Ａ変換回路が備えるドライバ回路４ａのみを示している。

図７（ａ）は、部分ドライバ回路にＲＣ遅延回路を接続し、各ビット毎に遅延係数を異ならせてドライバ回路４ａを実現している。また、（ｂ）は、単にドライバ回路４ａ内における配線長を異ならせることでドライバ回路４ａを実現している。（ａ）、（ｂ）のいずれの場合においても、上位ビットに行くに連れてドライバ回路４ａ内でドライブ処理に要する時間を増加させる構成とすることで、ビット値が入力されてからビット別基準電圧信号を抵抗網１１に送出するまでの時間がビット間でほぼ均一化され、これによってグリッチの発生を抑制することが可能となる。

なお、本実施形態においても、第１実施形態で説明したようにスイッチ回路を各基準電圧選択回路間で異ならせるものとしても良い。

［別実施形態］
以下に別実施形態につき、説明する。

〈１〉上記各実施形態では、上位ビットに行くに連れて遅延時間を意図的に増加させることで、ビット値が入力されてからビット別基準電圧信号を抵抗網１１に送出するまでの時間をビット間でほぼ均一化する構成とした。しかし、必ずしも全てのビット間において遅延時間を異ならせる必要はなく、例えばグリッチの発生要因として最も顕著なビット列（例えばＭＳＢ）についてのみ遅延時間の対策を行う構成としても良い。また、それ以外の複数のビット列において遅延時間を異ならせる構成としても良い。

例えば、ＭＳＢのビット列についてのみ遅延時間の対策を行う場合においては、第１実施形態では、ＭＳＢのビット列における基準電圧選択回路２内のスイッチ回路３のスイッチサイズのみを他のビット列のものよりも大きくする。また、第２実施形態では、ＭＳＢのビット列における基準電圧選択回路２ａ内のドライバ回路４のスイッチサイズのみを他のビット列のものよりも大きくする。

また、第３実施形態では、ＭＳＢのビット列における基準電圧選択回路２ｂ内のドライバ回路４ａにおいて、他のビット列に係るドライバ回路４ａよりも、直列に接続された部分ドライバ回路数を増加する。若しくは、ＭＳＢのビット列における基準電圧選択回路２ｂ内のドライバ回路４ａにおいて、他のビット列に係るドライバ回路４ａよりも、遅延時間が長く設定されたＲＣ遅延回路を備える。若しくは、ＭＳＢのビット列における基準電圧選択回路２ｂ内のドライバ回路４ａにおいて、他のビット列に係るドライバ回路４ａよりも配線長を長くする。

このような構成とした場合においても、ビット値が入力されてからビット別基準電圧信号を抵抗網１１に送出するまでに要する時間のビット間における時間差を緩和することができ、グリッチの抑制効果を有する。

〈２〉第２及び第３実施形態において、各基準電圧選択回路内のラッチ回路１５に入力されるクロック信号を、ＬＳＢ側（下位ビット側）から順に上位ビットに向かって入力するような構成としても良い。このように構成されるとき、上位ビットに行くに連れてラッチ回路１５内にクロック信号が到達するまでの時間が増加されるため、上位ビットに行くに連れて、ビット値がラッチ回路１５に入力されてからラッチ回路１５より後段の回路に信号が出力されるまでの時間が増加する。これにより、ビット値が入力されてからビット別基準電圧信号を抵抗網１１に送出するまでの時間のビット間の時間差を緩和させることができる。

上記各実施形態のＤ／Ａ変換回路は、携帯端末装置内においてアナログ電圧や電流によって制御される回路や素子の制御用途に好適に利用され得る。具体的には、例えば携帯端末の表示駆動回路や、オーディオ機器のボリューム制御回路、カメラのオートフォーカス制御回路等に利用することができる。

第１実施形態のＤ／Ａ変換回路第１実施形態のスイッチ回路の構成例第１実施形態のスイッチ回路の別の構成例第２実施形態のＤ／Ａ変換回路第２実施形態のＤ／Ａ変換回路が備えるドライバ回路の一構成例第３実施形態のＤ／Ａ変換回路第３実施形態のＤ／Ａ変換回路が備えるドライバ回路の一構成例従来のＤ／Ａ変換回路の一構成例グリッチの有無を説明するための図

符号の説明

１：Ｄ／Ａ変換回路
２、２ａ：基準電圧選択回路
３、３ａ：スイッチ回路
５：ラッチ回路
１１：抵抗網
３１：部分スイッチ回路
３２：部分ドライバ回路
９０：Ｄ／Ａ変換回路
９３：スイッチ回路
９４：ドライバ回路
９６：基準電圧選択回路

Claims

Ｄ／Ａ変換対象であるデジタル信号の入力をビット毎に受け付け、入力された前記デジタル信号の各ビット値に応じて第１基準電圧信号と第２基準電圧信号の何れか一方を選択してビット別基準電圧信号としてビット毎に出力する複数の基準電圧選択回路と、
直列に接続された複数の第１抵抗、並びに、第１端子と第２端子の２端子を有するとともに前記第１端子が前記第１抵抗の各一端に接続し、前記第２端子が前記基準電圧選択回路の出力端と各別に接続する複数の第２抵抗、を備えてなる抵抗網と、
前記抵抗網の終端に接続され、前記第２抵抗の前記各第２端子に対して前記各ビット毎に入力された前記ビット別基準電圧信号に基づいて一のアナログ信号を出力する出力端子と、を備え、
前記基準電圧選択回路に対して前記ビット値が入力されてから前記ビット別基準電圧信号を出力するまでの遅延時間につき、隣接ビットに対応する２つの前記基準電圧選択回路のうち、前記出力端子から電気的により近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路の前記遅延時間が、他方の前記基準電圧選択回路の前記遅延時間以上であり、
前記出力端子から電気的に最も近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路の前記遅延時間が、前記出力端子から電気的に最も離れた位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路の前記遅延時間よりも大きいことを特徴とするＤ／Ａ変換回路。
前記各基準電圧選択回路は、前記第１及び第２基準電圧信号の何れか一方を選択するためのスイッチ回路を前記各ビット毎にそれぞれ備えており、
隣接ビットに対応する２つの前記基準電圧選択回路のうち、前記出力端子から電気的により近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記スイッチ回路のオン抵抗が、他方の前記基準電圧選択回路が備える前記スイッチ回路のオン抵抗以下であり、
前記出力端子から電気的に最も近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記スイッチ回路のオン抵抗が、前記出力端子から電気的に最も離れた位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記スイッチ回路のオン抵抗よりも小さいことを特徴とする請求項１に記載のＤ／Ａ変換回路。
前記スイッチ回路がトランジスタを含む回路で構成されており、
隣接ビットに対応する２つの前記基準電圧選択回路のうち、前記出力端子から電気的により近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記スイッチ回路のトランジスタサイズが、他方の前記基準電圧選択回路が備える前記スイッチ回路のトランジスタサイズ以下であり、
前記出力端子から電気的に最も近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記スイッチ回路のトランジスタサイズが、前記出力端子から電気的に最も離れた位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記スイッチ回路のトランジスタサイズよりも小さいことを特徴とする請求項２に記載のＤ／Ａ変換回路。
前記基準電圧選択回路は、
前記各ビット毎にそれぞれドライバ回路を備えており、入力された前記各ビット値に応じた電圧信号に対して前記ドライバ回路で増幅処理を施した後、前記各ビット値に応じた前記ビット別基準電圧信号を出力する構成であり、
隣接ビットに対応する２つの前記基準電圧選択回路のうち、前記出力端子から電気的により近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記ドライバ回路の駆動力が、他方の前記基準電圧選択回路が備える前記ドライバ回路の駆動力以下であり、
前記出力端子から電気的に最も近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記ドライバ回路の駆動力が、前記出力端子から電気的に最も離れた位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が備える前記ドライバ回路の駆動力よりも小さいことを特徴とする請求項１〜３のいずれか１項に記載のＤ／Ａ変換回路。
前記各基準電圧選択回路は、前記各ビット毎にそれぞれ遅延回路を備えており、当該遅延回路の回路構成を異ならせることで前記基準電圧選択回路間の前記遅延時間を相違させていることを特徴とする請求項１〜４のいずれか１項に記載のＤ／Ａ変換回路。
前記遅延回路が、ロジック数を異ならせたロジック回路、各素子の物理量を異ならせたＣＲ遅延素子回路、並びに配線長を異ならせた配線、の少なくともいずれか一で構成されていることを特徴とする請求項５に記載のＤ／Ａ変換回路。
隣接ビットに対応する２つの前記基準電圧選択回路のうち、前記出力端子から電気的により近い位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路の方が、他方の前記基準電圧選択回路よりも上位ビットに対応する前記ビット値の入力を受け付け、
前記出力端子から電気的に最も離れた位置に存在する前記第２抵抗の前記第２端子に前記ビット別基準電圧信号を出力する前記基準電圧選択回路が、最下位ビットに対応する前記ビット値の入力を受け付けることを特徴とする請求項１〜６のいずれか１項に記載のＤ／Ａ変換回路。